KR20100138926A - 3-단자 다중-시간 프로그래밍가능한 메모리 비트셀 및 어레이 아키텍처 - Google Patents

3-단자 다중-시간 프로그래밍가능한 메모리 비트셀 및 어레이 아키텍처 Download PDF

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Abstract

일 실시예에서, 비휘발성 메모리 비트셀은 프로그램 전극, 소거 전극, 프로그램 전극과 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극, 및 전위를 프로그램 전극으로 인가하거나, 또는 캔틸레버로부터 프로그램 전극으로의 전류 흐름을 검출하거나 방지하도록 구성된 프로그램 전극에 접속된 스위칭 수단을 포함한다. 스위칭 수단은 제1 노드, 제2 노드, 및 제어 노드를 가지는 스위치를 포함할 수 있으며, 스위치를 활성화하여 제1 노드와 제2 노드 사이에서 접속을 제공하도록 제어 노드에 전압이 인가된다. 스위칭 수단은 패스-게이트를 포함할 수 있다. 스위칭 수단은 NMOS 트랜지스터를 포함할 수 있다. 스위칭 수단은 PMOS 트랜지스터를 포함할 수 있다. 스위칭 수단은 MEMS 스위치를 포함할 수 있다.

Description

3-단자 다중-시간 프로그래밍가능한 메모리 비트셀 및 어레이 아키텍처{THREE-TERMINAL MULTIPLE-TIME PROGRAMMABLE MEMORY BITCELL AND ARRAY ARCHITECTURE}
본 발명은 다중-시간 프로그래밍가능한 메모리 비트셀들 및 어레이 아키텍처들의 분야에 관한 것이다.
EPROM (Erasable Programmable Read-Only Memory) 같은 디바이스들에서 사용되는 통상적인 비휘발성 메모리 아키텍처들은 종종 복잡하게 되어 복합적인 구동 및 전력 회로를 필요로 한다.
쌍안정(bi-stable) 캔틸레버(cantilevers)들을 포함하는 다중-시간 프로그래밍 가능한(MTP) 메모리 비트셀들은 비휘발성 메모리의 큰 어레이들이 요구하는 구동 및 전력 회로를 줄이기 위해 개발되어 왔다. 캔틸레버 설계의 쌍안정성은 캔틸레버의 양 측에 위치한 활성화 전극들의 컨택팅 표면들에서의 응착력들을 이용함으로써 달성된다. 캔틸레버가 이러한 활성화 전극들 중 어느 하나와 컨택트하면, 캔틸레버 전극이 이 인출 전극에 컨택트할 때까지 이 인출 전극을 향하여 이동하는 지점에서, 캔틸레버의 반대측 상에 위치한 활성화 전극으로부터의 정전기 인출력들에 의해 응착력들이 극복될 때까지 그것은 이 위치를 유지할 것이다. 그러한 디바이스들은 전통적인 반도체 기반 메모리 셀들과 비교되었을 때 전원 공급에 대한 필요 없이 비휘발성 메모리들로써 동작할 수 있다는 점에서 이점을 가진다.
그러나, 그러한 디바이스들은 또한 그것들의 프로그래밍 제어가 복잡하다는 단점도 가진다. 게다가, 이러한 쌍안정 캔틸레버의 스위칭 속도는 캔틸레버와 두 활성 전극들 중 하나 사이에 인가되는 전압에 의존할 것이다. 더 높은 전압일수록 더 큰 정전기력을 생성할 것이고, 그것으로 인해 캔틸레버를 활성화 단자를 향해 더욱 빠르게 돌진시킨다. 캔틸레버가 활성화 단자와 컨택트할 때, 전류는 캔틸레버로부터 활성 전극으로 통과할 것이다. 따라서, 활성 전극에 인가된 전압이 높으면, 결과적인 전류 또한 높을 것이다.
캔틸레버와 활성 전극을 높은 전류가 브리징하는 것은 캔틸레버 및/또는 활성 전극에 손상을 입힐 수 있다. 일부 환경에서, 추가 동작 및 프로그래밍이 가능하지 않도록 전류는 이들 두 소자들을 결합하고, 이로 인해 효율적으로 메모리 비트셀을 파괴한다.
따라서, 신뢰성이 있는 동작을 보장하면서 캔틸레버와 활성 전극들 사이에서 과도한 전류 전송을 방지하는 간단한 3-단자 다중-시간 프로그래밍 가능한 메모리 비트셀 및 어레이 아키텍처에 대한 분명한 요구가 있다.
관련 기술과 연관된 문제점들을 해결하기 위해, 본 발명은 프로그램 전극; 소거 전극; 프로그램 전극과 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극; 및 전위를 프로그램 전극에 인가하거나, 또는 캔틸레버로부터 프로그램 전극으로의 전류의 흐름을 검출하거나 방지하도록 구성된 프로그램 전극에 접속된 스위칭 수단을 포함하는 3-단자 MTP 비휘발성 메모리 비트셀을 제공한다.
스위칭 수단은 제1 노드, 제2 노드, 및 제어 노드를 갖는 스위치를 포함할 수 있으며, 전압이 제1 노드와 제2 노드 사이의 접속을 제공하는 스위치를 활성화하기 위해 제어 노드에 인가된다. 스위칭 수단은 트랜지스터를 포함할 수 있다. 스위칭 수단은 NMOS 트랜지스터를 포함할 수 있다. 스위칭 수단은 PMOS 트랜지스터를 포함할 수 있다. 스위칭 수단은 패스-게이트(pass-gate)를 포함할 수 있다. 스위칭 수단은 MEMS 스위치를 포함할 수 있다.
본 발명의 비휘발성 메모리 비트셀의 쌍안정 캔틸레버, 소거 전극 및 프로그램 전극은 밀봉된 공동(sealed cavity)으로 둘러싸일 수 있다. 밀봉 공동 환경에서, 쌍안정 캔틸레버, 소거 전극, 및 프로그램 전극의 표면들은 외부의 잠재적으로 열화되는 환경적 영향들로부터 보호된다.
본 발명은 또한 상기한 비휘발성 메모리 비트셀을 프로그래밍하는 방법을 제공한다. 방법은 캔틸레버 전극과 소거 전극 사이의 전위차를 실질적으로 감소시키는 단계; 캔틸레버와 스위칭 수단의 한 측 사이에 전위차를 인가하는 단계; 스위칭 수단을 일시적으로 턴온(turn on)하여 캔틸레버와 프로그램 전극 사이에서 캔틸레버가 프로그램 전극과 컨택트할 수 있게 하기에 충분한 전위 차를 생성하는 단계; 및 캔틸레버가 프로그램 전극과 컨택트하기 전에 스위칭 수단을 턴오프(turn off)하는 단계를 포함한다.
본 발명은 또한 상기한 비휘발성 메모리 비트셀이 프로그램된 상태인지를 결정하는 방법을 제공하고, 이 방법은 캔틸레버와 스위칭 수단의 한 측 사이의 전위차를 인가하는 단계; 스위칭 수단을 일시적으로 턴온하여 캔틸레버와 프로그램 전극 사이에서 전위차를 생성하는 단계; 및 캔틸레버가 프로그램 전극과 컨택트 되었는지 결정하기 위해 스위칭 수단을 통해, 만약 있다면, 전류 흐름을 감지하는 단계를 포함한다.
본 발명은 또한 상기한 비휘발성 메모리 비트셀을 소거하는 방법을 제공하고, 상기 방법은 캔틸레버 전극과 프로그램 전극 사이의 전위차를 실질적으로 감소시키는 단계; 및 캔틸레버와 소거 전극 사이에서 캔틸레버가 소거 전극에 컨택트할 수 있게 하기에 충분한 전위차를 인가하는 단계를 포함한다.
본 발명은 상기에서 정의된 바와 같이, 적어도 하나의 비휘발성 메모리 비트셀을 포함하는 메모리 어레이를 또한 제공한다.
알 수 있는 바와 같이, 본 발명은 관련 기술에 비해 몇 가지 이점들을 제공한다. 예를 들어, 본 발명의 비트셀은 관련 기술 어레이들보다 제조하기에 더 간단하고, 작고, 저렴한 어레이를 만든다.
본 발명의 중요한 기술적 이점들은 이하의 도면들, 상세한 설명 및 특허청구범위로부터 당업자들에게 용이하게 명백할 것이다.
본 발명의 더 완전한 이해 및 추가적인 특징들 및 이점들을 위해, 이제 첨부된 도면들과 함께 취해지는 이하의 상세한 설명을 참조한다.
도 1은 본 발명의 일 실시예에 따라, 스위칭 수단이 스위치를 포함하는 3-단자 MTP 메모리 비트셀의 개략도를 도시한다.
도 2a는 본 발명의 일 실시예에 따라, 스위칭 수단이 NMOS 트랜지스터를 포함하는 3-단자 MTP 메모리 비트셀의 개략도를 도시한다.
도 2b는 본 발명의 일 실시예에 따라, 스위칭 수단이 PMOS 트랜지스터를 포함하는 3-단자 MTP 메모리 비트셀의 개략도를 도시한다.
도 2c는 스위칭 수단이 패스-게이트를 포함하는 3-단자 MTP 메모리 비트셀의 개략도를 도시한다.
도 2d는 스위칭 수단이 MEMS 스위치를 포함하는 3-단자 MTP 메모리 비트셀의 개략도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 MTP 상태도를 도시한다.
도 4는 본 발명의 일 실시예에 따른, 3-단자 MTP 메모리 어레이 아키텍처의 개략도를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 3-단자 MTP 메모리 어레이 아키텍처의 판독 사이클에 대한 타이밍도를 도시한다.
도 6은 본 발명의 일 실시예에 따른, 3-단자 MTP 메모리 어레이 아키텍처의 소거 사이클에 대한 타이밍도를 도시한다.
도 7은 본 발명의 일 실시예에 따른, 3-단자 MTP 메모리 어레이 아키텍처의 기입 사이클에 대한 타이밍도를 도시한다.
도 8은 본 발명의 일 실시예에 따른, 3-단자 MTP 메모리 어레이 아키텍처의 기입 사이클에 대한 대안적인 타이밍도를 도시한다.
도 9는 본 발명의 일 실시예에 따라, CMOS 공정의 후공정(back-end-of-line)으로 집적되는 밀봉 공동으로 둘러싸이는 3-단자 MTP 메모리 비트셀 구조의 쌍안정 캔틸레버, 소거 전극, 및 프로그램 전극 요소들의 단면도를 도시한다.
도 1을 참조하여, 이제 본 발명의 일 실시예가 설명될 것이다. 본 발명의 3-단자 다중 시간 프로그래밍가능한 메모리 비트셀(1)은 소거 전극(2), 프로그램 전극(4), 소거 전극(2)과 프로그램 전극(4) 사이에 놓여 있는 이동가능한 캔틸레버(5)에 접속된 캔틸레버 전극(3), 및 프로그램 전극(4)에 접속된 스위칭 수단(6)을 포함한다. 스위칭 수단(6)은 제1 노드(7), 제2 노드(8), 및 제어 노드(9)를 갖는 스위치를 포함하며, 제1 노드와 제2 노드 사이의 접속을 제공하기 위해 제어 노드에 전압을 인가하여 스위치를 활성화한다. 제1 노드(7)는 프로그램 전극(4)에 접속된다.
소거 전극(2), 프로그램 전극(4), 캔틸레버 전극(3), 및 캔틸레버(5)는 적절한 전기적으로 전도성의 재료로 만들어진다. 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역들은, 캔틸레버(5)로부터 프로그램 전극(4)으로의, 또는 그 반대로의 전하의 이동을 허용하는, 전기적 전도성을 가진다. 캔틸레버(5)와 소거 전극(2)의 컨택트 영역들은 전기적으로 절연되어 있거나, 소거 전극의 컨택트 영역만이 전기적으로 절연되어 있거나, 또는 캔틸레버(5)로부터 소거 전극(2)으로, 혹은 그 반대로 전하가 이동하는 것을 방지하기 위하여, 소거 전극과 컨택트하게 되는 캔틸레버의 영역만이 전기적으로 절연되어있다.
캔틸레버(5)는 프로그램 전극(4)과 컨택트하고 있는 위치로부터 소거 전극(2)과 컨택트하고 있는 위치로 이동될 수 있다. 캔틸레버(5)가 소거 전극(2)이나 프로그램 전극(4) 중 어느 하나와 컨택트하고 있으면, 그것은 응착력에 의해 적소에 유지된다. 이러한 기계적 힘을 극복하기 위해, 특정 전압을 소거 전극(2), 프로그램 전극(4) 및 캔틸레버 전극(3)에 인가함으로써 정전기력이 생성된다.
이제, 도 2a, b, c 및 d를 참조하여, 3-단자 MTP 메모리 비트셀의 여러 실시예들이 설명될 것이다. 도 2a, b, c 및 d의 비트셀들의 스위칭 수단은 NMOS 트렌지스터(11), PMOS 트랜지스터(12), 패스-게이트(13), 및 MEMS 스위치(14)를 각각 사용하여 구현된다.
NMOS 트랜지스터(11)(도 2a), PMOS 트랜지스터(12)(도 2b) 또는 패스-게이트(13)(도 2c)를 스위칭 수단으로서 사용할 때, 이들 트랜지스터들의 소스/드레인 접합들은 스위칭 수단의 제1 및 제2 노드들로서 기능하고, 이들 트랜지스터들의 게이트는 스위칭 수단의 제어 노드로서 기능한다. 또한, PMOS 트랜지스터들을 사용할 때, 게이트 상의 제어 신호의 극성은 NMOS 트랜지스터들의 제어 신호의 극성과 비교하여 반대여야만 한다. 마찬가지로, 패스-게이트(13)를 스위칭 수단으로서 사용할 때, 반대 극성의 두 제어 신호들은 NMOS 및 PMOS 트랜지스터들의 게이트들에 인가되어야 한다.
MEMS 스위치(14)(도 2d)를 스위칭 수단으로서 사용할 때, 캔틸레버 접속은 스위칭 수단의 제2 노드로서 기능할 것이고, 프로그래밍 되었을 때 캔틸레버가 닿을 컨택트 전극은 스위칭 수단의 제1 노드로서 기능할 것이고, 스위치를 활성화하는데에 사용되는 풀인(pull-in) 전극은 스위칭 수단의 제어 노드로서 기능할 것이다.
이제, 도 1 및 3을 참조하여, 도 1의 비트셀(1)의 동작이 설명될 것이다. 동작시에, 도 1의 비트셀(1)은 두개의 별개의 상태들을 가진다. 제1 상태는 프로그래밍된 상태이다. 비트셀(1)은 캔틸레버(5)가 프로그램 전극(4)과 컨택트하고 있을 때 프로그래밍된 상태라고 불린다. 이 상태는 캔틸레버 전극(3)과 프로그램 전극(4) 사이에 전위차(전형적으로 포지티브 또는 네거티브 중 어느 하나의 1V 내지 20V의 범위에 있음)를 인가함으로써 달성된다. 또한 캔틸레버 전극(3)과 소거 전극(2) 사이의 전위차는 캔틸레버(5)를 소거 전극(2)으로 당기는 정전기력을 최소화하기 위해 충분히 감소한다. 이들 특정 전압들을 인가함으로써 캔틸레버(5)를 프로그램 전극(4)으로 당기는 순 정전기력의 생성을 초래한다.
캔틸레버(5)가 프로그램 전극(4)에 컨택트하면, 컨택트하는 표면들이 전기적으로 전도성을 갖기 때문에 캔틸레버 전극(3)과 프로그램 전극(4) 사이의 전위차는 0으로 감소한다. 이것은 캔틸레버(5)를 프로그램 전극(4)으로 당기는 정전기력이 가라앉게할 것이다.
그러나, 캔틸레버(5)가 프로그램 전극(4)과 접촉하고 있을 때 문제가 발생할 수 있다. 접촉시에, 큰 전류가 캔틸레버(5)와 컨택트 영역을 통해 흐를 수 있다. 초과 전류는 캔틸레버(5) 및/또는 프로그램 전극(4)의 컨택트 영역들을 손상시킬 수 있다. 이러한 초과 전하 전송을 피하기 위하여, 캔틸레버 전극(3)과 프로그램 전극(4) 사이의 전위차는 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역과의 사이의 컨택트가 만들어지기 전에 제거되어야 한다. 그러나, 이 전위차가 너무 빨리 제거되면, 캔틸레버(5)는 그것이 프로그램 전극(4)의 컨택트 영역에 도달하기에 충분한 모멘텀을 발전시키지 않음으로써, 디바이스의 프로그래밍 실패를 초래할 것이다. 하기에 설명될 바와 같이, 이러한 문제는 본 발명의 아키텍처에 의해 극복되었다.
비트셀(1)의 제2 상태는 소거 상태이다. 비트셀(1)은 캔틸레버가 프로그램 전극(4)와 컨택트하고 있지 않을 때 소거 상태에 있다고 불린다. 바람직하게는, 소거 상태는 캔틸레버(5)가 소거 전극(2)에 대항하는 위치에 수용되게 함으로써 달성된다. 이 상태는 캔틸레버 전극(3)과 소거 전극(2) 사이에 (통상적으로 포지티브 또는 네거티브 중 어느 하나의 1V 내지 20V의 범위 안에서) 전위차를 인가함으로써 달성된다. 게다가 캔틸레버 전극(3)과 프로그램 전극(4) 사이의 전위차는 캔틸레버(5)를 프로그램 전극(4) 쪽으로 당기는 정전기력을 최소화하기 위해서 충분히 감소한다. 이들 특정 전압들을 인가함으로써 캔틸레버(5)를 소거 전극(2)으로 당기는 순 정전기력의 생성을 초래한다.
캔틸레버(5)와 소거 전극(2)의 컨택트 영역이 전기적으로 비전도성을 띄기 때문에, 캔틸레버(5)가 소거 전극(2)과 컨택트 하기 전에 소거 전압을 제거할 필요는 없다. 따라서, 소거 신호의 타이밍은 프로그래밍 신호의 타이밍보다 덜 까다롭다. 이해되는 바와 같이, 캔틸레버(5)와 소거 전극(2)의 컨택트 영역들이 전기적으로 전도성을 띈다면 프로그래밍 전압에 대해서는 소거 신호의 타이밍의 유사한 제어가 요구된다. 그러한 경우에는 또한 캔틸레버(5)가 소거 전극(2)과 컨택트하기 전에 캔틸레버 전극(3)과 소거 전극(2) 사이의 전위차가 제거될 필요가 있다.
이제, 도 4를 참조하여, 본 발명에 따른 메모리 어레이의 아키텍처가 설명될 것이다. 도 4로부터 알 수 있는 바와 같이, 도 1, 2 및 3에 관하여 설명된, 복수의 메모리 비트셀들(1)이, 비트셀 어레이(10) 내에 정렬되어있다. 이러한 특정 실시예에서, NMOS 트랜지스터들(11)이 MTP 비트셀들에서 스위칭 수단으로써 사용되었다. 어레이(10)의 행의 각 비트셀(1)의 각 소거 전극(2)은 동일한 소거라인(즉, ER[0] 내지 ER[3])에 접속된다. 또한, 어레이(10)의 각 비트셀(1)의 각 프로그램 전극(4)은 NMOS 트렌지스터(11)의 한 측(즉, 소스 또는 드레인)에 접속된다. 어레이(10)의 열의 모든 트랜지스터들(11)의 다른 측(즉, 드레인 또는 소스)은 동일한 비트라인(즉, BL[0] 내지 BL[3])에 접속된다. 어레이(10)의 행의 각 트랜지스터(11)의 게이트는 동일한 워드라인(즉, WL[0] 내지 WL[3])에 접속된다. 마지막으로, 어레이(10)의 모든 비트셀(1)의 캔틸레버 전극(3)은 그라운드 전위에 접속된다.
이해될 바와 같이, 도 2의 대안적인 비트셀 실시예들 중 임의의 것이 메모리 어레이에서 사용되면, 제어 신호들 WL[0] 내지 WL[3]의 극성은 반전될 필요가 있을 수 있다. 또한, 도 3에 도시된 메모리 어레이가 4x4 어레이일지라도, 어레이가 임의의 적절한 사이즈일 수 있다는 것이 이해될 것이다.
하기의 도 5, 6, 7 및 8의 상세한 설명은 도 4에 도시된 메모리 어레이를 동작(판독, 기입, 소거) 시키는데 요구되는 제어 신호들을 설명한다. 도 2의 대안적인 비트셀 실시예들 중 임의의 것이 어레이에서 사용된다면, 제어 신호들의 극성은 반전될 필요가 있을 수 있다.
이제, 도 4 및 5를 참조로 하여, 본 발명에 따른 어레이의 판독 동작이 설명될 것이다. 어레이 내의 임의의 특정 비트셀(1)의 상태는 비트라인에 기준 전압을 인가하고 비트라인으로 흐르는 결과적인 전류를 감지함으로써 결정될 수 있다.
판독 동작 동안에, 각 행의 소거 라인은 그라운드 전위에 근접한 전위로 설정될 것이고, 그것으로 인해 임의의 비트셀(1)을 우연히 소거할 가능성을 제거한다. 타겟 비트셀(1)이 판독될 때, 작은 기준 전압이 특정 비트셀(1)과 연관된 비트라인에 인가된다. 그러면, 타겟 비트셀(1)과 연관된 행의 워드라인이 타겟 행과 연관된 NMOS 트랜지스터들(11)을 턴온하기에 충분히 높은 전위로 잠시 설정되고, 그러는 동안 어레이(10)의 모든 다른 행의 워드라인들은 이들 트랜지스터들(11)이 턴오프 상태로 남아있는 것을 확실하게 하기 위해 그라운드 전위에 근접한 전위로 유지된다.
타겟 행의 트랜지스터들(11)이 턴온되는 주기 동안, 타겟 비트셀(1)과 연관된 트랜지스터(11)를 통해 비트라인으로 흐르는 전류는 센스 앰프(도시되지 않음), 또는 전류를 감지하는 그 외의 적절한 수단을 이용하여 감지될 것이다. 캔틸레버(5)가 프로그램 전극(4)에 컨택트하고 있지 않으면(즉, 메모리 비트셀(1)이 소거된 상태에 있으면), 트랜지스터(11)를 통해 전류가 흐르지 않을 것이고, 그러므로, 센스 앰프에 의해 전류가 감지되지 않을 것이다. 역으로, 캔틸레버(5)가 프로그램 전극(4)과 컨택트하고 있으면(즉, 메모리 비트셀(1)이 프로그래밍된 상태에 있으면), (통상적으로 10nA 내지 10mA 범위의) 전류가 센스 앰프에 의해 감지될 것이다.
판독 동작 동안, 기준 전압의 일부가 비트셀(1)의 프로그램 전극(4)에 인가된다. 판독되는 비트셀(1)이 소거 상태이면, 캔틸레버(5) 상에서 동작하는, 그것을 프로그램 전극(4)으로 당기는 매우 작은 정전기력이 존재한다. 그러므로 판독 동작 동안 비트라인(1)에 인가되는 기준 전압이 프로그램 전극(4)과 컨택트하고 있는 캔틸레버(5)를 움직일 수 있는 정전기력을 생성하지 않도록 충분히 작아야 하는 것이 중요하다. 바람직하게는, 기준 전압이 50mV 내지 1V의 범위에 있다. 동시에 이러한 작은 기준 전압은 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역을 통해 흐를 수 있는 전류를 제한한다.
이제, 도 6을 참조로 하여, 본 발명에 따른 소거 동작이 설명될 것이다. 위에서 설명된 바와 같이, 어레이(10)의 캔틸레버들(5)은 그라운드 전위에 있다. 어레이의 타겟 행을 소거하기 위해, 충분하게 높은 전위(소거 전압)가 타겟 행의 소거라인에 인가되고, 어레이(10)의 남아있는 행들의 소거라인들의 전위는 그라운드 전위에 근접한 전위로 유지된다.
타겟 행은 통상적으로 프로그래밍되고 소거된 비트셀들(1)을 포함할 것이다. 위에서 설명된 바와 같이, 프로그래밍된 상태에 있는 비트셀들(1)은 그들 각각의 프로그램 전극들(4)에 접촉하고 있는 캔틸레버들(5)을 가질 것이다. 소거 전압이 타겟 행의 소거 전극(2)에 인가될 때, 타겟 행의 캔틸레버들(5)은 그것들을 소거 전극(2)으로 움직이게 할 순 정전기력을 받을 것이다. 따라서, 타겟 행의 이들 비트셀들(1)은 소거될 것이다. 마찬가지로, 이미 소거된 상태에 있는 타겟 행의 비트셀들(1)에서는, 결과적인 순 정전기력이 간단히 소거 전극에 대항하여 캔틸레버들(5)을 더욱 타이트하게 당길 것이고 이들 비트셀들은 소거된 상태로 유지될 것이다.
타겟되지 않은 행들의 비트셀들(1)은 그것들의 소거 전극들(2)을 그라운드 전위(캔틸레버들(5)과 동일한 전위)에 근접한 전위에서 가진다. 따라서, 캔틸레버들(5) 상에서 동작하는 순 정전기력은 없을 것이고, 이들은 그것들의 프로그래밍 또는 소거 상태들로 유지될 것이다.
이제, 도 7을 참조하여, 본 발명에 따른 기입 동작이 설명될 것이다. 기입 절차 동안, 프로그래밍되어질 타겟 비트셀(1)에 연관된 비트라인에 충분하게 높은 전위(프로그래밍 전압)가 인가된다. 타겟 비트셀(1)과 연관된 트랜지스터(11)는 충분히 높은 전위를 연관된 타겟 비트셀(1)의 워드라인에 인가함으로써 턴온된다. 이것은 프로그래밍 전압이 타겟 비트셀(1)의 프로그램 전극으로 인가되도록 할 것이다. 타겟 행과 동일한 행에서 다중 비트셀들(1)은 프로그래밍 전압을 적절한 비트라인들에 인가함으로써 동시에 프로그래밍될 수 있다. 결과적인 전류가 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역을 손상시킬 수 있으므로, 프로그래밍 전압은 이미 프로그래밍된 메모리 비트셀로 인가되어서는 안 된다. 그러므로 비트셀의 논리 상태는 기입 전에 알려져야 한다. 대안적으로, 비트셀들(1)이, EEPROM(Electrically Erasable Programmable Read Only Memory)들 또는 FLASH 메모리들과 유사하게, 각각의 기입 동작 전에 소거 동작을 수행할 수 있다.
비트셀(1)의 캔틸레버(5)가 프로그래밍되고 있을 때, 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역을 통하는 높은 전류는 캔틸레버(5)와 프로그램 전극(4)의 무결성(integrity)을 보호하기 위해 방지되어야 한다. 이것은 캔틸레버가 프로그램 전극(4)과 컨택트하기 전에 트랜지스터(11)를 턴오프함으로써 달성된다.
프로그래밍 동작 동안 어레이의 다양한 신호들의 타이밍이 도 7에 도시되었다. 어레이(10)의 모든 소거라인들은 비트셀들(1) 중 어느 것도 소거되는 것을 피하기 위해 그라운드 전위에 근접한 전위로 유지된다. 기입 사이클의 시작에서, 모든 비트셀들(1)의 프로그램 전극들(4) 상의 전압들은, 도 7에 주기(1)로 나타낸 바와 같이, 그라운드 전위에 근접한 전위로 리셋될 수 있다. 이것은 충분히 높은 전압을 어레이(10)의 워드라인들에 인가함으로써 트랜지스터들(11)이 턴온되기 전에 비트라인들 상의 전위를 그라운드 전위에 근접하게 설정함으로써 달성된다. 프로그램 전극들(4) 상의 전압들이 리셋되고 난 후에, 트랜지스터들은 어레이(10)의 워드라인들로 그라운드 전위에 근접한 전위를 인가함으로써 턴오프된다. 이러한 단계는 비트셀들(1)의 모든 (프로그램, 소거 및 캔틸레버) 전극들이 임의의 비트셀의 우연한 프로그래밍을 막는 동일한 전위에 있는 것을 보장한다. 이러한 주기는 선택적이고 요구되지 않을 수도 있다.
다음 단계에서, 프로그래밍 될 타겟 행의 비트셀들(1)과 연관된 비트라인들에 프로그래밍 전압이 인가된다. 그 후, 연관된 워드라인에 충분히 높은 전압을 인가함으로써 타겟 행의 트랜지스터들이 턴온한다. 이 단계는 도 7의 주기 2로서 도시되어 있고 타겟 비트셀들(1)의 프로그램 전극들(4)에 인가될 프로그래밍 전압이 생길 것이다. 그러므로, 타겟 비트셀들(1)의 캔틸레버들(5)은 캔틸레버들(5)을 소거 전극들(2)로부터 당겨 프로그램 전극들(4) 쪽으로 이동시키는 정전기력을 받는다.
캔틸레버들(5)이 프로그램 전극들(4)과 컨택트하기 전에, 타겟 행의 트랜지스터들(11)은 연관된 워드라인에 그라운드 전위에 근접한 전위를 인가함으로써 턴오프되어야 한다. 이 단계는 도 7의 주기 3으로 도시되어 있다. 캔틸레버들(5)이 모멘텀을 형성하기 때문에, 그 캔틸레버들(5)은 프로그램 전극들(4)과 컨택트할 때까지 프로그램 전극들(4) 쪽으로 계속해서 움직일 것이다. 이 때에, 연관된 트랜지스터들(11)이 오프이기 때문에, DC 전류가 캔틸레버들(5) 또는 프로그램 전극들(4)의 컨택트 영역을 통해 흐르지 않는다. 캔틸레버들(5)에 의해 형성되는 모멘텀 외에도, 추가 정전기력이 캔틸레버들(5)을 프로그램 전극들(4) 쪽으로 당길 것이다. 이 정전기력은 프로그램 전극들(4) 상의 잔여 전압에 기인한다.
트랜지스터(11)가 도 7의 주기 2의 끝부분에서 셧오프(shut off)될 때, 타겟 비트셀(1)의 프로그램 전극(4) 상의 전압은 전하 주입 때문에 ΔV 양만큼 초기에 감소할 것이다. 트랜지스터(11)가 도 7의 주기 3의 시작에서 막 셧오프할 때 프로그램 전극(4)의 용량에 저장된 총 전하 Q가 다음과 같이 도시될 수 있다:
Figure pct00001
CCANT0는 도 7의 주기 3의 시작에서 캔틸레버(5)와 프로그램 전극(4) 사이의 용량이고, CJUNCTION0은 도 7의 주기 3의 시작에서 트랜지스터(11)의 접합 용량이고 VPROGRAM은 도 7의 주기 2 동안 프로그램 전극에 인가되는 초기 프로그래밍 전압이다. 캔틸레버(5)가 프로그램 전극(4) 쪽으로 계속해서 움직임에 따라, 캔틸레버(5)와 프로그램 전극(4) 사이의 용량은 증가한다. 트랜지스터(11)가 셧오프되기 때문에, 트랜지스터(11)를 통해 전하는 누설되지 않고 프로그램 전극(4) 상의 전압 VPR은 다음과 같이 감소할 것이다.
Figure pct00002
CCANT1는 캔틸레버가 프로그램 전극(4) 쪽으로 움직일 때의 캔틸레버(5)와 프로그램 전극(4) 사이의 증가하는 용량이고 CJUNCTION1은 주기 3 동안 트랜지스터들의 접합 용량이다. CCANT1가 주기 3 동안 증가하기 때문에, 프로그램 전극 상의 전압은 이 주기 동안 감소한다. 프로그램 전극 상의 감소 전압은 또한 트랜지스터(11)의 접합 용량 CJUNCTION1의 증가를 초래하고, 그것으로 인해 프로그램 전극 상의 전압 VPR을 추가적으로 감소시킨다. 따라서, 프로그램 전극(4) 상의 전압 VPR은 도 7의 주기 3 동안 캔틸레버 상에서 그것을 프로그램 전극(4) 쪽으로 더 이동시키도록 작용하는 정전기력을 계속해서 발생시킬 것이다.
캔틸레버가 도 7의 주기 3의 끝에서 최종적으로 프로그램 전극(4)과 컨택트할 때, 용량이 캔틸레버(5)와 프로그램 전극(4)의 컨택트 영역을 통해 방전됨에 따라, 남은 전압은 0으로 신속히 떨어진다.
프로그래밍 되어서는 안 되는 타겟 행의 비트셀들(1)과 연관된 비트라인들은 그라운드 전위와 근접한 전위로 유지된다. 이것은 타겟 행의 트랜지스터들(11)이 턴온되었을 때 이들 비트셀들의 프로그램 전극들(4)이 그라운드 전위에 근접한 것을 확실하게 한다. 그러므로, 이러한 비트셀들의 캔틸레버들 상에서 작용하는 최소의 정전기력이 존재하거나 아예 존재하지 않을 것이고 이들은 그것들의 현 상태로 유지될 것이다.
동시에, 선택된 비트셀(1)과 동일한 열의 메모리 비트셀들(1)은 그것들의 프로그램 전극들이 프로그래밍되는 것을 피하도록 그라운드 전위에 근접한 전위로 설정될 필요가 있다. 이것은 타겟 행과 연관되지 않은 모든 워드라인들이 그라운드 전위에 근접한 전위로 유지되는 것을 보장함으로써 달성된다. 이것은 비타겟(non-targeted) 행의 트랜지스터들(11)이 턴오프인 상태를 유지하게 할 것이다. 이들 트랜지스터들(11)의 격리는 프로그래밍 전압이 연관된 비트라인에 인가되는 시간 동안 턴오프된 트랜지스터를 통해 프로그램 전극들(4)을 충전하는 것을 피할 만큼 충분해야만 한다.
이제, 도 8을 참조로 하여, 본 발명을 따라 대안적인 기입 동작을 설명한다. 어레이(10)의 모든 소거라인들은 어떠한 비트셀들(1)도 소거되는 것을 피하기 위해 그라운드 전위에 근접한 전위로 유지된다. 기입 사이클의 시작에서, 모든 비트셀들(1)의 프로그램 전극들(4)의 전압들은, 도 8에 주기 1로 표시된, 그라운드 전위에 근접한 전위로 리셋될 수 있다. 이것은 트랜지스터들(11)이 충분히 높은 전압을 어레이(10)의 워드라인들에 인가함으로써 턴온되기 전에 그라운드 전위에 근접하게 비트라인들 상에 전위를 설정함으로써 달성된다. 프로그램 전극들(4) 상의 전압들이 리셋된 후에, 그라운드 전위에 근접한 전위를 어레이(10)의 연관된 워드라인들에 인가함으로써 비타겟 행들의 트랜지스터들만이 턴오프된다. 이 단계는 비트셀들의 모든 (프로그램, 소거 및 캔틸레버) 전극들이 동일한 전위에 있는 것을 보장하고 임의의 비트셀의 우연한 프로그래밍을 방지한다. 이 주기는 선택적이고 비타겟 행들에 요구되지 않을 수 있다.
다음 단계에서, 프로그래밍될 타겟 행의 비트셀들(1)과 연관된 비트라인들에 프로그래밍 전압이 인가된다. 타겟 행과 연관된 트랜지스터들(11)이 주기 1 부터 계속 턴온되어 있기 때문에, 프로그래밍 전압은 타겟 비트셀들(1)의 프로그램 전극들(4)로 즉시 인가된다. 이 단계는 도 8의 주기 2로 도시된다. 그러므로, 타겟 비트셀들(1)의 캔틸레버들(5)은 이 캔틸레버들(5)을 소거 전극들(2)로부터 당겨 프로그램 전극들(4) 쪽으로 이동시키는 정전기력을 즉시 받는다.
캔틸레버들(5)이 프로그램 전극들(4)과 컨택트하기 전에, 타겟행의 트랜지스터들(11)은 연관된 워드라인에 그라운드 전위와 근접한 전위를 인가함으로써 턴오프되어야만 한다. 이 단계는 도 8의 주기 3으로 도시되어 있다. 캔틸레버들(5)이 모멘텀을 형성해왔고 추가 정전기력이 여전히 상기에서 설명된 바와 같이 캔틸레버들을 당기고 있기 때문에, 캔틸레버들은 그들이 프로그램 전극들(4)에 컨택트할 때까지 프로그램 전극들(4) 쪽으로 계속해서 움직일 것이다. 이 때에, 연관된 트랜지스터들(11)이 오프이기 때문에, DC 전류가 캔틸레버들(5) 또는 프로그램 전극들(4)의 컨택트 영역을 통해 흐르지 못한다.
이제, 도 9를 참조하여, 본 발명의 일실시예에 따라, CMOS 공정의 후공정으로 집적된 밀봉 공동(24)으로 둘러싸인 3-단자 MTP 메모리 셀의 구조물(20)의 쌍안정 캔틸레버(26), 소거 전극(28), 및 프로그램 전극(25) 구성요소들의 단면도를 도시한다. 이러한 특정 실시예에서는, 전기적인 절연층(27)을 소거 전극(28)의 바닥 표면에 위치시켜, 캔틸레버(26)가 소거된 상태에 있을 때 그것이 이러한 절연층(27)을 터치할 것이고, 전류가 캔틸레버(26)로부터 소거 전극(28)으로 흐르는 것이 방지된다. 소거된 상태에서 그러한 전류가 흐르는 것을 방지하기 위해, 그 외 변경들도 가능하며, 예를 들면 캔틸레버(26)의 상면 또는 상면의 일부가 전기적으로 절연층을 갖거나 또는 소거 전극(28) 아래의 작은 부분이 전기적으로 절연층 또는 그것들의 조합을 가질 수 있다.
캔틸레버(26)는 소거 전극(28) 아래의 프로그램 전극(25)과 절연층(27) 사이의 공동(24)에서, 하부의 금속화 구조물(22)과 접속 비아(23)를 통해 캔틸레버(26), 프로그램 전극(25) 및 소거 전극(28)에 인가되는 전압들에 따라, 자유롭게 움직인다. 금속간(inter-metal) 유전체(29)에 임베디드되는 금속화 구조물(28)(소거 전극으로도 기능함)뿐 아니라, 이 접속 비아(23), 금속간 유전체(21)에 임베디드되는 금속화 구조물(22)은 표준 CMOS 후공정 프로세스의 일부이다. 또한 실리콘-이산화물과 실리콘-질화물 층들의 조합으로 구성될 수 있는 상부 패시베이션 층(30)이 도 9에 도시되어 있다. 이 패시베이션 층(30)은 잠재적으로 열화되는 다양한 외부의 환경 영향들로부터 하부의 구성요소들을 보호하는 역할을 한다.
금속간 유전체 층(29)과 패시베이션 층(30)은 또한 캔틸레버(25)가 속하는 공동(24)을 위한 밀봉 층의 역할도 한다. 밀봉 공동 환경에서, 쌍안정 캔틸레버, 소거 전극, 및 프로그램 전극의 표면들은 잠재적으로 열화되는 외부의 환경 영향들로부터 보호된다.
비록 본 발명과 본 발명의 이점들이 상세히 설명되었을지라도, 첨부된 특허청구범위들에 의해 정의된 본 발명의 사상과 범위를 벗어나지 않는 한 본 발명내에서 다양한 변경, 치환, 및 개조를 행할 수 있다는 것이 이해되어야 한다. 즉, 이 명세서에 포함된 논의는 기본 설명의 역할을 하도록 의도되었다. 특정 논의가 모든 가능한 실시예들을 명시적으로 설명한 것이 아니고; 많은 대안적인 예들이 함축되어 있다는 것이 이해되어야 한다. 또한 본 발명의 본질이 완전히 설명되지 않을 수 있고 각각의 피쳐 또는 구성요소가 실제로 광대한 기능 또는 매우 다양한 대안 및 등가의 구성요소들을 실제적으로 나타낼 수 있는 방법을 명시적으로 보여주지 않을 수 있다. 즉, 이것들은 본 개시에 함축적으로 포함되어있다. 본 발명이 디바이스 기반의 용어로 설명되었고, 디바이스의 각 구성요소는 함축적으로 기능을 수행한다. 명세서나 용어의 어느 것도 청구범위를 제한하도록 의도되지 않았다.

Claims (25)

  1. 소거 전극과,
    프로그램 전극과,
    상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극 - 상기 쌍안정 캔틸레버가 상기 소거 전극과 컨택트하는 컨택트 영역에서, 상기 쌍안정 캔틸레버와 상기 소거 전극은 전기적으로 절연됨 - 과,
    상기 프로그램 전극에 접속된 스위칭 수단
    을 포함하는 비휘발성 메모리 비트셀.
  2. 제1항에 있어서,
    상기 소거 전극은 상기 쌍안정 캔틸레버가 상기 소거 전극과 컨택트하는 영역에서 전기적으로 절연된 부분을 포함하는 비휘발성 메모리 비트셀.
  3. 제1항에 있어서,
    상기 쌍안정 캔틸레버는 상기 소거 전극이 상기 쌍안정 캔틸레버와 컨택트하는 영역에서 전기적으로 절연된 부분을 포함하는 비휘발성 메모리 비트셀.
  4. 제1항에 있어서,
    상기 스위칭 수단은 NMOS 트랜지스터를 포함하는 비휘발성 메모리 비트셀.
  5. 제1항에 있어서,
    상기 스위칭 수단은 PMOS 트랜지스터를 포함하는 비휘발성 메모리 비트셀.
  6. 제1항에 있어서,
    상기 스위칭 수단은 패스-게이트를 포함하는 비휘발성 메모리 비트셀.
  7. 제1항에 있어서,
    상기 스위칭 수단은 제1 노드, 제2 노드, 제어 노드를 포함하는 스위치를 포함하고, 상기 제1 노드는 상기 프로그램 전극에 접속되는 비휘발성 메모리 비트셀.
  8. 제1항에 있어서,
    상기 스위칭 수단은 MEMS 스위치를 포함하는 비휘발성 메모리 비트셀.
  9. 소거 전극과,
    프로그램 전극과,
    상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극 - 상기 쌍안정 캔틸레버가 상기 소거 전극과 컨택트하는 컨택트 영역에서, 상기 쌍안정 캔틸레버와 상기 소거 전극은 전기적으로 절연되어 있고, 또한 상기 소거 전극, 상기 프로그램 전극, 및 상기 쌍안정 캔틸레버는 밀봉 공동으로 둘러싸여 있음 - 과,
    상기 프로그램 전극에 접속된 스위칭 수단
    을 포함하는 비휘발성 메모리 비트셀.
  10. 제9항에 있어서,
    상기 소거 전극은 상기 쌍안정 캔틸레버가 상기 소거 전극과 컨택트하는 영역에서 전기적으로 절연된 부분을 포함하는 비휘발성 메모리 비트셀.
  11. 제9항에 있어서,
    상기 쌍안정 캔틸레버는 상기 소거 전극이 상기 쌍안정 캔틸레버와 컨택트 하는 영역에서 전기적으로 절연된 부분을 포함하는 비휘발성 메모리 비트셀.
  12. 제9항에 있어서,
    상기 스위칭 수단은 NMOS 트랜지스터를 포함하는 비휘발성 메모리 비트셀.
  13. 제9항에 있어서,
    상기 스위칭 수단은 PMOS 트랜지스터를 포함하는 비휘발성 메모리 비트셀.
  14. 제9항에 있어서,
    상기 스위칭 수단은 패스-게이트를 포함하는 비휘발성 메모리 비트셀.
  15. 제9항에 있어서,
    상기 스위칭 수단은 제1 노드, 제2 노드, 및 제어 노드를 포함하는 스위치를 포함하고, 상기 제1 노드는 상기 프로그램 전극에 접속되는 비휘발성 메모리 비트셀.
  16. 제9항에 있어서,
    상기 스위칭 수단은 MEMS 스위치를 포함하는 비휘발성 메모리 비트셀.
  17. 제9항에 있어서,
    상기 밀봉 공동은 CMOS 공정의 후공정(back-end-of-line)으로 집적되는 비휘발성 메모리 비트셀.
  18. 소거 전극, 프로그램 전극, 상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극, 및 상기 프로그램 전극에 접속된 제1 노드, 제2 노드, 및 제어 노드를 갖는 스위칭 수단을 포함하는 비휘발성 메모리 비트셀을 프로그래밍된 상태로 설정하는 방법으로서,
    상기 캔틸레버 전극과 상기 소거 전극 사이의 전압을 상기 쌍안정 캔틸레버와 상기 소거 전극 사이의 전기적 인력을 피하도록 충분히 낮은 레벨로 유지하는 단계와,
    상기 캔틸레버 전극과 상기 프로그램 전극 사이의 전위차를 상기 쌍안정 캔틸레버를 상기 프로그램 전극 쪽으로 충분히 끌 수 있도록 인가하는 단계 - 상기 프로그램 전극에 인가되는 전압은 상기 스위칭 수단을 통해 인가되고, 상기 전압은 상기 스위칭 수단의 제2 노드에 공급되고, 상기 스위칭 수단을 활성화하기에 충분한 턴온 전압을 상기 제어 노드에 인가하면 상기 전압이 상기 제2 노드로부터 상기 제1 노드로 그리고 상기 프로그램 전극으로 전달됨 - 와,
    상기 쌍안정 캔틸레버가 상기 프로그램 전극과 컨택트하기 전에 상기 스위칭 수단을 비활성화 시키기에 충분한 턴오프 전압을 상기 제어 노드에 인가하는 단계
    를 포함하는 방법.
  19. 소거 전극, 프로그램 전극, 상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극, 및 상기 프로그램 전극에 접속된 제1 노드, 제2 노드, 및 제어 노드를 갖는 스위칭 수단을 포함하는 비휘발성 메모리 비트셀이 프로그래밍된 상태인지를 검출하는 방법으로서,
    기준 전압을 상기 스위칭 수단의 제2 노드에 인가하는 단계와,
    상기 기준 전압이 상기 프로그램 전압에 인가되도록 상기 스위칭 수단을 활성화시키기에 충분한 전압을 상기 스위칭 수단의 상기 제어 노드에 인가하는 단계와,
    상기 스위칭 수단을 통해 상기 전류 흐름을 감지하여 상기 비휘발성 메모리 비트셀이 상기 프로그래밍된 상태인지를 결정하는 단계
    를 포함하는 방법.
  20. 소거 전극, 프로그램 전극, 상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극, 및 상기 프로그램 전극에 접속된 스위칭 수단을 포함하는 비휘발성 메모리 비트셀을 소거된 상태에 있게 설정하는 방법으로서,
    상기 쌍안정 캔틸레버와 상기 프로그램 전극 사이의 전위차가 상기 쌍안정 캔틸레버와 상기 프로그램 전극 사이의 전기적 인력을 피하도록 충분히 낮을 것을 보장하는 단계와,
    상기 캔틸레버 전극과 상기 소거 전극 사이의 전위차를 상기 쌍안정 캔틸레버를 상기 소거 전극을 향하여 충분히 끌도록 인가하는 단계
    를 포함하는 방법.
  21. 제18항에 있어서,
    상기 캔틸레버 전극과 상기 프로그램 전극 사이의 상기 전위차는 1 내지 20 볼트의 범위 내에 있는 방법.
  22. 제20항에 있어서,
    상기 캔틸레버 전극과 상기 소거 전극 사이의 상기 전위차는 1 내지 20 볼트의 범위 내에 있는 방법.
  23. 제19항에 있어서,
    상기 기준 전압은 50 밀리-볼트 내지 1 볼트의 범위 내에 있는 방법.
  24. 제19항에 있어서,
    상기 스위칭 수단을 통해 흐르는 감지된 전류가 10 나노-암페어 내지 10 밀리-암페어의 범위 내에 있을 때 상기 비휘발성 메모리 비트셀은 프로그램된 상태에 있는 것으로 결정되는 방법.
  25. 소거 전극, 프로그램 전극, 상기 프로그램 전극과 상기 소거 전극 사이에 위치한 쌍안정 캔틸레버에 접속된 캔틸레버 전극, 및 제1 노드, 제2 노드, 및 제어 노드를 갖는 스위칭 수단을 포함하는 복수의 비휘발성 메모리 비트셀들
    을 포함하고,
    상기 제1 노드는 상기 프로그램 전극에 접속되고, 상기 복수의 비트셀들은 하나 이상의 열과 행을 가지는 그리드 정렬로 구성되고, 동일한 행에 구성된 각 비트셀의 소거 전극들과 상기 노드들이 각각 함께 접속되고, 동일한 열에 구성된 각 비트셀의 상기 제2 노드들은 함께 접속되고, 또한 상기 비트셀들의 상기 캔틸레버 전극들은 함께 연결되는, 메모리 어레이.
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