KR100980679B1 - 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법 - Google Patents

비휘발성 다중 비트 메모리 셀 및 이의 구동 방법 Download PDF

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Abstract

3차원 적층이 용이하고, 소비전력이 낮으며, 동작속도가 빠른 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 용량을 확장시키기가 용이하고 반도체 소자의 필요가 없으며 간략한 구성으로서 집적화가 용이한 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법이 개시된다. 본 발명에 따르면, 비휘발성 다중 비트 메모리 셀로서, 저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 인가하는 데이터 신호선(100); 상기 데이터 전압 신호를 상기 메모리 셀에 쓰는 경우 쓰기 전압을 인가하는 쓰기 신호선(101)을 게이트 입력으로 하고, 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102); 일단이 상기 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)에 연결되고, 타단은 상기 메모리 셀에 저장된 데이터 전압신호를 읽고자 하는 경우 읽기 전압을 인가하는 읽기 신호선(106)에 연결되는 커패시터(104); 및 상기 전극(103)을 게이트 입력으로 하고, 기준 전압에 연결되는 소스 전극을 갖는 읽기 스위치(107)를 포함하는 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법이 제공된다.
비휘발성 메모리 셀, 기계 스위치, 커패시터, MEMS, NEMS

Description

비휘발성 다중 비트 메모리 셀 및 이의 구동 방법{NON-VOLATILE MULTIPLE BIT MEMORY CELL AND DRIVING METHOD THEREOF}
본 발명은 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법에 관한 것으로, 3차원 적층이 용이하고, 소비전력이 낮으며, 동작속도가 빠른 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 용량을 확장시키기가 용이하고 반도체 소자의 필요가 없으며 간략한 구성으로서 집적화가 용이한 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법에 관한 것이다.
일반적으로, 정보 통신 분야에서 데이터 메모리 소자인 반도체 메모리 소자는 휘발성 메모리 소자(Volatile Memory Device)와 비휘발성 메모리 소자(Non-volatile Memory Device)로 분류된다. 먼저, 휘발성 메모리 소자는 전원을 끊으면 기억하고 있던 데이터가 없어지는 특성을 갖는 메모리 소자로서 RAM(Random Access Memory) 등이 있다. 이에 반해, 비휘발성 메모리 소자는 전원을 끊어도 기억하고 있는 데이터를 잃지 않는 특성을 갖는 메모리 소자로서 ROM(Read Only Memory) 등이 있다.
이 중, 비휘발성 메모리 소자로는 전하 포획(charge-trapping) 소자를 들 수 가 있다. 이러한 전하 포획 소자의 일례로서는, 플로팅 게이트(Floating Gate)라 지칭되는 고립된 전도체에 전하를 저장되는 전계 효과 소자인 플로팅 게이트형 메모리 소자를 들 수 있다. 플로팅 게이트형 메모리 소자는 기판과 게이트 전극 사이에 형성된 절연막에 의해 고립된 전도체인 플로팅 게이트를 형성하고, 플로팅 게이트 내에 전하를 저장하는 방법으로 동작하게 된다.
최근, 비휘발성 메모리 소자는 소자 자체의 크기가 작아지고, 절연층의 두께가 얇아지고 있는데, 이에 따라 플로팅 게이트에 주입된 전하의 리텐션 타임(Retention Time)의 감소가 유발되게 된다. 또한, 읽기, 쓰기, 지우기 동작 시에 절연층을 통과하는 전류에 의해 신뢰성이 감소되고, 고전압을 제공하는 파워 서플라이가 필수적이라는 문제점 또한 존재한다.
이러한 문제점을 해결하기 위한 소자가 미국 특허 제 6,054,745 호에 개시되어 있다. 이는, 마이크로일렉트로미케니컬 소자(Microelectromechanical Device)를 이용하여 직접 플로팅 게이트에 전하를 주입함으로써 소자를 동작시키는 방식이다. 그러나, 상기 마이크로일렉트로미케니컬 소자를 이용한 비휘발성 메모리 셀에 대해 읽기, 쓰기, 지우기 동작을 수행하기 위해서는 해당 비휘발성 메모리 셀을 선택하기 위한 부가적인 2개의 트랜지스터와 복잡한 배선을 필요로 하게 된다. 이는 비휘발성 메모리 셀을 비대하게 만들고, 구동 신호 및 전압을 인가하는 회로를 복잡하게 하는 문제점이 있다. 또한 저장된 전하를 판별하기 위해서는 반도체 트랜지스터가 필수적인데, 반도체 소자와 마이크로일렉트로미케니컬 소자를 동일한 기판상에 제작하게 되면 공정 과정이 복잡해지고 제작 비용이 많이 드는 문제가 발생 하게 된다.
따라서, 직접화가 용이하고, 저비용으로도 구현할 수 있으며, 소비 전력이 낮고, 확장이 용이한 메모리 셀에 대한 개발이 필요한 실정이다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 3차원 적층이 용이하고, 소비전력이 낮으며, 동작속도가 빠른 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 용량을 확장시키기가 용이하고 반도체 소자의 필요가 없으며 간략한 구성으로서 집적화가 용이한 비휘발성 다중 비트 메모리 셀 및 이의 구동 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은, 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 쓰기 동작시 주입되는 전하의 양을 정확하게 제어할 수 있고, 누설 전류가 없게 됨에 따라 비휘발성 특성을 갖게 되며 정확한 제어가 가능하여 다중 비트 정보를 저장하기에 유리한 다중 비트 메모리 셀 및 이의 구동 방법을 제공하는 것이다.
한편, 본 발명의 또 다른 목적은, 다중 비트 메모리 셀에 있어서, 단위 메모리 셀을 멀티 레벨로 구성하였을 때, FN 터널링(tunneling) 또는 채널 핫 캐리어 효과(Channel Hot Carrier Effect)에 의한 전자 주입 방식을 이용하지 않음으로써, 문턱 전압의 산포 특성을 향상시킬 수 있도록 하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 비휘발성 다중 비트 메모리 셀로서, 저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 인가하는 데이터 신호선(100); 상기 데이터 전압 신호를 상기 메모리 셀에 쓰는 경우 쓰기 전압을 인가하는 쓰기 신호선(101)을 게이트 입력으로 하고, 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102); 일단이 상기 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)에 연결되고, 타단은 상기 메모리 셀에 저장된 데이터 전압신호를 읽고자 하는 경우 읽기 전압을 인가하는 읽기 신호선(106)에 연결되는 커패시터(104); 및 상기 전극(103)을 게이트 입력으로 하고, 기준 전압에 연결되는 소스 전극을 갖는 읽기 스위치(107)를 포함하는 비휘발성 다중 비트 메모리 셀이 제공된다.
상기 데이터 신호선(100)과 상기 읽기 스위치(107)의 드레인 전극이 하나의 배선으로 이루어지고, 상기 쓰기 신호선(101)과 상기 읽기 신호선(106)이 또 다른 하나의 배선으로 이루어질 수 있다.
쓰기 동작에서, 쓰고자 하는 데이터에 대응되며 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고, 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread.R 이며, 상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2이고, 상기 기준 전압이 Vref 일 때,
Figure 112008062353438-pat00001
의 관계가 성립할 수 있다
상술한 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 비휘발성 다중 비트 메모리 셀로서, 저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 인가하는 데이터 신호선(100); 상기 데이터 전압 신호를 상기 메모리 셀에 쓰는 경우 쓰기 전압을 인가하는 쓰기 신호선(101)을 게이트 입력으로 하고, 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102); 일단이 상기 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)에 연결되고, 타단은 기준 전압에 연결되는 커패시터(104); 및 상기 전극(103)을 게이트 입력으로 하고, 상기 메모리 셀에 저장된 데이터 전압신호를 읽고자 하는 경우 읽기 전압을 인가하는 읽기 신호선(106)을 소스 전극으로 하는 읽기 스위치(107)를 포함하는 비휘발성 다중 비트 메모리 셀이 제공된다.
상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인 지 여부를 판단하는 전류 확인 신호선(108)에 연결될 수 있다.
상기 쓰기 스위치(102) 및 상기 읽기 스위치(107)는 MEMS(Microelectromechanical Systems)/NEMS(Nanoelectromechanical Systems) 스위치일 수 있다.
상기 데이터 신호선(100)과 상기 읽기 신호선(106)이 하나의 배선으로 이루어지고, 상기 쓰기 신호선(101)과 상기 읽기 스위치(107)의 드레인 전극이 또 다른 하나의 배선으로 이루어질 수 있다.
쓰기 동작에서, 쓰고자 하는 데이터에 대응되며 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고, 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread.R 이며, 상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 상기 읽기 신호선(106)에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2일 때,
Figure 112008062353438-pat00002
의 관계가 성립할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 쓰기 단계 및 읽기 단계를 포함하는 비휘발성 다중 비트 메모리 셀의 구동 방법으로서, 상기 쓰기 단계는, 저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 데이터 신호선(100)에 인가하는 단계; 및 쓰기 신호선(101)에 쓰기 전압을 인가하여, 상기 쓰기 신호선(101)을 게이트 입력으로 하고 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102)를 구동시키고, 상기 데이터 전압 신호가 상기 쓰기 스위치(102)를 통해 저장 커패시터(104)의 일단에 연결된 전극(103)에 전송되도록 하는 단계를 포함하고, 상기 읽기 단계는, 상기 커패시터(104)의 타단에 연결된 읽기 신호선(106)에 전압을 변경시키면서 인가하여, 상기 읽기 전극(103)을 게이트 입력으로 하는 읽기 스위치(107)를 구동시키는 단계; 및 상기 읽기 스위치(107)의 드레인 전극에 전류가 흐를 때, 상기 읽기 신호선(106)에 인가된 전압 값을 기초로 하여 상기 쓰기 단계에서 상기 전극(103)에 전송되었던 데이터 전압 신호를 판별하는 단계를 포함하는, 비휘발성 다중 비트 메모리 셀의 구동 방법이 제공된다.
상기 쓰기 동작에서, 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고, 상기 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며, 상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2이고, 상기 기준 전압이 Vref 일 때, 상기 데이터 전압 신호를 판별하는 단계는,
Figure 112008062353438-pat00003
로 표현되는 수식으로부터 V'data 값을 추정해내는 단계를 포함할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 쓰기 단계 및 읽기 단계를 포함하는 비휘발성 다중 비트 메모리 셀의 구동 방법으로서, 상기 쓰기 단계는, 저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 데이터 신호선(100)에 인가하는 단계; 및 쓰기 신호선(101)에 쓰기 전압을 인가하여, 상기 쓰기 신호선(101)을 게이트 입력으로 하고 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102)를 구동시키고, 상기 데이터 전압 신호가 상기 쓰기 스위치(102)를 통해 저장 커패시터(104)의 일단에 연결된 전극(103)에 전송되도록 하는 단계를 포함하고, 상기 읽기 단계는, 상기 전극(103)을 게이트 입력으로 하는 읽기 스위치(107)의 소스 전극에 연결된 읽기 신호선(106)에 전압을 변경시키면서 인가하여, 상기 읽기 스위치(107)를 구동시키는 단계; 및 상기 읽기 스위치(107)의 드레인 전극에 전류가 흐를 때, 상기 읽기 신호선(106)에 인가된 전압 값을 기초로 하여 상기 쓰기 단계에서 상기 전극(103)에 전송되었던 데이터 전압 신호를 판별하는 단계를 포함하는, 비휘발성 다중 비트 메모리 셀의 구동 방법이 제공된다.
상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인 지 여부를 판단하는 전류 확인 신호선(108)에 연결될 수 있다.
상기 쓰기 스위치(102) 및 상기 읽기 스위치(107)는 MEMS(Microelectromechanical Systems)/NEMS(Nanoelectromechanical Systems) 스위치일 수 있다.
상기 쓰기 동작에서, 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고, 상기 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며, 상기 커패시 터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2일 때, 상기 기준 전압이 Vref 일 때, 상기 데이터 전압 신호를 판별하는 단계는,
Figure 112008062353438-pat00004
로 표현되는 수식으로부터 V'data 값을 추정해내는 단계를 포함할 수 있다.
본 발명에 따르면, 3차원 적층이 용이하고, 소비전력이 낮으며, 동작속도가 빠른 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 용량을 확장시키기가 용이하고 반도체 소자의 필요가 없으며 간략한 구성으로서 집적화가 용이한 비휘발성 다중 비트 메모리 셀을 얻을 수 있다.
또한, 본 발명에 따르면, 기계 스위치를 이용하여 비휘발성 다중 비트 메모리 셀을 구현함으로써, 쓰기 동작시 주입되는 전하의 양을 정확하게 제어할 수 있고, 누설 전류가 없게 됨에 따라 비휘발성 특성을 갖게 되며 정확한 제어가 가능하여 다중 비트 정보를 저장하기에 유리해진다.
한편, 본 발명에 따르면, 다중 비트 메모리 셀에 있어서, 단위 메모리 셀을 멀티 레벨로 구성하였을 때, FN 터널링(tunneling) 또는 채널 핫 캐리어 효과(Channel Hot Carrier Effect)에 의한 전자 주입 방식을 이용하지 않음으로써, 문턱 전압의 산포 특성이 향상될 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1 실시예에 따른 비휘발성 다중 비트 메모리 셀의 구성
도 1은 본 발명의 제1 실시예에 따른 비휘발성 다중 비트 메모리 셀의 회로 구성을 나타내는 도면이며, 도 2는 도 1의 다중 비트 메모리 셀을 기판 상에 장착 한 일례를 나타내는 도면이다.
도 1 및 도 2에 도시되는 바와 같이, 본 발명의 비휘발성 다중 비트 메모리 셀은, 저장하고자 하는 데이터에 대응되는 전압신호를 출력하는 데이터 신호선(100), 상기 데이터 신호선(100)에 의해 출력되는 데이터 전압신호를 해당 메모리 셀에 쓰고자 하는 경우에 전압 제어 신호를 출력하는 쓰기 신호선(101), 상기 데이터 신호선(100)과 쓰기 신호선(101)에 의해 제어되는 쓰기 스위치(102), 상기 쓰기 스위치(102)로부터 전송된 데이터 정보를 저장하는 커패시터(104), 메모리 셀에 저장된 데이터를 읽고자 하는 경우에 전압 제어 신호를 출력하는 읽기 신호선(106), 상기 읽기 신호선(106)으로부터 인가된 전압신호에 의해 제어되며 상기 커패시터(104)에 저장된 전하량에 의하여 동작전압이 바뀌는 읽기 스위치(107), 상기 읽기 스위치(107)가 도통 상태인지 여부를 판별해 주는 전류 확인 신호선(108)을 포함하여 구성될 수 있다. 한편, 이러한 비휘발성 다중 비트 메모리 셀 도 2에 도시되는 바와 같이, 기판(S) 상에 실장되어 구성될 수 있다.
먼저, 쓰기 스위치(102)는 MEMS(Microelectromechanical Systems) 및 NEMS(Nanoelectromechanical Systems) 기술로 제작된 기계식 스위치이며, 이러한 쓰기 스위치(102)에 있어서는, 데이터 신호선(100), 쓰기 신호선(101)이 각각 소스 전극, 게이트 전극으로서 기능할 수 있다. 한편, 커패시터(104)에 포함되는 두 개의 전극 중 제1 전극에 연결되어 있는 전극(103)이 쓰기 스위치(102)의 드레인 전극으로서 기능할 수 있다.
쓰기 스위치(102)의 동작에 대해 설명하면, 게이트 전극으로서 기능하는 쓰 기 신호선(101)과 소스 전극으로서 기능하는 데이터 신호선(100)의 전압차가 문턱 전압보다 낮을 때에는 전극(103)과 데이터 신호선(100) 간에 기계적인 이격 상태가 유지되어 누설 전류가 전혀 없게 되며, 반대로 쓰기 신호선(101)과 데이터 신호선(100) 간의 전압 차이가 문턱 전압보다 높을 때에는 전극(103)과 데이터 신호선(100)이 기계적으로 접촉되어 전기적인 도통이 일어나게 된다. 데이터 신호선(100)과 전극(103)이 전기적으로 도통되면 커패시터(104)에 데이터 정보가 저장되는 쓰기 동작이 이루어지는데, 상기와 같은 원리에 따라 데이터 신호선(100)과 전극(103)이 이격 또는 접촉됨으로써 해당 메모리 셀에 대한 쓰기 동작 제어가 이루어질 수 있다.
한편, 커패시터(104)는 두 개의 전극과 그 사이에 배치되는 절연 박막(105)으로 구성될 수 있다. 두 개의 전극 중 제1 전극은 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)과 연결되며, 제2 전극은 읽기 신호선(106)과 연결될 수 있다. 쓰기 스위치(102)와 연결되어 있는 제1 전극은 전기적으로 플로팅 상태를 유지하는 것이 바람직하다.
읽기 스위치(107) 또한 MEMS 및 NEMS 기술로 제작된 기계식 스위치로써, 이러한 읽기 스위치(107)에 있어서는, 전류 확인 신호선(108)이 드레인 전극으로서 기능할 수 있다. 또한, 읽기 스위치(107)의 소스 전극은 그라운드에 연결되어 있으며, 커패시터(104)의 제1 전극에 연결되어 있는 전극(103)이 읽기 스위치(107)의 게이트 전극으로서 기능할 수 있다.
읽기 스위치(107)의 동작에 대해 설명하면, 게이트 전극으로서 기능하는 전 극(103)과 그라운드 간의 전압차가 문턱 전압보다 낮을 때에는 읽기 스위치(107)가 개방 상태가 되어 전류 확인 신호선(108)에 누설 전류가 전혀 없게 되며, 반대로 전극(103)과 그라운드 간의 전압 차이가 문턱 전압보다 높을 때에는 읽기 스위치(107)가 전기적으로 도통 상태가 되어 전류 확인 신호선(108)에 전류가 흐르게 된다. 읽기 신호선(106)에 전압이 인가되면 전극(103)은 그라운드에 대해 문턱 전압 이상의 전압차를 갖게 되므로, 읽기 스위치(107)가 도통되어 전류 확인 신호선(108)에 전류가 흐르게 되고, 읽기 동작이 이루어질 수 있는데, 이러한 원리에 따라 해당 메모리 셀에 대한 읽기 동작 제어가 이루어질 수 있다.
한편, 읽기 스위치(107)의 게이트 전극으로서 기능하는 전극(103)은 전기적으로 플로팅 상태를 유지하는 것이 바람직하다.
스위치의 동작 특성
이하에서는, 본 발명의 비휘발성 다중 비트 메모리 셀에 포함되는 기계적 스위치인 쓰기 스위치(102)와 읽기 스위치(107)의 동작 특성에 대해 설명하기로 한다.
도 3a는 일반적인 MEMS/NEMS 기술로 제작되어 정전기력으로 구동되는 3-단자(terminal) 기계 스위치의 게이트 전압에 대한 드레인-소스 사이의 전류 특성을 나타내는 그래프이다.
도 3a에 도시되는 바와 같이, 게이트 전극의 전압이 문턱 전압(VTH) 이하일 때에는 누설 전류(ISW2)가 0이 되며, 문턱 전압(VTH) 이상일 때에는 기계 스위치가 도통되어 전류(ISW2)가 일정한 값을 나타내게 된다.
예를 들어, 도 1과 같이 커패시터(104)와 읽기 스위치(107)가 배치된다고 한다면, 읽기 신호선(106)에 전압을 인가하는 것으로 읽기 스위치(107)의 동작을 제어할 수 있다. 즉, 읽기 신호선(106)에 전압이 인가되면, 게이트 전극으로서 기능하는 전극(103)이 일정 전압을 갖게 되어 읽기 스위치(107)가 도통될 수 있다.
이 때, 플로팅 상태의 전극(103)에 주입되는 전하의 크기를 조절함으로써 읽기 스위치(107)의 동작 전압, 즉, 스위치의 도통에 필요한 최소 전압인 문턱 전압(VTH)을 바꿀 수 있다.
도 3b는 전극(103)에 주입된 전하의 크기에 대한 읽기 스위치(107)의 동작 전압을 나타내는 그래프이다. 도 3b의 그래프에서 x축은 전극(103)에 주입된 전하의 크기를 나타내며, y축은 읽기 스위치(107)의 동작 전압을 나타낸다.
도 3을 참조하면, 전극(103)에 주입되는 전하가 많아질수록 읽기 스위치(107)의 동작 전압은 낮아진다는 것을 알 수 있으며, 전극(103)으로 주입하는 전하량을 n 단계로 나누게 되면, 읽기 스위치(107)의 동작 전압 또한 n 단계로 나뉘어 질 수 있게 되고, 이에 따라 하나의 메모리 셀에 대해 다중 비트 상태를 형성할 수 있게 된다.
즉, 이렇게 플로팅 상태의 전극(103)에 주입되는 전하의 양을 정밀하게 제어함으로써, 읽기 스위치(107)의 동작 전압을 원하는 대로 정확히 결정할 수 있게 되며, 이에 따라, 4가지(2bit), 8가지(3bit), 16가지(4bit), 또는 그 이상의 다중 비 트 상태를 하나의 메모리 셀에 형성할 수 있게 된다.
쓰기 및 읽기 동작의 해석
도 4는 도 1에 도시되는 비휘발성 다중 비트 메모리 셀의 회로도를 간략화한 등가 회로도이다.
이하, 도 4의 회로도를 참조하여 플로팅 상태의 전극(103)에 주입되는 전하량과 읽기 스위치(107)의 동작 전압 간의 관계를 설명하기로 한다.
도 1의 회로도에 있어서, 전극(103)에서 바라보게 되면, 커패시터(104)는 도 4에 도시되는 바와 같은 저장 커패시터(C1)로 생각될 수 있고, 읽기 스위치(107)는 그 스위치의 게이트 전극과 소스 전극 간에 형성되는 기생 커패시터(C2)로 생각될 수 있다. 즉, 전극(103) 입장에서는 저장 커패시터(C1)와 읽기 스위치(107)의 기생 커패시터(C2)가 병렬로 연결된 형태로 생각될 수 있다.
도 4에서는 데이터 신호선(100)으로부터 인가될 수 있으며 임의의 데이터 정보에 해당하는 전압을 Vdata, 쓰기 스위치(102)를 구동하기 위한 쓰기 전압을 Vwrite, 쓰기를 수행하는 단계에서 읽기 신호선(106)에 인가되는 전압을 Vread .W, 읽기를 수행하기 위해 읽기 신호선(106)에 인가되는 전압을 Vread .R, 읽기 스위치(107)의 기준전압(그라운드)을 Vref로 표기하였다.
도 5는 도 4의 비휘발성 다중 비트 메모리 셀의 쓰기와 읽기 상태의 동작을 설명하는 도면이다. 먼저, 도 5a는 쓰기 동작 시, 쓰기 스위치(102)의 도통에 의 해 전극(103)에 전하가 주입되는 것을 설명하는 도면이며, 도 5b는 읽기 동작 시, 쓰기 스위치(102)가 개방된 상태에서 읽기 신호선(106)에 Vread .R의 신호를 인가한 상태를 나타내는 도면이다.
도 5a를 참조하면, 쓰기 단계에서는 읽기 신호선(106)에 Vread .W의 신호가 인가되며, 기준 전압이 Vref일 때, 저장 커패시터(C1)과 읽기 스위치(107)의 기생 커패시터(C2)사이의 접점에는 인위적으로 Vdata의 전압이 인가되게 된다. 이에 따라, 저장 커패시터(C1)에는 Q1, 기생 커패시터(C2)에는 Q2의 전하량이 저장되게 된다. 본 발명에 의하면, Vdata에 해당하는 전압 값을 다양하고 세분화하게 제어할 수 있고, 한번 기록된 Vdata의 전압 값의 지속시간은 충분히 유지되기 때문에, 그 각각의 상태들을 다중 비트 메모리 셀의 상태로 정의하여 사용할 수도 있게 된다.
한편, 도 5b를 참조하면, 읽기 단계에서는 쓰기 스위치(102)가 개방된 상태에서 읽기 신호선(106)에 Vread .R의 신호가 인가된 상황으로 동작하게 된다. 이 때, 저장 커패시터(C1)에는 Q'1, 기생 커패시터(C2)에는 Q'2의 전하량이 저장되게 된다.
여기서, 쓰기 단계와 읽기 단계에서의 전하량 일정의 법칙에 따라 다음과 같은 수학식 1이 성립하게 된다.
C1(Vdata-Vread .W)+C2(Vdata-Vref)=C1(V'data-Vread .W)+C2(V'data-Vref)
한편, 읽기 단계에서 읽기 스위치(107)의 구동부에 인가되는 전압의 크기(V'data-Vref)는 쓰기 단계에서 형성한 Vdata 전압과 읽기 단계에서 인가한 전압 Vread.R의 관계로 나타낼 수 있으며, 그 관계는 다음의 수학식 2과 같다.
Figure 112008062353438-pat00005
수학식 2를 참조하면, 읽기 스위치(107)의 고유의 동작 전압은 고정되어 있기 때문에 읽기 스위치(107)의 구동부에 인가되는 전압의 크기(V'data-Vref)가 읽기 스위치(107)의 고유의 동작 전압보다 크면 읽기 스위치(107)가 구동되어 전류 확인 신호선(108)으로 전류가 흐르게 되고, 반대로 고유의 동작 전압보다 작으면 전류 확인 신호선(108)에 전류가 흐르지 아니한다. 따라서, Vread .R를 바꿔가며 전류 확인 신호선(108)에 전류가 흐르는지 여부를 판단하면, 읽기 스위치(107)가 구동되는지 여부를 확인할 수 있고, 이처럼 읽기 스위치(107)가 구동되고 있는지 여부를 관측하게 되면, 읽기 스위치(107)가 구동될 때 인가된 Vread .R의 값과 상기 수학식 1을 통해, 쓰기 단계에서 인가했던 Vdata의 크기의 범위를 역으로 추측해낼 수 있다. 따라서 쓰기 단계에서 기록했던 Vdata의 값이 어떠한 임의의 값이더라도, Vread . R 의 전압 값을 인가해보면서 읽기 스위치(107)의 구동 여부를 판단하고, 읽기 스위치(107)가 구동될 때의 Vread .R의 값을 측정함으로써, 상기 Vdata 값을 추정할 수 있게 되며, 이러한 방식에 따라, 해당 메모리 셀에 기록된 데이터를 읽어들일 수 있게 된다.
제2 실시예에 따른 비휘발성 다중 비트 메모리 셀의 구성
도 6은 본 발명의 제2 실시예에 따른 비휘발성 다중 비트 메모리 셀의 회로 구성을 나타내는 도면이다.
도 6에 도시되는 바와 같이, 본 발명의 제2 실시예에 따른 비휘발성 다중 비트 메모리 셀에 있어서는, 두 개의 전극을 포함하는 커패시터(104) 중 제2 전극이 그라운드에 연결되어 있고, 읽기 신호선(106)이 읽기 스위치(107)의 소스 전극으로서 기능하는 것을 특징으로 하며, 이 밖의 다른 구성은 도 1에 도시되는 제1 실시예에서와 동일하다.
제2 실시예에 따른 비휘발성 다중 비트 메모리 셀의 쓰기 동작은 제1 실시예에서와 같으므로 여기서는 그 설명을 생략하기로 한다. 다만, 읽기 동작에 있어서는, 읽기 스위치(107)의 구동부에 인가되는 전압의 크기가 다음과 같은 수학식 3으로 표현될 수 있다.
Figure 112008062353438-pat00006
여기서도, 전류 확인 신호선(108)에 전류가 흐르는지 여부를 판단함으로써, 읽기 스위치(107)가 구동되는지 여부를 확인할 수 있고, 읽기 스위치(107)가 구동 될 때 인가된 Vread .R의 값, 상기 수학식 3 및 쓰기 동작과 읽기 동작에서의 전하량 일정의 법칙을 이용하여 Vdata의 크기의 범위를 역으로 추측해낼 수 있다.
메모리 셀의 배열
도 7은 본 발명의 일 실시예에 따른 비휘발성 다중 비트 메모리 셀의 배열 실시예를 나타내는 도면이다.
도 7에 도시되는 바와 같이 본 발명의 비휘발성 다중 비트 메모리 셀은 격자 형태로 배열할 수 있으며, 5 개의 신호선, 즉, 쓰기 신호선(Write), 읽기 신호선(Read), 데이터 신호선(Data), 전류 확인 신호선(Current), 기준 전압 인가선(Ref; 그라운드)만으로 하나의 메모리 셀을 구성할 수 있기 때문에, 더욱 간소화된 메모리 셀의 배열이 가능해진다.
메모리 셀 및 메모리 셀 배열의 회로 구조
도 8a 및 도 8b는 각각 제1 실시예 및 제2 실시예에 따른 다중 비트 메모리 셀에 있어서, 그 배선 수를 더욱 간략화시킨 회로 구성을 나타낸다.
도 8a에 도시되는 다중 비트 메모리 셀은 도 1의 다중 비트 메모리 셀의 회로 구성에서, 데이터 신호선(100)과 전류 확인 신호선(108)이 하나의 배선으로 공유되도록 한 구성이며, 도 8b에 도시되는 다중 비트 메모리 셀은 도 6의 다중 비트 메모리 셀의 회로 구성에서, 데이터 신호선(100)과 읽기 신호선(106)이 하나의 배선으로 공유되도록 하고, 쓰기 신호선(101)과 전류 확인 신호선(108) 또한 하나의 배선으로 공유되도록 하는 구성이다. 이에 따르면, 본 발명의 비휘발성 다중 비트 메모리 셀을 제어하기 위한 배선 수가 더욱 간소화될 수 있으며, 소정 영역의 기판 상에 고용량의 메모리를 실현할 수 있게 된다.
도 9a는 도8a의 비휘발성 다중 비트 메모리 셀을 이용하여 배열을 구성한 일례를 도시하며, 도 9b는 도 9a의 배열에서 다중 데이터 전압에 대한 쓰기 동작을 수행하기 위해 신호를 인가하는 일례를 도시한다.
도 9a와 같은 배열에서 선택적으로 쓰기 동작을 수행하기 위해서는, 데이터 신호선(100)에 인가되는 데이터 전압 Vdata과 쓰기 신호선(101)에 인가되는 전압 Vwrite이 서로 반대부호를 가지고, |Vwrite|의 크기는 쓰기 스위치(102)의 동작 전압보다 크도록 하는 것이 바람직하다. 또한, 메모리 셀의 저장 커패시터(104, C1)에는 |Vdata-Vwrite|의 전압이 저장되게 되므로, 읽기 스위치(107)의 동작 전압은 |Vdata-Vwrite|보다 작도록 하는 것이 바람직하다.
한편, 도 9c는 도 9a의 배열에서 다중 데이터 전압에 대한 읽기 동작을 수행하기 위해 신호를 인가하는 일례를 도시한다. 읽기 신호선(106)에 순차적으로 인가되는 전압과 메모리 셀에 이미 저장되어 있던 전압, 즉, 저장 커패시터(104, C1)에 저장되어 있던 전압의 합이 읽기 스위치(107)의 동작 전압보다 높아지면 읽기 스위치(107)가 구동되며 전류가 흐르게 된다. 이렇게 전류가 흐를 때, 전술한 바와 같이, 읽기 신호선(106)에 인가된 전압 값을 이용하여 메모리 셀에 저장되어 있던 데이터 전압의 크기를 판별하여 읽기 동작을 수행할 수 있다.
도 10a는 도8b의 비휘발성 다중 비트 메모리 셀을 이용하여 배열을 구성한 일례를 도시하며, 도 10b는 도 10a의 배열에서 다중 데이터 전압에 대한 쓰기 동작을 수행하기 위해 신호를 인가하는 일례를 도시한다.
도 10a와 같은 배열에서는, 쓰기 신호선(101)에 인가되는 전압 Vwrite에 의해 선택 스위치(102)가 구동되며, 데이터 신호선(100)에 인가되었던 데이터 전압이 해당 메모리 셀의 저장 커패시터(104, C1)에 저장됨으로써, 쓰기 동작이 수행된다.
도 10c는 도 10a와 같은 배열에서 다중 데이터 전압에 대한 읽기 동작을 수행하기 위해 신호를 인가하는 일례를 도시한다. 읽기 신호선(106)에 인가하는 전압은 쓰기 단계에서 인가했던 전압과 반대 부호를 가지는 것이 바람직하다. 쓰기 단계에서 인가했던 전압과 동일한 부호의 전압을 인가하게 되면 메모리 셀의 커패시터(104, C1)에 저장되었던 전하량에 따라 읽기 스위치(107)가 구동하게 되는 읽기전압이 각기 다르게 되기 때문이다. 읽기 스위치(107)가 구동되면 읽기 스위치(107)를 통해 전송된 전하가 워드 라인에 연결된 센스 엠프의 MOSFET(M)을 켜지게 한다. 이 때, MOSFET(M)에 전류가 흐르는 것을 관측하면, 읽기 스위치(107)가 구동된 시점을 알 수 있게 되고, 이 경우, 전술한 바와 같이, 읽기 신호선(106)에 인가했던 전압 값을 통해 메모리 셀에 기 저장되었던 전하의 상태를 구분함으로써 읽기 동작을 수행할 수 있다.
한편, 도 10d는 도 10c와 같이 하나의 워드 라인에서 읽기를 수행한 후 다음 워드라인에서 읽기를 수행하기 전에 센스 엠프를 초기화시켜주는 리셋 SW(Reset SW)를 더 포함하는 메모리 셀의 배열을 나타내는 도면이다.
본 발명의 비휘발성 메모리 셀에 의하면, 데이터 신호선(100)과 쓰기 신호선(101)에 전압의 차이를 발생시켜 쓰기 스위치(102)를 구동시킴으로써 데이터 신호선(100)의 전압이 쓰기 스위치(102)를 통해 저장 커패시터(104)에 접속되어 있는 플로팅 상태의 전극(103)에 전송되도록 하여 쓰기 동작을 수행할 수 있다. 또한, 읽기 신호선(106)에 전압을 순차적으로 바꿔가며 읽기 스위치(107)가 도통되도록 하고, 이에 따라, 전류 확인 신호선(108)에 전류가 흐를 때 읽기 신호선(106)에 인가된 전압 값을 토대로 메모리 셀에 기 저장되었던 데이터를 판별하는 방식으로 읽기 동작을 수행할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 다중 비트 메모리 셀의 회로 구성을 나타내는 도면이다.
도 2는 도 1의 다중 비트 메모리 셀을 기판 상에 장착한 일례를 나타내는 도면이다.
도 3a는 일반적인 MEMS/NEMS 기술로 제작되어 정전기력으로 구동되는 3-단자(terminal) 기계 스위치의 게이트 전압에 대한 드레인-소스 사이의 전류 특성을 나타내는 그래프이다.
도 3b는 도 1의 메모리 셀에서 전극에 주입된 전하의 크기에 대한 읽기 스위치의 동작 전압을 나타내는 그래프이다.
도 4는 도 1에 도시되는 비휘발성 다중 비트 메모리 셀의 회로도를 간략화한 등가 회로도이다.
도 5는 도 4의 비휘발성 다중 비트 메모리 셀의 쓰기와 읽기 상태의 동작을 설명하는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 비휘발성 다중 비트 메모리 셀의 회로 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 다중 비트 메모리 셀의 배열 실시예를 나타내는 도면이다.
도 8a 및 도 8b는 각각 도 1 및 도 6의 다중 비트 메모리 셀에 있어서, 그 배선 수를 더욱 간략화시킨 회로 구성을 나타낸다.
도 9a는 도8a의 비휘발성 다중 비트 메모리 셀을 이용하여 배열을 구성한 일례를 나타내는 도면이다.
도 9b는 도 9a의 배열에서 다중 데이터 전압에 대한 쓰기 동작을 수행하기 위해 신호를 인가하는 일례를 나타내는 도면이다.
도 9c는 도 9a의 배열에서 다중 데이터 전압에 대한 읽기 동작을 수행하기 위해 신호를 인가하는 일례를 나타내는 도면이다.
도 10a는 도8b의 비휘발성 다중 비트 메모리 셀을 이용하여 배열을 구성한 일례를 나타내는 도면이다.
도 10b는 도 10a의 배열에서 다중 데이터 전압에 대한 쓰기 동작을 수행하기 위해 신호를 인가하는 일례를 나타내는 도면이다.
도 10c는 도 10a의 배열에서 다중 데이터 전압에 대한 읽기 동작을 수행하기 위해 신호를 인가하는 일례를 나타내는 도면이다.
도 10d는 도 10c의 배열에 리셋 SW(Reset SW)를 추가한 구성을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 데이터 신호선
101: 쓰기 신호선
102: 쓰기 스위치
103: 전극
104: 커패시터
105: 절연 박막
106: 읽기 신호선
107: 읽기 스위치
108: 전류 학인 신호선

Claims (14)

  1. 비휘발성 다중 비트 메모리 셀로서,
    저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 인가하는 데이터 신호선(100);
    상기 데이터 전압 신호를 상기 메모리 셀에 쓰는 경우 쓰기 전압을 인가하는 쓰기 신호선(101)을 게이트 입력으로 하고, 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102);
    일단이 상기 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)에 연결되고, 타단은 상기 메모리 셀에 저장된 데이터 전압신호를 읽고자 하는 경우 읽기 전압을 인가하는 읽기 신호선(106)에 연결되는 커패시터(104); 및
    상기 전극(103)을 게이트 입력으로 하고, 기준 전압에 연결되는 소스 전극을 갖는 읽기 스위치(107)를 포함하고,
    상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인지 여부를 판단하는 전류 확인 신호선(108)에 연결되고,
    상기 쓰기 스위치(102)의 소스 전극과 드레인 전극은 물리적으로 이격되고,
    상기 쓰기 스위치(102)의 소스 전극과 게이트 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 쓰기 스위치(102)의 소스 전극이 드레인 전극과 물리적으로 접촉되어 전기적으로 도통되는, 비휘발성 다중 비트 메모리 셀.
  2. 비휘발성 다중 비트 메모리 셀로서,
    저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 인가하는 데이터 신호선(100);
    상기 데이터 전압 신호를 상기 메모리 셀에 쓰는 경우 쓰기 전압을 인가하는 쓰기 신호선(101)을 게이트 입력으로 하고, 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102);
    일단이 상기 쓰기 스위치(102)의 드레인 전극으로서 기능하는 전극(103)에 연결되고, 타단은 기준 전압에 연결되는 커패시터(104); 및
    상기 전극(103)을 게이트 입력으로 하고, 상기 메모리 셀에 저장된 데이터 전압신호를 읽고자 하는 경우 읽기 전압을 인가하는 읽기 신호선(106)을 소스 전극으로 하는 읽기 스위치(107)를 포함하고,
    상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인지 여부를 판단하는 전류 확인 신호선(108)에 연결되고,
    상기 쓰기 스위치(102)의 소스 전극과 드레인 전극은 물리적으로 이격되고,
    상기 쓰기 스위치(102)의 소스 전극과 게이트 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 쓰기 스위치(102)의 소스 전극이 드레인 전극과 물리적으로 접촉되어 전기적으로 도통되는, 비휘발성 다중 비트 메모리 셀.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 쓰기 스위치(102) 및 상기 읽기 스위치(107)는 MEMS(Microelectromechanical Systems)/NEMS(Nanoelectromechanical Systems) 스위치인, 다중 비트 메모리 셀.
  5. 제1항에 있어서,
    상기 데이터 신호선(100)과 상기 읽기 스위치(107)의 드레인 전극이 하나의 배선으로 이루어지고, 상기 쓰기 신호선(101)과 상기 읽기 신호선(106)이 또 다른 하나의 배선으로 이루어지는, 다중 비트 메모리 셀.
  6. 제2항에 있어서,
    상기 데이터 신호선(100)과 상기 읽기 신호선(106)이 하나의 배선으로 이루어지고, 상기 쓰기 신호선(101)과 상기 읽기 스위치(107)의 드레인 전극이 또 다른 하나의 배선으로 이루어지는, 다중 비트 메모리 셀.
  7. 제1항에 있어서,
    쓰기 동작에서, 쓰고자 하는 데이터에 대응되며 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고,
    읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며,
    상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2이고,
    상기 기준 전압이 Vref 일 때,
    Figure 112008062353438-pat00007
    의 관계가 성립하는, 다중 비트 메모리 셀.
  8. 제2항에 있어서,
    쓰기 동작에서, 쓰고자 하는 데이터에 대응되며 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고,
    읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며,
    상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 상기 읽기 신호선(106)에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2일 때,
    Figure 112008062353438-pat00008
    의 관계가 성립하는, 다중 비트 메모리 셀.
  9. 쓰기 단계 및 읽기 단계를 포함하는 비휘발성 다중 비트 메모리 셀의 구동 방법으로서,
    상기 쓰기 단계는,
    저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 데이터 신호선(100)에 인가하는 단계; 및
    쓰기 신호선(101)에 쓰기 전압을 인가하여, 상기 쓰기 신호선(101)을 게이트 입력으로 하고 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102)를 구동시키고, 상기 데이터 전압 신호가 상기 쓰기 스위치(102)를 통해 저장 커패시터(104)의 일단에 연결된 전극(103)에 전송되도록 하는 단계
    를 포함하고,
    상기 읽기 단계는,
    상기 커패시터(104)의 타단에 연결된 읽기 신호선(106)에 전압을 변경시키면서 인가하여, 상기 읽기 전극(103)을 게이트 입력으로 하는 읽기 스위치(107)를 구동시키는 단계; 및
    상기 읽기 스위치(107)의 드레인 전극에 전류가 흐를 때, 상기 읽기 신호선(106)에 인가된 전압 값을 기초로 하여 상기 쓰기 단계에서 상기 전극(103)에 전송되었던 데이터 전압 신호를 판별하는 단계를 포함하고,
    상기 쓰기 스위치(102)의 소스 전극과 드레인 전극은 물리적으로 이격되고,
    상기 쓰기 스위치(102)의 소스 전극과 게이트 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 쓰기 스위치(102)의 소스 전극이 드레인 전극과 물리적으로 접촉되어 전기적으로 도통되고,
    상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인지 여부를 판단하는 전류 확인 신호선(108)에 연결되고,
    상기 읽기 스위치(107)의 게이트 전극과 소스 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 읽기 스위치(107)의 소스 전극과 드레인 전극이 전기적으로 도통되어 상기 읽기 스위치(107)의 드레인 전극으로 전류가 흐르는, 비휘발성 다중 비트 메모리 셀의 구동 방법.
  10. 쓰기 단계 및 읽기 단계를 포함하는 비휘발성 다중 비트 메모리 셀의 구동 방법으로서,
    상기 쓰기 단계는,
    저장하고자 하는 데이터에 대응되는 데이터 전압 신호를 데이터 신호선(100)에 인가하는 단계; 및
    쓰기 신호선(101)에 쓰기 전압을 인가하여, 상기 쓰기 신호선(101)을 게이트 입력으로 하고 상기 데이터 신호선(100)을 소스 전극으로 하는 쓰기 스위치(102)를 구동시키고, 상기 데이터 전압 신호가 상기 쓰기 스위치(102)를 통해 저장 커패시터(104)의 일단에 연결된 전극(103)에 전송되도록 하는 단계를 포함하고,
    상기 읽기 단계는,
    상기 전극(103)을 게이트 입력으로 하는 읽기 스위치(107)의 소스 전극에 연결된 읽기 신호선(106)에 전압을 변경시키면서 인가하여, 상기 읽기 스위치(107)를 구동시키는 단계; 및
    상기 읽기 스위치(107)의 드레인 전극에 전류가 흐를 때, 상기 읽기 신호선(106)에 인가된 전압 값을 기초로 하여 상기 쓰기 단계에서 상기 전극(103)에 전송되었던 데이터 전압 신호를 판별하는 단계
    를 포함하고,
    상기 쓰기 스위치(102)의 소스 전극과 드레인 전극은 물리적으로 이격되고,
    상기 쓰기 스위치(102)의 소스 전극과 게이트 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 쓰기 스위치(102)의 소스 전극이 드레인 전극과 물리적으로 접촉되어 전기적으로 도통되고,
    상기 읽기 스위치(107)의 드레인 전극은 전류의 흐름에 따라 상기 읽기 스위치(107)가 도통 상태인지 여부를 판단하는 전류 확인 신호선(108)에 연결되고,
    상기 읽기 스위치(107)의 게이트 전극과 소스 전극 간의 전압 차가 문턱 전압보다 클 경우, 상기 읽기 스위치(107)의 소스 전극과 드레인 전극이 전기적으로 도통되어 상기 읽기 스위치(107)의 드레인 전극으로 전류가 흐르는, 비휘발성 다중 비트 메모리 셀의 구동 방법.
  11. 삭제
  12. 제9항 또는 제10항에 있어서,
    상기 쓰기 스위치(102) 및 상기 읽기 스위치(107)는 MEMS(Microelectromechanical Systems)/NEMS(Nanoelectromechanical Systems) 스위치인, 비휘발성 다중 비트 메모리 셀의 구동 방법.
  13. 제9항에 있어서,
    상기 쓰기 동작에서, 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고,
    상기 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며,
    상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2이고,
    상기 기준 전압이 Vref 일 때,
    상기 데이터 전압 신호를 판별하는 단계는,
    Figure 112008062353438-pat00009
    로 표현되는 수식으로부터 V'data 값을 추정해내는 단계를 포함하는, 비휘발성 다중 비트 메모리 셀의 구동 방법.
  14. 제10항에 있어서,
    상기 쓰기 동작에서, 상기 전극(103)에 인가되는 전압이 Vdata, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .W 이고,
    상기 읽기 동작에서, 상기 전극(103)의 전압이 V'data, 상기 읽기 신호선(106)에 인가되는 전압이 Vread .R 이며,
    상기 커패시터(104)의 커패시턴스가 C1, 상기 전극(103)을 기준으로 읽기 스위치(107)를 바라보았을 때 전극(103)과 기준 전압에 연결된 것으로 볼 수 있는 기생 커패시터의 커패시턴스가 C2일 때,
    상기 기준 전압이 Vref 일 때,
    상기 데이터 전압 신호를 판별하는 단계는,
    Figure 112008062353438-pat00010
    로 표현되는 수식으로부터 V'data 값을 추정해내는 단계를 포함하는, 비휘발성 다중 비트 메모리 셀의 구동 방법.
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