TWI495408B - 特意脫接互連體結構 - Google Patents

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TWI495408B
TWI495408B TW100112006A TW100112006A TWI495408B TW I495408 B TWI495408 B TW I495408B TW 100112006 A TW100112006 A TW 100112006A TW 100112006 A TW100112006 A TW 100112006A TW I495408 B TWI495408 B TW I495408B
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Sridhar Balakrishnan
Satish Radhakrishnan
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Description

特意脫接互連體結構
本發明是有關特意脫接互連體結構。
 發明背景
微電子裝置大體上藉由在微電子裝置接合墊上被形成之互連體而被連接到外部裝置，例如，印刷電路板。為了將微電子裝置裝設至外部裝置，微電子裝置被置放以對齊於在外部裝置上對應的接合墊並且被附接至該處。當微電子裝置以銲料被附接至外部裝置時，銲料藉由加熱、應力及/或音波能量之任一者再流回，以確保微電子裝置互連至外部裝置接合墊。
 發明概要
本發明是有關一種互連體，其包含：一互連體延伸部，其具有一第一部份以及一第二部份；該互連體延伸部第一部份黏附於一黏著層，而傳導黏著層黏附於一介電層；以及該互連體延伸部第二部份鄰接該介電層，而該互連體延伸部第二部份適用於藉由應力自該介電層脫接。
圖式簡單說明
本發明揭示之主題特別指出並且確實地主張說明最後部份中之申請專利範圍的權益。本發明揭示之上述以及其他特點將配合相關附圖，而自下面的說明以及附加之申請專利範圍而成為更明顯。應了解，附圖僅展示依據本發明揭示之許多實施例，並且因此，將不作為範疇之限定。揭示將藉由使用附圖而特別明確以及詳細地被說明，以至於本發明揭示之優點可更容易地被確定，於圖形中：第1圖展示一微電子裝置附接表面之平面圖；第2圖展示第1圖微電子裝置之沿著線2的互連體之側部截面圖；第3-14圖展示形成互連體之處理程序的一實施例之側部截面圖；第15圖是展示附接至外部裝置之微電子裝置互連體的側部截面圖；第16圖是展示互連體之一實施例之斜面圖；第17圖是展示互連體之另一實施例之斜面圖；第18圖展示具有本發明揭示互連體之微電子裝置附接表面的平面圖；第19-25圖展示形成互連體之處理程序的另一實施例之側部截面圖；第26-29圖展示形成互連體之處理程序的再另一實施例之側部截面圖；第30-38圖展示形成互連體之處理程序的再另一實施例之側部截面圖；以及第39圖是形成互連體之處理程序的實施例之流程圖。
 較佳實施例之詳細說明
下面的詳細說明將參考附圖進行，該等附圖是展示可實施所聲明主題的特定實施例。這些實施例將充分詳細地被說明，以使熟習本技術者能夠明白以實施其論點。應了解，各種實施例雖然不同，但其不必定是相互無關。例如，此處說明之有關一實施例的特定特點、結構或特性，可在其他實施例之內被實作而不脫離所聲明主題之精神與範疇。此外，應了解，在各揭示的實施例內之分別元件的位置或配置，亦可被修改而不脫離所聲明主題之精神與範疇。因此，下面的詳細說明，並非限定之意義，並且主題範疇亦僅為所附加申請專利範圍所界定，適當地被解讀以及等效於所附加申請專利範圍的全部範圍是許可的。於圖形中，相同號碼全文圖式中指示相同或相似元件或功能性，而且其中展示的元件不必定得彼此依尺度繪製，當然分別的元件可被放大或被縮小，以便更容易地了解本發明之說明文中的元件。
本發明實施例主題係關於微電子裝置之製造。在至少一實施例中，本發明主題係關於形成一互連體，其中該互連體之一部份大體上在附接至一外部裝置後之冷卻期間可呈現預定的應力而自微電子裝置脫接。該互連體脫接部份允許互連體收縮並且吸收應力。
第1圖是微電子裝置100(例如，微處理機、記憶體裝置、特定應用積體電路或其類似者)之附接表面102的平面圖。參看第1以及2圖，複數個互連體104(被展示如銲料球粒)可實體地並且電氣地連接到靠近微電子裝置附接表面102之接合墊112(參看第2圖)。接合墊112可實體地並且電氣地連接到傳導軌線(如以虛線114之展示)，其在微電子裝置100之積體電路內經排定路線傳信及/或提供電力。
當微電子裝置100被附接至一外部裝置(未被展示出)，例如，印刷電路板時，則在微電子裝置100以及外部裝置之間的熱膨脹不匹配可能導致高剪應力，尤其是靠近微電子裝置100之周邊106。高剪應力可導致突點剪切(例如，互連體104可自行從接合墊112或外部裝置(未被展示出)斷離)，並且如熟習本技術者所了解的，其可導致在微電子裝置100內之夾層介電質斷裂(未被展示出)。大體上，最大剪應力位準是靠近微電子裝置周邊106並且可自離開微電子裝置周邊106而朝向微電子裝置100之中心110快速減緩。於一實施例中，剪切應力位準是充分地低而不足以在虛線108並且朝向微電子裝置100之中心110引發突起部份剪切或夾層介電質斷裂之損壞危險。
本發明說明主題之一實施例展示在第3-14圖中。第3圖展示在其上包含具有傳導軌線204之第一介電層202的微電子裝置200。外部介電層206可被形成在第一電氣層202以及傳導軌線204之上，其中第一開孔208延伸經過外部介電層206以曝露一部份傳導軌線204。第一介電層202及/或外部介電層206可以是矽氧化物、矽氮化物或低-K介電材料(亦即，具有較低於矽氧化物之介電質常數“K”的介電材料)，包含但是不受限定於碳摻雜二氧化矽以及氟摻雜二氧化矽。如熟習本技術者將明白，第一介電層202、傳導軌線204以及外部介電層206可藉由任何習知技術被形成。
第4圖展示傳導黏著層212，例如，鈦元素以及其合金，其被形成在外部介電質206之上並且進入第一開孔208內。傳導黏著層212可藉由任何習知的沈積技術被形成，例如包含，但是不受限定於，化學氣相沉積、原子層沉積、物理氣相沉積以及其類似者。
第5圖展示被成型在傳導黏著層212上之第一遮罩214。第一遮罩214中之第二開孔216曝露靠近第一開孔208的傳導黏著層212部份(參看第4圖)。第一遮罩214可以任何習知技術的方式被成型，包含，但是不受限定於，習知使用光阻材料的晶圓製版技術。如於第6圖之展示，經由第二開孔216曝露的一部份傳導黏著層212可被移除，如藉由濕式或乾式蝕刻技術。第一遮罩214則可藉由任何習知的技術被移除，例如，藉由化學剝離或灰化(氧及/或氟)技術，如於第7圖之展示。
如於第8圖之展示，籽層218可被沈積在外部介電層206之曝露部份以及其餘傳導黏著層212之上。籽層218可以是金屬，包含，但是不受限定於，銅、銀、鋁、金以及其合金。籽層218可藉由任何習知沈積技術被形成，包含但是不受限定於，化學氣相沈積、原子層沈積、物理氣相沈積以及其類似者。
第二遮罩222可被成型在籽層218上，如於第9圖之展示，而具有暴露一部份籽層218之第三開孔224。第二遮罩222可以任何習知技術的方式被成型，其包含但是不受限定於習知之使用光阻材料的晶圓製版技術。第三開孔224可依後續被形成之互連體所需樣型被成形，如隨後的討論。
第9圖之組件接著可被鍍覆傳導材料，如於第10圖之展示，因而在第三開孔224內形成鍍覆區域226。鍍覆可藉由任何習知技術之方法被達成，包含但是不受限定於，無電鍍覆以及電鍍。傳導材料可以是金屬，包含但是不受限定於銅、銀、鋁、金以及其合金。鄰接鍍覆區域226之籽層218可被納入其中。
第二遮罩222可藉由任何習知的技術被移除，例如，利用化學剝離或灰化(氧及/或氟)，並且，如於第11圖之展示，第三遮罩228可被成型在鍍覆區域226以及具有暴露一部份鍍覆區域226之第四開孔232的籽層218上。第四開孔232可在遠離第一開孔208一距離之位置的鍍覆區域226上被形成(參看第3圖)。第三遮罩228可以任何習知技術的方式被成型，包含但是不受限定於，習知利用光阻材料之晶圓製版技術。
接著第11圖之組件可被鍍覆傳導材料，如於第12圖之展示，因而形成在第三開孔232之內的接點突出部234。鍍覆可藉由任何習知技術之方法被達成，包含但是不受限定於，無電鍍覆以及電鍍。傳導材料可以是金屬，包含但是不受限定於，銅、銀、鋁、金以及其合金。
第三遮罩228可藉由任何習知技術被移除，例如，藉由化學剝離或灰化(氧及/或氟)，如於第13圖之展示。不被鍍覆區域226保護之籽層218以及傳導黏著層212部份接著被移除，例如，藉由習知技術之濕式或乾式蝕刻技術，以曝露外部介電層206以及形成互連體240之一部份，如於第14圖之展示，其包含一互連體延伸部236以及接點突出部234，而具有黏附於傳導黏著層212之互連體延伸部236的第一部份236a以及相鄰於外部介電層206之第二部份236b。於一實施例中，互連體延伸部236可以是在大致地相對於互連體延伸部第一部份236a之位置中。
如於第15圖之展示，微電子裝置200可藉由銲料244使互連體延伸部236黏附至外部裝置242上之接合墊246而被附接至外部裝置242。如熟習本技術者將了解，銲料之附接，需要將銲料244加熱至再流回溫度。但是，當它們自銲料244再流回溫度冷卻下來時，顯著的熱不匹配應力可能在微電子裝置200以及外部裝置242之間發生。在這熱不匹配週期之期間，如果給予足夠之應力，不受傳導黏著層212保護之互連體延伸部236部份是可自外部介電質206脫接，如所展示。換言之，在互連體延伸部236以及外部介電層206之間的黏附是充分微弱，以至於互連體延伸部236自外部介電層206脫接將產生彈簧般互脫接連體250，而其互連體延伸部第一部份236a固定至具有傳導黏著層212之微電子裝置200。
這脫接互連體250大致地減低或消除在微電子裝置200上之應力，因而大致地減低或消除突起部之剪切損害、低K夾層介電質損害、或對微電子裝置200之任何其他應力相關的損害。因此，因介電層遍佈於微電子裝置200，此一實施例之利用，將允許使用相對易碎之極低K夾層介電質(小於2.5之介電質常數值)，例如，多孔二氧化矽以及多孔碳摻雜二氧化矽。
於一實施例中，供用於外部介電層206以及互連體延伸部236之材料被選擇，因而互連體延伸部236在微電子裝置200被附接至外部裝置242之前是不會自外部介電層206脫接。於一特定實施例中，外部介電層206可以是光敏介電材料，例如，WPR(TM) ，其由美國，加利福尼亞州，森尼韋爾市之捷時雅邁科(JSR Micro)公司所提供；或苯並環丁烯(benzocyclobutene)，例如，，其由美國，密歇根州，米德蘭市之道瓊斯公司所提供，並且互連體延伸部236可以是銅以及其合金。
更進一步地，如先前關於第1圖之討論，脫接大體上可被局限於靠近微電子裝置周邊，並且不進一步地傳入微電子裝置中心，因為在微電子裝置之晶片角落以及邊緣的應力將遠離邊緣而快速減低。因此，對於內部互連體，可能不需要製作本發明揭示之脫接互連體實作例(例如，在第1圖虛線108內之互連體)。因此，內部互連體可被使用以攜帶較大的電流，因而如熟習本技術者所了解，將減輕藉由本發明揭示之互連體之可能最大電流問題。
目前揭示之實施例，在微電子裝置200附接至外部裝置242之前的處理作業上，可具有重要的優點。於一實施例中，在互連體延伸部236以及外部介電層206間之附著性是足以使它們在各種生產步驟(例如，探測、晶圓薄化、切片、以及黏膠剝離)期間不至於脫接，因為來自此些生產步驟之應力可以是，至少6倍地較低於在將微電子裝置200附接至外部裝置242後之冷卻期間的應力，如表1之展示。
因此，於本發明揭示之一實施例中，互連體可特意地使互連體延伸部236對於外部介電層206之脫接具有大於約20MPa之剪切應力。此外，因為互連體延伸部236不在附接至外部裝置242之前脫接，故微電子裝置200不需要特別之處理。
本揭示之實施例同時也可具有關於封裝(亦即，微電子裝置附接至外部裝置)之重要優點。雖然黏著材料可被使用在微電子裝置之角落或邊緣以在附接時相對於外部裝置而固定其之位置，其可能不需要用於減低應力目的之底部填充劑，因脫接的互連體可在無底部填充劑時減低50%以上之應力。更進一步地，如熟習本技術者所應了解，本揭示之實施例可便利晶片直接附接(DCA)。
可了解，互連體延伸部236對於外部介電層206的平面關係，可具有多種形狀，包含非線性形狀。如於第16圖之展示，互連體延伸部236可具有彎曲或拱形之形狀以形成拱形互連體260。這彎曲的形狀允許互連體延伸部236之收縮動作有較大之自由度。換言之，當互連體延伸部236是非線性時，其是更能夠對於X、Y、及/或Z軸旋轉，如第16圖中所展示之Xr、Yr、以及Zr之旋轉動作。如熟習本技術者所應明白，具有較大的移動自由度將允許互連體延伸部236反應於在互連體延伸部236脫接之後的剪切應力而更容易彎曲。當然，可了解互連體延伸部236形狀可不需要被彎曲以達成相似之移動自由度，因多種形狀可被使用。例如，互連體延伸部236可具有角度以形成一有角之互連體270，如於第17圖之展示。
雖然如先前之討論，本發明揭示之互連體僅需要被分佈而靠近微電子裝置100之周邊106，當然，應了解，如於第18圖之展示，微電子裝置100之整個附接表面102可被佈滿本發明揭示之互連體240。
於另一實施例中，如於第19-25圖之展示，接點突出部可自銲料材料被形成。從第10圖開始，第二遮罩222可被移除，如於第19圖之展示。如於第20圖之展示，籽層218可被移除，例如，藉由習知之濕式或乾式蝕刻技術，以曝露外部介電層206之部份且其形成互連體延伸部236。如於第21圖之展示，銲料留存層272，例如，矽氮化物層，可被沈積在互連體延伸部236以及外部介電層206之上。銲料留存層272可藉由任何習知的技術被沈積，包含，但是不受限定於，化學氣相沈積、原子層沈積、物理氣相沈積以及其類似者。
如於第22圖之展示，第三遮罩228可被成型在銲料留存層272上，使第四開孔232穿透以曝露在互連體延伸部236上之一部份的銲料留存層272。第四開孔232可被形成在遠離由黏著層212所黏附的互連體延伸部236部份之位置。第三遮罩228可以任何習知技術之方式被成型，包含，但是不受限定於，具有光阻材料之習知的晶圓製版技術。
在第四開孔232內之銲料留存層272的曝露部份接著可被移除，例如，藉由濕式或乾式蝕刻，以曝露互連體延伸部236之一部份，如於第23圖之展示。如於第24圖之展示，銲料糊漿材料274可利用任何習知技術的方法，被配置在第四開孔232之內(參看第23圖)。銲料糊漿材料274可以是任何適當的材料，包含，但是不受限定於，鉛/錫合金，例如，63%錫/37%鉛之銲料、或無鉛銲料，純錫或高錫含量合金(例如，90%或更多的錫)，例如，錫/鉍、共熔合金錫/銀、三元錫/銀/銅、共熔合金錫/銅以及相似之合金。
如於第25圖之展示，第三遮罩228可藉由任何習知的技術被移除，例如，利用化學剝離或灰化(氟或氧之電漿)，並且銲料糊漿274再流回以形成接點突出部276，因而形成互連體280。如熟習本技術者所應了解的，當銲料糊漿274再流回時，銲料留存層272防止銲料糊漿274(參看第圖形24)延伸超越互連體延伸部236之曝露部份。
於本發明另一實施例中，如於第26-29圖之展示，釋出材料層可被配置在外部介電質以及互連體之間。在第7圖開始，一釋出材料層282可被沈積在外部介電層206之曝露部份以及其餘傳導黏著層212之上，如於第26圖之展示。釋出材料層遮罩284可被成型在釋出材料層282上，如於第27圖之展示。釋出材料層遮罩284可以任何習知技術的方式被成型，包含，但是不受限定於，具光阻材料之習知的晶圓製版技術。釋出材料層282曝露部份可被移除，例如利用濕式或乾式蝕刻之技術。釋出層遮罩284接著可藉由任何習知的技術被移除，例如，利用化學剝離或灰化(氧或氟之電漿)，如於第28圖之展示。
釋出材料層282可由多種材料被形成，包含，但是不受限定於，碳(如熟習本技術者所了解，其中碳之黏著特性可依據沈積情況而被調整)、重金屬，例如，鋁、以及金屬氧化物，包含，但是不受限定於鋁氧化物、鐵氧化物、以及其類似者。金屬氧化物可藉由氧氣存在的氛圍中噴濺沈積金屬而被形成。
處理步驟，例如，關於第3-13圖所說明者，接著可被遵循以產生互連體290，如於第29圖之展示，如熟習本技術者所應了解，互連體延伸部第一部份236a黏附於傳導黏著層212並且互連體延伸部第二部份236b相鄰於釋出層282。同時也應了解，關於第19-25圖之處理步驟，也可被遵循以導致具有一釋出層282以及銲料接點突出部276之一互連體。釋出層282可被使用以調整在脫接發生之前被允許的應力量。當然，應了解，釋出層282可自外部介電層脫接、自互連體延伸部236脫接或在它自身之內脫接。
於本發明之再另一實施例中，如於第30-38圖之展示，釋出材料層可在黏著層沈積之前被配置在外部介電質以及互連體之間。第30圖展示微電子裝置200，在其上包含具有傳導軌線204之第一介電層202。外部介電層206可被形成在第一電氣層202以及傳導軌線204之上，其中第一開孔208經由外部介電層206延伸以曝露傳導軌線204之一部份。
第31圖展示沈積在第一介電層202上以及在第一開孔208中的第一遮罩214，其中第一遮罩218具有第二開孔218的樣型以曝露外部介電層之一部份218。釋出材料層282可被沈積在成型的第一遮罩214以及外部介電層206之曝露區域上，如第31圖中進一步地展示。如於第32圖之展示，第一遮罩214可被移除以留下被成型在外部介電層206上之釋出材料層282。如於第33圖之展示，傳導黏著層212可被沈積在釋出材料層282、外部介電層206之上以及在第一開孔208中。如於第34圖之展示，籽層218可被沈積在外部介電層206曝露部份以及其餘傳導黏著層212之上。
第二遮罩222可被成型於籽層218上，如於第35圖之展示，其中第三開孔224暴露籽層218之一部份。第35圖之組件接著可用傳導材料被鍍覆，如於第36圖之展示，因而在第三開孔224之內形成鍍覆區域226。第二遮罩222可被移除，如於第37圖之展示。如於第38圖之展示，籽層218可被移除以曝露外部介電層206之部份並且其形成互連體延伸部236。處理步驟，例如，關於第3-13圖以及第19-25圖中所說明者，接著可被遵循以產生一互連體，例如，本發明揭示中所展示者。
第39圖展示用以製造脫接互連體之處理程序300的實施例流程圖。該處理程序可藉由形成一外部介電層以及一曝露出來的軌線而開始，如方塊310所展示。可在靠近且接觸曝露出來之軌線的外部介電層之一部份上形成黏著層，如方塊320之展示。一選擇性釋出層可被形成在靠近黏著層之外部介電層上，如於第330圖之展示。互連體延伸部可被形成，其中一部份可被黏附於黏著層並且一部份可靠近於外部介電層，如方塊340之展示。一接點突出部可被形成在互連體延伸部上遠離黏著層之位置，如方塊350之展示。
詳細說明已經由展示、方塊圖、流程圖及/或範例之使用而說明裝置及/或處理程序之各種實施例。在此些展示、方塊圖、流程圖、及/或範例內包含一個或多個功能及/或操作，熟習本技術者應了解，在各展示、方塊圖、流程圖、及/或範例內之各功能及/或操作可藉由廣泛之硬體、軟體、韌體、或實際上其之任何組合，而分別地及/或整體地被實作。
說明之主題有時展示不同的構件，其包含在不同的其他構件之內，或連接於不同的其他構件。應了解，此些展示僅是範例，並且許多不同的結構可被實作以達成相同功能。於概念的意義上，任何構件配置以達成相同功能者實際上是“相關的”，以至於所需的功能被達成。因此，此處被組合以達成一特定功能之任何二構件可被視為彼此“相關的”以達成所需的功能，而無視於其結構或中間構件。同樣地，因此相關的任何二構件同時也可被視為彼此“可操作地被連接”、或“可操作地被耦合”，以達成所需的功能，並且可因此相關的任何二構件也同時可被視為彼此“操作地可耦接”，以達成所需的功能。操作地可耦接之特定範例包含，但是不受限定於，實際地可配合及/或實際地互動構件及/或無線地可互動及/或無線地互動構件及/或邏輯地互動及/或邏輯地可互動構件。
熟習本技術者應了解，此處以及由其於附加之申請專利範圍中使用的名詞，大體上是欲作為“開放式”名詞。大體上，名詞“包含”或“含有”應分別地被解釋為，“含有但是不受限定於”或“包含但是不受限定於”。另外地，名詞“具有”應被解釋為“至少具有”。
在詳細說明內之複數及/或單數名詞的使用，隨其是適用於本文及/或應用，而可自複數被轉譯為單數及/或自單數被轉譯為複數。
熟習本技術者將進一步地了解，如果元件數目之一指示被使用於一申請專利範圍中時，則對於將因此受限定之申請專利範圍的意向將於申請專利範圍中明確地被敘述，並且若缺乏此些敘述，則不呈現此些意向。另外地，如果一引介之申請專利範圍敘述的一特定數字明確地被敘述，則熟習本技術者應明白，此敘述一般應被解釋為“至少”表示該敘述之數目。
說明文中之名詞“一實施例”、“一個實施例”、“一些實施例”、“另一實施例”或“其他實施例”的使用可表示，說明與一個或多個實施例有關之一特定特點、結構、或特性可被包含在至少一些實施例中，但是不必定地得在所有實施例中。詳細說明文中“一實施例”、“一個實施例”、“另一實施例”或“其他實施例”之名詞的各種使用不必定地得皆指示至相同實施例。
雖然某些範例技術在此處已使用各種方法以及系統被說明並且被展示，熟習本技術者應明白，其亦可有各種其他之修改，並且等效者亦可被取代，而不脫離其聲明之主題或精神。另外地，本發明亦可有許多的修改以適應所聲明主題之教導的特定情況，而不脫離此處說明之中心概念。因此，本發明是欲使所聲明主題不受限定於所揭示之特定範例，但是，此聲明主題同時也可包含所有落在附加申請專利範圍以及其等效者範疇內之實作例。
100．．．微電子裝置
102．．．附接表面
104、240、250、270、280、290．．．互連體
106．．．周邊
108、114．．．虛線
110．．．中心
112、246．．．接合墊
200．．．微電子裝置
202．．．第一介電層
204．．．傳導軌線
206．．．外部介電層
208．．．第一開孔
212．．．傳導黏著層
214．．．第一遮罩
216．．．第二開孔
218．．．籽層
222．．．第二遮罩
224．．．第三開孔
226．．．鍍覆區域
228．．．第三遮罩
232．．．第四開孔
234．．．接點突出部
236．．．互連體延伸部
236a．．．第一部份
236b．．．第二部份
242．．．外部裝置
244．．．銲料
272．．．銲料留存層
274．．．銲料糊漿材料
276．．．接點突出部
282．．．釋出材料層
284．．．釋出材料層遮罩
300．．．處理程序
310-350．．．方塊
第1圖展示一微電子裝置附接表面之平面圖；
第2圖展示第1圖微電子裝置之沿著線2的互連體之側部截面圖；
第3-14圖展示形成互連體之處理程序的一實施例之側部截面圖；
第15圖是展示附接至外部裝置之微電子裝置互連體的側部截面圖；
第16圖是展示互連體之一實施例之斜面圖；
第17圖是展示互連體之另一實施例之斜面圖；
第18圖展示具有本發明揭示互連體之微電子裝置附接表面的平面圖；
第19-25圖展示形成互連體之處理程序的另一實施例之側部截面圖；
第26-29圖展示形成互連體之處理程序的再另一實施例之側部截面圖；
第30-38圖展示形成互連體之處理程序的再另一實施例之側部截面圖；以及
第39圖是形成互連體之處理程序的實施例之流程圖。
202、206．．．介電層
204．．．傳導軌線
212．．．傳導黏著層
234．．．接點突出部
236a．．．第一部份
236b．．．第二部份
282．．．釋出層
290．．．互連體

Claims (22)

  1. 一種互連體，其包含：一互連體延伸部，其具有一第一部份和一第二部份；以及一金屬氧化物釋出層，其鄰接於一介電層；其中，該互連體延伸部第一部份黏附於一傳導黏著層，其中，一部份的該互連體延伸部與該傳導黏著層延伸至該介電層內，且該傳導黏著層黏附於該介電層；並且其中，該互連體延伸部第二部份鄰接於該金屬氧化物釋出層。
  2. 如申請專利範圍第1項之互連體，其中，該互連體延伸部包含一含銅材料。
  3. 如申請專利範圍第1項之互連體，其中，該介電層包含一光敏介電材料。
  4. 如申請專利範圍第1項之互連體，其中，該金屬氧化物釋出層係以可被釋出的方式附接於該互連體延伸部第二部份與該介電層其中一者。
  5. 如申請專利範圍第1項之互連體，其中，該金屬氧化物釋出層包含鐵氧化物。
  6. 如申請專利範圍第1項之互連體，其中，該金屬氧化物釋出層包含鋁氧化物。
  7. 如申請專利範圍第1項之互連體，其中，該傳導黏著層 包含一鈦黏著層。
  8. 如申請專利範圍第1項之互連體，其進一步包含：在該互連體延伸部第二部份上的一接點突出部。
  9. 如申請專利範圍第8項之互連體，其中，該接點突出部包含一銲料接點突出部。
  10. 如申請專利範圍第1項之互連體，其中，該互連體延伸部為非線性形狀。
  11. 一種形成互連體之方法，其包含下列步驟：形成一介電層，在該介電層中具有一開孔以曝露一傳導軌線；在該介電層之一部份上形成一傳導黏著層，該傳導黏著層接觸所曝露之該傳導軌線，其中，該傳導黏著層延伸至該介電層內，且該傳導黏著層黏附於該介電層；形成一互連體延伸部，該互連體延伸部具有黏附於該傳導黏著層的一第一部份與靠近該介電層的一第二部份，其中，一部份的該互連體延伸部延伸至該介電層內；以及引進應力至該互連體延伸部，以脫接該互連體延伸部第二部份。
  12. 如申請專利範圍第11項之方法，其中，引進應力至該互連體延伸部之步驟包含：引進大於約20MPa之應力。
  13. 如申請專利範圍第11項之方法，其中，形成該互連體延伸部之步驟包含：形成一含銅互連體延伸部。
  14. 如申請專利範圍第11項之方法，其中，形成該介電層之 步驟包含：形成一光敏介電材料。
  15. 如申請專利範圍第11項之方法，其中，形成該傳導黏著層之步驟包含：形成一鈦黏著層。
  16. 如申請專利範圍第11項之方法，其進一步包含下列步驟：在該互連體延伸部和該介電層之間形成一釋出層。
  17. 如申請專利範圍第16項之方法，其中，形成該釋出層之步驟包含：形成一碳釋出層。
  18. 如申請專利範圍第16項之方法，其中，形成該釋出層之步驟包含：形成一金屬氧化物釋出層。
  19. 如申請專利範圍第18項之方法，其中，形成該金屬氧化物釋出層之步驟包含：形成一鐵氧化物。
  20. 如申請專利範圍第18項之方法，其中，形成該金屬氧化物釋出層之步驟包含：形成一鋁氧化物。
  21. 如申請專利範圍第11項之方法，其進一步包含下列步驟：在該互連體延伸部第二部份上形成一接點突出部。
  22. 如申請專利範圍第21項之方法，其中，形成該接點突出部之步驟包含：形成一銲料接點突出部。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637778B2 (en) 2010-04-08 2014-01-28 Intel Corporation Debond interconnect structures
US10050012B2 (en) * 2015-11-25 2018-08-14 International Business Machines Corporation Method for semiconductor die removal rework

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503038A (ja) * 1998-02-09 2002-01-29 テッセラ・インコーポレーテッド 分離自在のリードを備えた構成素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US6429112B1 (en) * 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US5989936A (en) * 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US6557253B1 (en) 1998-02-09 2003-05-06 Tessera, Inc. Method of making components with releasable leads
US6827584B2 (en) * 1999-12-28 2004-12-07 Formfactor, Inc. Interconnect for microelectronic structures with enhanced spring characteristics
US6824959B2 (en) * 2002-06-27 2004-11-30 Ppg Industries Ohio, Inc. Process for creating holes in polymeric substrates
DE10238523B4 (de) * 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
CN100492627C (zh) * 2005-10-24 2009-05-27 财团法人工业技术研究院 芯片结构、芯片封装结构及其工艺
US7696562B2 (en) * 2006-04-28 2010-04-13 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
JP4344954B2 (ja) * 2006-10-03 2009-10-14 セイコーエプソン株式会社 素子基板の製造方法
US8637778B2 (en) 2010-04-08 2014-01-28 Intel Corporation Debond interconnect structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503038A (ja) * 1998-02-09 2002-01-29 テッセラ・インコーポレーテッド 分離自在のリードを備えた構成素子

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