TWI492682B - 封裝結構及製造方法 - Google Patents

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Description

封裝結構及製造方法
本發明涉及一種封裝結構及製造方法。
現有技術中,一般的封裝結構通常是在基板較大的接地焊墊處設置散熱直通孔,該散熱直通孔均設有填充材料。當體積較大的電子元件,如倒裝晶片封裝於基板上時,在封膠過程中,由於散熱直通孔設有填充材料,電子元件與基板之間存在的氣體不易透過該散熱直通孔排出,從而使得電子元件與基板之間會存在空洞,進而影響該封裝結構的性能。
有鑑於此,需提供一種封裝結構及製造方法,可將電子元件與基板之間的氣體排出,有效防止電子元件與基板之間形成空洞,且制程簡單,能有效降低產品成本。
本發明一具體實施方式中提供的封裝結構包括基板、設於該基板之頂面且與該基板電性連接的電子元件及包覆該電子元件的封膠體。該基板上設置有複數排氣通孔,電子元件置於該基板上並與該基板電性連接,且該電子元件覆蓋該複數排氣通孔,該等排氣通孔之內徑自該基板之頂面沿該基板之底面逐步縮小,該等排氣通孔阻擋該封膠體流出該基板之底面。
優選地,該封膠體填充該等排氣通孔,該等排氣通孔之最小內徑小於該封膠體之填充顆粒的最小外徑。
優選地,該等排氣通孔具有光滑的內壁。
優選地,每一個排氣通孔呈台階狀。
優選地,每一個排氣通孔包括第一層孔、第二層孔及第三層孔,該第一層孔、第二層孔及第三層孔之內徑自該基板之頂面沿該基板之底面逐步縮小。
本發明一具體實施方式中提供的一種封裝結構製造方法包括:在基板上製作排氣通孔,該等排氣通孔之內徑自該基板之頂面沿底面逐漸縮小;將電子元件置於該基板上並與該基板電性連接,且該電子元件覆蓋該複數排氣通孔;將封膠體包覆該電子元件,該封膠體填充該等排氣通孔,且該等排氣通孔阻擋該封膠體流出該基板之底面。
優選地,該封裝結構製造方法還包括在該等排氣通孔之孔內壁電鍍金屬以使該等排氣通孔具有光滑的內壁。
優選地,該等排氣通孔之最小內徑小於該封膠體之填充顆粒之最小外徑。
優選地,每一個排氣通孔呈台階狀。
優選地,該等排氣通孔透過使用台階狀的鑽頭鑽孔完成。
優選地,每一個排氣通孔包括第一層孔、第二層孔及第三層孔,該第一層孔、第二層孔及第三層孔之內徑自該基板之頂面沿該基板之底面逐步縮小。
優選地,在基板上製作排氣通孔之步驟包括以下步驟:在該基板上製作該第一層孔;在該第一層孔的基礎上製作該第二層孔;及在該第二層孔的基礎上製作該第三層孔。
優選地,該第一層孔、第二層孔及第三層孔透過機械鑽孔或鐳射鑽孔或蝕刻的方式完成。
相較於現有技術,本發明的封裝結構,透過在基板上設置內徑逐漸縮小之排氣通孔,電子元件之底面與基板之間存在的氣體隨著封膠體之模流流入該等排氣通孔並排放出去,可有效防止電子元件與基板之間形成空洞。同時,該封膠體之填充顆粒可止擋於該等排氣通孔之最小內徑處,堵塞並密封該等排氣通孔,從而避免該封膠體透過該等排氣通孔流出至該基板之底面。本發明的封裝結構製造方法,制程簡單,可有效降低產品的成本。
100‧‧‧封裝結構
10‧‧‧基板
11‧‧‧頂面
12‧‧‧底面
13‧‧‧焊墊
14‧‧‧排氣通孔
141‧‧‧第一層孔
142‧‧‧第二層孔
143‧‧‧第三層孔
20‧‧‧電子元件
21‧‧‧晶片
22‧‧‧被動元件
30‧‧‧封膠體
31‧‧‧樹脂
32‧‧‧填充顆粒
40‧‧‧銅柱
50‧‧‧焊錫
圖1係本發明一具體實施方式的封裝結構截面示意圖。
圖2係圖1之局部放大圖。
圖3係本發明在基板上製造排氣通孔之示意圖。
圖4係將電子元件設於基板之排氣通孔處並與基板電性連接的示意圖。
圖5係本發明之封裝結構製造方法的一具體實施方式的流程圖。
圖6係在基板上製造排氣通孔的一具體實施方式的流程圖及相應 之示意圖。
請參照圖1,本發明之封裝結構100包括基板10、設於基板10之頂面11且與基板10電性連接的電子元件20以及包覆該電子元件20的封膠體30。該基板10之頂面11及底面12均設有複數焊墊13,用於實現電子元件20與基板10之間的電性連接。本實施方式中,電子元件20包括晶片21和被動元件22,其中,晶片21透過銅柱40與基板10實現固定並電性連接,被動元件22透過焊錫50固定於基板10並與基板10電性連接。在其他實施方式中,電子元件20也可為其它體積較大的電子元件,如濾波器等。
基板10之對應電子元件20之處設有複數排氣通孔14,該等排氣通孔14之內徑自該基板10之頂面11沿該基板10之底面12逐步縮小,該等排氣通孔14阻擋該封膠體30流出該基板10之底面12。本實施方式中,參見圖2,每一個排氣通孔14呈台階狀,且包括第一層孔141、第二層孔142及第三層孔143。第一層孔141之內徑d1、第二層孔142之內徑d2、第三層孔143之內徑d3自該基板10之頂面11沿該基板10之底面12逐步縮小,即d1>d2>d3。
本實施方式中,排氣通孔14為三層台階孔,在本發明之其它實施方式中,也可以根據產品的佈局、基板10的厚度及封膠體30之填充顆粒32之最小外徑大小調整排氣通孔14之台階層數。
請參照圖2,封膠體30包括樹脂31及複數均勻分佈的具有不規則形狀的填充顆粒32,在封膠的過程中,該封膠體30填充於該等排氣通孔14,且該封膠體30之填充顆粒32止擋於該等排氣通孔14之最小內徑處,即止擋於該第三層孔143處,從而堵塞並密封該等 排氣通孔14。本實施方式中,該等排氣通孔14之最小內徑小於該封膠體30之填充顆粒32之最小外徑,也就是說,該封膠體30之填充顆粒32止擋於排氣通孔14之第三層孔143處。
在封膠的過程中,封膠體30會沿著電子元件20之底面與基板10之間的空隙持續地注入到該等排氣通孔14中,電子元件20之底面與基板10之間存在的氣體會隨著封膠體30之模流流入至該等排氣通孔14中並透過該等排氣通孔14排出至該基板10之外。當封膠體30之填充顆粒32流入至該等排氣通孔14的底部時,即流入該等排氣通孔14之最小內徑處時,由於該等排氣通孔14之內徑自該基板10之頂面11沿該基板10之底面12逐步縮小,且該等排氣通孔14之最小內徑小於該等填充顆粒32之最小外徑,此時,該等填充顆粒32會止擋於該等排氣通孔14之最小內徑處,堵塞並密封該等排氣通孔14,封膠體30填充該等排氣通孔14。同時,部分即將流出於基板10之底面12之封膠體30之樹脂31在外部氣壓的作用力下停留於該等排氣通孔14之內部,從而防止封膠體30從排氣通孔14中流出至該基板10之底面12。
封膠體30止擋於排氣通孔14之內部,可以節省後續對基板10之底面12殘餘封膠體30的清理工序,從而可節省製造成本。
本發明的封裝結構100,透過在基板10上設置內徑逐漸縮小的排氣通孔14,在封膠的過程中,電子元件20之底面12與基板10之間的氣體透過該等排氣通孔14排出,從而避免該電子元件20與基板10之間產生空洞。該封膠體30之填充顆粒32止擋於該等排氣通孔14之最小內徑處,堵塞並密封該等排氣通孔14,從而防止該封膠體30流出至該基板10之底面12。同時,填充於該等排氣通孔14中 的封膠體30可增強封膠體30與基板10之間的結合力,防止封膠體30與基板10之間產生分層,從而提高封裝結構的可靠性。
在本發明的其它實施方式中,該等排氣通孔14具有光滑的內壁以防止電子元件20與基板10之間的氣體在被完全排出之前該等排氣通孔14被封膠體30堵塞,從而確保該氣體透過該等排氣通孔14被完全排出於該基板10之外。
圖5係本發明之封裝結構100製造方法的一具體實施方式的流程圖。本發明之封裝結構100製造方法,用於將電子元件20內埋於封膠體30內。該封裝結構100製造方法,包括如下步驟。
在步驟S210,在基板10上製作排氣通孔14,如圖3所示。該等排氣通孔14之內徑自該基板10之頂面11沿底面12逐漸縮小。本實施方式中,每一個排氣通孔14包括第一層孔141、第二層孔142及第三層孔143,該第一層、第二層及第三層孔141、142、143呈台階狀。也就是說,第一層孔141之內徑d1、第二層孔142之內徑d2、第三層孔143之內徑d3自該基板10之頂面11沿該基板10之底面12逐步縮小,即d1>d2>d3,如圖2所示。
在步驟S220,將電子元件20置於該基板10設有排氣通孔14之處並與該基板10電性連接,請參照圖4。
在步驟S230,採用封膠體30包覆該電子元件20,請參照圖1。本實施方式中,利用注膠成型技術將電子元件20固定及填埋於封膠體30內。在封膠的過程中,電子元件20之底面12與基板10之間存在的氣體會隨著封膠體30之模流流入至該等排氣通孔14中並透過該等排氣通孔14排出至該基板10之外。由於該等排氣通孔14之最 小內徑小於封膠體30之填充顆粒32之最小外徑,封膠體30之填充顆粒32止擋於該等排氣通孔14之最小內徑處,堵塞並密封該等排氣通孔14,從而防止該封膠體30透過該等排氣通孔14流出至該基板10之底面12。最後產品經過烘烤、印字等制程後將產品切割成單顆的個體即可完成產品的製作。
請參照圖6,係排氣通孔14之一具體實施方式的製造流程圖及製造過程示意圖。本實施方式中,排氣通孔14為三層台階孔,在本發明之其它實施方式中,也可以根據產品的佈局、基板10的厚度及封膠體30之填充顆粒32之最小外徑大小調整排氣通孔14之台階層數。
在步驟S211,在基板10上製作第一層孔141。當產品疊合完成後,根據產品佈局,在基板10製作第一層孔141。本實施方式中,第一層孔141之內徑d1為150um~300um。在其它實施方式中,也可以根據產品的佈局、基板10的厚度及封膠體30之填充顆粒32之最小外徑大小調整該第一層孔141之內徑的大小。該第一層孔141可以採用機械鑽孔、鐳射鑽孔或蝕刻的方式完成。
在步驟S212,在第一層孔141的基礎上製作第二層孔142。本實施方式中,該第二層孔142之內徑d2為80um~200um。該第二層孔142也可以採用機械鑽孔、鐳射鑽孔或蝕刻的方式完成。若採用鑽孔的方式完成,則需要使用比製作第一層孔141更小的鑽頭或光圈來完成該第二層孔142的製作。
在步驟S213,在第二層孔142的基礎上製作第三層孔143。若該第三層孔143為最後一層孔,則該第三層孔143之內徑尺寸不能太大以確保該第三層孔143被封膠體30之填充顆粒32堵塞,防止封膠 體30之樹脂31流出基板10之底面12。本實施方式中,該第三層孔之內徑d3為20um~60um。該第三層孔143也可以採用機械鑽孔、鐳射鑽孔或蝕刻的方式完成。若採用鑽孔的方式完成,則需要使用比製作第二層孔142更小的鑽頭或光圈來完成該第三層孔143的製作。
在步驟S214,在排氣通孔14之孔內壁電鍍金屬。在排氣通孔14之孔內壁電鍍金屬可以增加該等排氣通孔14之內壁的光滑度,以防止氣體被全部排除前該等排氣通孔14被封膠體30堵塞。若排氣通孔14的尺寸較大,則可省略此步驟。
在本發明其它實施方式中,該等排氣通孔14也可使用台階狀的鑽頭進行鑽孔或採用衝壓的方法一步完成。
本發明的封裝結構製造方法採用機械鑽孔、鐳射鑽孔或蝕刻的方式在基板10上設置內徑逐步縮小之排氣通孔14,並利用注膠成型技術將電子元件20內埋於封膠體30內,制程簡單,製造成本低。
綜上所述,本創作符合發明專利要件,爰依法提出專利申請。惟,以上所述僅為本創作之較佳實施例,舉凡熟悉本案技藝之人上,在爰依本創作精神所作之等效修飾或變化,皆應涵蓋於以下之申請專利範圍內。
100‧‧‧封裝結構
10‧‧‧基板
11‧‧‧頂面
12‧‧‧底面
13‧‧‧焊墊
14‧‧‧排氣通孔
20‧‧‧電子元件
21‧‧‧晶片
22‧‧‧被動元件
30‧‧‧封膠體
40‧‧‧銅柱
50‧‧‧焊錫

Claims (13)

  1. 一種封裝結構,包括基板、設於該基板之頂面且與該基板電性連接的電子元件及包覆該電子元件的封膠體,其改良在於,該基板上設置有複數排氣通孔,且該電子元件覆蓋該複數排氣通孔,該等排氣通孔之內徑自該基板之頂面沿該基板之底面逐步縮小,該等排氣通孔阻擋該封膠體流出該基板之底面。
  2. 如申請專利範圍第1項所述的封裝結構,其改良在於,該封膠體填充該等排氣通孔,該等排氣通孔之最小內徑小於該封膠體之填充顆粒的最小外徑。
  3. 如申請專利範圍第1項所述的封裝結構,其改良在於,該等排氣通孔具有光滑的內壁。
  4. 如申請專利範圍第1項所述的封裝結構,其改良在於,每一個排氣通孔呈台階狀。
  5. 如申請專利範圍第4項所述的封裝結構,其改良在於,每一個排氣通孔包括第一層孔、第二層孔及第三層孔,該第一層孔、第二層孔及第三層孔之內徑自該基板之頂面沿該基板之底面逐步縮小。
  6. 一種封裝結構製造方法,其改良在於,包括:在基板上製作排氣通孔,該等排氣通孔之內徑自該基板之頂面沿底面逐漸縮小;將電子元件置於該基板上並與該基板電性連接,且該電子元件覆蓋該複數排氣通孔;及將封膠體包覆該電子元件,該封膠體填充該等排氣通孔,且該等排氣通孔阻擋該封膠體流出該基板之底面。
  7. 如申請專利範圍第6項所述的封裝結構製造方法,其改良在於,還包括在該等排氣通孔之孔內壁電鍍金屬以使該等排氣通孔具有光滑的內壁。
  8. 如申請專利範圍第6項所述的封裝結構製造方法,其改良在於,該等排氣通孔之最小內徑小於該封膠體之填充顆粒之最小外徑。
  9. 如申請專利範圍第6項所述的封裝結構製造方法,其改良在於,每一個排氣通孔呈台階狀。
  10. 如申請專利範圍第9項所述的封裝結構製造方法,其改良在於,該等排氣通孔透過使用台階狀的鑽頭鑽孔完成。
  11. 如申請專利範圍第9項所述的封裝結構製造方法,其改良在於,該等排氣通孔包括第一層孔、第二層孔及第三層孔,該第一層孔、第二層孔及第三層孔之內徑自該基板之頂面沿該基板之底面逐步縮小。
  12. 如申請專利範圍第11項所述的封裝結構製造方法,其改良在於,在基板上製作排氣通孔之步驟包括以下步驟:在該基板上製作該第一層孔;在該第一層孔的基礎上製作該第二層孔;及在該第二層孔的基礎上製作該第三層孔。
  13. 如申請專利範圍第12項所述的封裝結構製造方法,其改良在於,該第一層孔、該第二層孔及該第三層孔透過機械鑽孔或鐳射鑽孔或蝕刻的方式完成。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6044473B2 (ja) * 2013-06-28 2016-12-14 株式会社デンソー 電子装置およびその電子装置の製造方法
TWI576032B (zh) 2014-05-26 2017-03-21 旭德科技股份有限公司 基板結構及其製作方法
KR20170016047A (ko) * 2015-08-03 2017-02-13 에스케이하이닉스 주식회사 플래나 스택된 반도체칩들을 포함하는 반도체 패키지
CN106098570B (zh) * 2016-06-23 2019-01-01 江阴芯智联电子科技有限公司 空腔式塑料封装模块结构及其制造方法
TWI595603B (zh) * 2016-11-10 2017-08-11 矽品精密工業股份有限公司 封裝堆疊結構
CN109545754B (zh) * 2018-11-22 2021-01-26 京东方科技集团股份有限公司 一种芯片的封装结构、封装方法、显示装置
CN111834438B (zh) * 2019-04-18 2024-05-31 西部数据技术公司 半导体部件背侧上用于减轻堆叠封装中的分层的孔结构
CN113658920A (zh) * 2021-08-16 2021-11-16 长鑫存储技术有限公司 封装基板、半导体结构及封装基板的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060186517A1 (en) * 1999-10-15 2006-08-24 Jang Sung S Semiconductor package having improved adhesiveness and ground bonding
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
JP2012028744A (ja) * 2010-06-22 2012-02-09 Panasonic Corp 半導体装置用パッケージおよびその製造方法ならびに半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JP4454792B2 (ja) * 2000-05-18 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US20020173074A1 (en) * 2001-05-16 2002-11-21 Walsin Advanced Electronics Ltd Method for underfilling bonding gap between flip-chip and circuit substrate
US20030155656A1 (en) * 2002-01-18 2003-08-21 Chiu Cindy Chia-Wen Anisotropically conductive film
TWI240397B (en) * 2004-11-15 2005-09-21 Advanced Semiconductor Eng BGA package having substrate with exhaust function for molding
US8525345B2 (en) * 2010-03-11 2013-09-03 Yu-Lin Yen Chip package and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060186517A1 (en) * 1999-10-15 2006-08-24 Jang Sung S Semiconductor package having improved adhesiveness and ground bonding
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
JP2012028744A (ja) * 2010-06-22 2012-02-09 Panasonic Corp 半導体装置用パッケージおよびその製造方法ならびに半導体装置

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