TWI482217B - Substrate handling method - Google Patents

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Description

基板處理方法
本發明係關於基板處理方法，尤其關於對依序積層處理對象層、中間層及遮罩膜層之基板進行處理之基板處理方法。
為人所知者有一種在矽基材上依序積層：以CVD處理等所形成之含有雜質的氧化膜，例如TEOS(Tetra Ethyl Ortho Silicate：四乙基正矽酸鹽)膜；導電膜，例如TiN膜；反射防止膜(BARC(Bottom Anti-Reflection Coating)膜)以及光阻膜之半導體裝置用的晶圓(例如參照專利文獻1)。光阻膜係藉由微影技術形成為特定圖型，並於反射防止膜及導電膜的蝕刻時發揮遮罩膜層之功能。
近年來，在半導體裝置之小型化的進展中，乃產生須更精細地形成上述晶圓表面的電路圖型之必要性。為了形成如此精細的電路圖型，在半導體裝置的製程中，必須縮小光阻膜之圖型的最小尺寸，所以須將小尺寸的開口部(導通孔或溝渠)形成於蝕刻對象的膜。
[專利文獻1]日本特開2006-190939號公報
然而，光阻膜之圖型的最小尺寸是由微影技術所能夠顯影之最小尺寸來規定，起因於焦距的變動等，使微影技術所能夠量產之最小尺寸受到限制。例如，微影技術所能夠量產之最小尺寸約為80nm。另一方面，可滿足半導體裝置的小型化要求之加工尺寸約為30nm。
如此，半導體裝置的小型化要求尺寸逐漸縮小，因而對用以將滿足小型化要求之尺寸的開口部形成於蝕刻對象的膜之技術開發存在著需求。
本發明之目的在於提供一種對處理對象的基板，將滿足半導體裝置的小型化要求之尺寸的開口部，亦即用以轉印至蝕刻對象膜之開口部形成於遮罩膜或中間膜之基板處理方法。
為了達成上述目的，申請專利範圍第1項所記載之基板處理方法，是一種依序積層處理對象層、中間層及遮罩膜層，並對前述遮罩膜層具有使前述中間層的一部分暴露出之開口部的基板進行處理之基板處理方法，其特徵為具有：藉由從一般式Cx Hy Fz (x、y、z為正整數)所表示之沉積性氣體及SF6 氣體的混合氣體所生成之電漿，使沉積層堆積於前述遮罩膜層之前述開口部的側壁面而將前述開口部的開口寬度縮小，並且對前述中間層進行蝕刻來形成對應於前述縮小後的遮罩膜層開口部之開口部之收縮蝕刻步驟。在此，C為碳，H為氫，F為氟。
申請專利範圍第2項所記載之基板處理方法的特徵，是在申請專利範圍第1項所記載之基板處理方法中，沉積性氣體為CH3 F氣體。
申請專利範圍第3項所記載之基板處理方法的特徵，是在申請專利範圍第1或2項所記載之基板處理方法中，沉積性氣體與SF6 氣體之混合比為1：2~1：9。
申請專利範圍第4項所記載之基板處理方法的特徵，是在申請專利範圍第3項所記載之基板處理方法中，沉積性氣體與SF6 氣體之混合比為1：4。
申請專利範圍第5項所記載之基板處理方法的特徵，是在申請專利範圍第1至4項中任一項所記載之基板處理方法中，在收縮蝕刻步驟中，對基板施加50W至150W的偏壓電力。
申請專利範圍第6項所記載之基板處理方法的特徵，是在申請專利範圍第1至5項中任一項所記載之基板處理方法中，收縮蝕刻步驟的處理時間為1分鐘至2分鐘。
申請專利範圍第7項所記載之基板處理方法的特徵，是在申請專利範圍第1至6項中任一項所記載之基板處理方法中，在收縮蝕刻步驟中，將收納基板之處理室內壓力調整為1.3Pa(10mTorr)至6.5Pa(50mTorr)。
申請專利範圍第8項所記載之基板處理方法的特徵，是在申請專利範圍第1至7項中任一項所記載之基板處理方法中，被蝕刻的中間層為積層於遮罩膜層的下方之反射防止膜。
根據申請專利範圍第1項所記載之基板處理方法，由於藉由從一般式Cx Hy Fz (x、y、z為正整數)所表示之沉積性氣體及SF6 氣體的混合氣體所生成之電漿，使沉積層堆積於遮罩膜層之開口部的側壁面而將開口部的開口寬度縮小，並且對中間層進行蝕刻來形成對應於縮小後的遮罩膜層開口部之開口部，所以可將具有滿足半導體裝置的小型化要求之尺寸的開口寬度之用以轉印至蝕刻對象膜的開口圖型，形成於遮罩膜層及中間層。
根據申請專利範圍第2項所記載之基板處理方法，由於使用CH3 F氣體作為沉積性氣體，所以可使沉積層堆積於遮罩膜層之開口部的側壁面以及蝕刻後之中間層的開口部側壁面，而縮小開口寬度。
根據申請專利範圍第3項所記載之基板處理方法，由於將沉積性氣體與SF6 氣體之混合比設為1：2~1：9，所以可藉由沉積性氣體的開口寬度縮小(收縮)效果與SF6 氣體的蝕刻效果之相乘效果，一邊對中間層進行蝕刻，一邊縮小遮罩膜層的開口部及形成於中間層之開口部的開口寬度。此外，藉由起因於SF6 氣體之S系生成物的堆積，可避免開口部側壁面或遮罩膜層上面的粗糙，而保持平滑性。
根據申請專利範圍第4項所記載之基板處理方法，可將沉積性氣體的收縮效果與SF6 氣體的蝕刻效果之調和維持在最適狀態。
根據申請專利範圍第5項所記載之基板處理方法，在收縮蝕刻步驟中藉由對基板施加50W至150W的偏壓電力，能夠有效率地使沉積層附著於開口部側壁面。
根據申請專利範圍第6項所記載之基板處理方法，由於將收縮蝕刻步驟的處理時間設為1分鐘至2分鐘，所以可在所需最低限度的處理時間內，將開口寬度經縮小後之開口部形成於遮罩膜層及中間層。
根據申請專利範圍第7項所記載之基板處理方法，由於在收縮蝕刻步驟中將收納基板之處理室內壓力調整為1.3Pa(10mTorr)至6.5Pa(50mTorr)，所以可獲得抑制基板表面的粗糙及磨損之效果。
根據申請專利範圍第8項所記載之基板處理方法，由於在收縮蝕刻步驟中，將被蝕刻的中間層設為積層於遮罩膜層的下方之反射防止膜，所以可將與遮罩膜層相同之滿足半導體裝置的小型化要求之尺寸的開口部形成於反射防止膜。
以下參照圖面來詳細說明本發明之實施型態。
首先說明執行本實施型態之基板處理方法的基板處理系統。此基板處理系統具備複數個製程模組，此等製程模組係構成為對作為基板之半導體晶圓W(以下僅稱為「晶圓W」)施以使用電漿之蝕刻處理或灰化處理。
第1圖為概略性顯示執行本實施型態之基板處理方法之基板處理系統的構成之俯視圖。
第1圖中，基板處理系統10係具備：俯視呈六角形之傳遞模組11；及連接於該傳遞模組11的一側面之2個製程模組12、13；及以與該2個製程模組12、13相對向之方式連接於傳遞模組11的另一側面之2個製程模組14、15；及鄰接於製程模組13且連接於傳遞模組11之製程模組16；及鄰接於製程模組15且連接於傳遞模組11之製程模組17；及作為矩形狀的搬運室之載入模組18；以及配置於傳遞模組11與載入模組18之間且連結此等之2個承載模組19、20。
傳遞模組11係具有配置於其內部之能夠伸縮與旋繞的搬運臂21，該搬運臂21係於製程模組12~17及承載模組19、20之間搬運晶圓W。
製程模組12具有用以收納晶圓W之處理室容器(處理室)，將作為處理氣體的CF系沉積性氣體、例如CH3 F氣體，與鹵素系氣體、例如SF6 氣體之混合氣體，導入至該處理室內部，並藉由在處理室內部產生電場而從導入的處理氣體產生電漿，藉由該電漿對晶圓W施以蝕刻處理。
第2圖為沿著第1圖的線II-II之剖面圖。
第2圖中，製程模組12係具有：處理室(處理室、Chamber)22；及配置於該處理室22內之晶圓W的載置台23；及以在處理室22的上方與載置台23相對向之方式所配置之淋浴頭24；及將處理室22內氣體等進行排氣之TMP(Turbo Molecular Pump：渦輪分子泵浦)25；以及配置於處理室22與TMP25之間並控制處理室22內的壓力之作為可變式蝶形閥的APC(Adaptive Pressure Control：調適性壓力控制)閥26。
高頻電源27係夾介匹配器(Matcher)28連接於載置台23，該高頻電源27將高頻電力供給至載置台23。藉此，載置台23具有下部電極之功能。此外，匹配器28係降低來自載置台23之高頻電力的反射，以使高頻電力往載置台23的供給效率達到最大。載置台23將從高頻電源27所供給之高頻電力施加至處理空間S。
淋浴頭24是由圓板狀的氣體供給部30所形成，氣體供給部30具有緩衝室32。緩衝室32經由氣體通氣孔34與處理室22內連通。
緩衝室32連接於CH3 F氣體供給系及SF6 氣體供給系(圖中均未顯示)。CH3 F氣體供給系將CH3 F氣體供給至緩衝室32。此外，SF6 氣體供給系將SF6 氣體供給至緩衝室32。所供給之CH3 F氣體及SF6 氣體，係經由氣體通氣孔34被供給至處理室22內。
高頻電源35係夾介匹配器36連接於淋浴頭24，該高頻電源35將高頻電力供給至淋浴頭24。藉此，淋浴頭24具有上部電極之功能。此外，匹配器36具有與匹配器28相同之功能。淋浴頭24將從高頻電源35所供給之高頻電力施加至處理空間S。
在此製程模組12的處理室22內，如上述般，藉由使載置台23及淋浴頭24將高頻電力施加至處理空間S，可使從淋浴頭24供給至處理空間S之處理氣體成為高密度的電漿，產生離子或自由基，並執行後述的收縮蝕刻步驟。
返回第1圖，製程模組13係具有用以收納在製程模組12中施以收縮蝕刻後的晶圓W之處理室(處理室、Chamber)，將作為處理氣體之Ar氣體/N2 氣體/SF6 氣體/CH3 F氣體的混合氣體，導入至該處理室內部，並藉由在處理室內部產生電場而從導入的處理氣體產生電漿，藉由該電漿對晶圓W施以蝕刻處理。製程模組13具有與製程模組12同樣的構成，並具備Ar氣體供給系、N2 氣體供給系、SF6 氣體供給系及CH3 F氣體供給系(圖中均未顯示)。
製程模組14係具有用以收納在製程模組13中施以蝕刻處理後的晶圓W之處理室(處理室、Chamber)，將作為處理氣體之O2 氣體導入至該處理室內部，並藉由在處理室內部產生電場而從導入的處理氣體產生電漿，藉由該電漿對晶圓W施以灰化處理。製程模組14亦具有與製程模組12同樣的構成，並具備僅由O2 氣體供給系連接於緩衝室之圓板狀的氣體供給部所形成之淋浴頭(圖中均未顯示)，來取代由連接於各種氣體供給系之氣體供給部30所形成的淋浴頭24。
傳遞模組11、製程模組12~17的內部係維持在減壓狀，並將該取出的晶圓W往承載模組19、20或定向器39進行送入送出。
此外，基板處理系統10係具備配置於與載入模組18的長度方向相關聯的一端之操作面板42。操作面板42具有例如由LCD(Liquid Crystal Display：液晶顯示器)所形成之顯示部，該顯示部係顯示出基板處理系統10之各構成要素的動作狀況。
第3圖為概略性顯示在第1圖的基板處理系統中，施以電漿處理之半導體晶圓的構成之剖面圖。
第3圖中，晶圓W係具有：形成於矽基材50的表面之作為處理對象層的氮化矽(SiN)膜51；及形成於SiN膜51上之反射防止膜(BARC膜)52；及形成於反射防止膜52上之光阻膜(遮罩膜層)53。
矽基材50是由矽所形成之圓板狀的薄板，例如藉由施以CVD處理而在表面形成SiN膜51。於SiN膜51上，例如藉由塗佈處理而形成反射防止膜52。反射防止膜52，係由含有某種特定波長的光，例如可吸收朝向光阻膜53照射之ArF準分子雷射光之色素的高分子樹脂所形成，以防止透射過光阻膜53之ArF準分子雷射光於SiN膜51產生反射而再次到達光阻膜53。光阻膜53，例如使用旋轉塗佈(圖示中省略)而形成於反射防止膜52上。光阻膜53是由正型感光性樹脂所形成，當照射ArF準分子雷射光時，可變質為鹼可溶性。
對如此構成之晶圓W，藉由步進曝光機(圖示中省略態，傳遞模組11與各個製程模組12~17，係分別夾介真空閘閥12a~17a所連接。
基板處理系統10中，載入模組18的內部壓力維持在大氣壓，同時傳遞模組11的內部壓力維持為真空。因此，各承載模組19、20，分別在與傳遞模組11之連結部具備真空閘閥19a、20a，並且分別在與載入模組18之連結部具備大氣門閘閥19b、20b，藉此來構成可調整其內部壓力之真空預備搬運室。此外，各承載模組19、20，係具有用以暫時將在載入模組18與傳遞模組11之間進行收授的晶圓W予以載置之晶圓載置台19c、20c。
除了承載模組19、20之外，於載入模組18係連接有：分別載置有收納例如25片晶圓W之作為容器的前置式晶圓匣(Front Opening Unified Pod)37之例如為3個的前置式晶圓匣載置台38；以及將從前置式晶圓匣37所送出之晶圓W的位置進行預對位之定向器39。
承載模組19、20，係連接於沿著載入模組18的長度方向之側壁，並夾持載入模組18與3個前置式晶圓匣載置台38相對向地配置，定向器39配置於與載入模組18的長度方向相關聯的一端。
載入模組18係具有：配置於內部並搬運晶圓W之無向量型雙臂型式的搬運臂40；以及以對應於各前置式晶圓匣載置台38之方式配置於側壁之作為晶圓W的投入口之3個載入埠41。搬運臂40係從載置於前置式晶圓匣載置台38之前置式晶圓匣37，經由載入埠41將晶圓W取出)，將對應於反轉為特定圖型之圖型的ArF準分子雷射光照射至光阻膜53，光阻膜53之經ArF準分子雷射光照射的部分變質為鹼可溶性。然後，將強鹼性的顯影液滴至光阻膜53以去除變質為鹼可溶性的部分。藉此，由於對應於反轉為特定圖型之圖型的部分從光阻膜53被去除，所以在晶圓W上暴露出特定圖型，例如，在形成導通孔之位置上殘留具有開口部54之光阻膜53。
為了滿足半導體裝置的小型化要求，必須將較小尺寸，具體為寬度(CD(Critical Dimension：臨界尺寸)值)約為30nm的開口部(導通孔或溝渠)形成於蝕刻對象膜。然而，微影技術所能夠量產之最小尺寸例如為80nm，所以在晶圓W的蝕刻處理中，難以將滿足半導體裝置的小型化要求之開口寬度的開口部形成於蝕刻對象膜。
本發明者們，為了發現將滿足上述半導體裝置的小型化要求之開口寬度的開口部形成於晶圓W之方法而進行各種實驗，結果發現，在矽基材50上依序積層有作為處理對象層之例如SiN膜51、反射防止膜52、以及使反射防止膜52的一部分暴露出之具有開口部54的光阻膜53之晶圓W，藉由使用CF系的沉積性氣體(Cx Hy Fz 、在此x、y、z為正整數)及SF6 氣體之混合氣體並施以電漿處理，可使沉積層堆積於設置在光阻膜53之開口寬度約80nm的開口部54的側壁面，使開口寬度縮小(收縮)，並且對反射防止膜52進行蝕刻而能夠形成具有與收縮後之光阻膜53的開口寬度為同樣的開口寬度之開口部，因而完成本發明。
在此，所謂沉積性氣體，是指具有下列功能之氣體，亦即，藉由使用該氣體之電漿處理，使沉積層55堆積於作為遮罩膜層的光阻膜53之開口部54的側壁面使開口寬度縮小者。
以下詳細說明本發明的實施型態之基板處理方法。
此基板處理方法，係具有：藉由使依據電漿處理所形成之沉積層附著於開口部54的側壁面，來縮小晶圓W之形成於光阻膜53之開口部54的開口寬度，並且對作為中間層的反射防止膜52進行蝕刻之收縮蝕刻步驟。
第4圖及第5圖為顯示本發明的實施型態之基板處理方法的工序圖。
第4圖中，首先準備在矽基材50上依序積層有作為處理對象層之SiN膜51、反射防止膜(BARC膜)52以及光阻膜53之晶圓W(第4圖(A))。於光阻膜53上設置開口部54，開口部54的開口寬度例如為83nm。光阻膜53及反射防止膜52的合計厚度例如為198nm。將此晶圓W送入至製程模組12(參照第2圖)的處理室22內，並載置於載置台23上。
接著藉由APC閥26等，將處理室22內的壓力設定在例如3.3Pa(25mTorr)。此外，將晶圓W的溫度設定在例如80℃。接著從淋浴頭24的氣體供給部30，以流量100~300sccm，較佳為200sccm，將CH3 F氣體供給至處理室22內，並且以流量700~900sccm，較佳為800sccm，將SF6 氣體供給至處理室22內。然後將100W的高頻電力供給至載置台23，並且將600W的高頻電力供給至淋浴頭24。此時，CH3 F氣體及SF6 氣體係藉由施加至處理空間S之高頻電力所激發而成為電漿，並產生離子或自由基(第4圖(B))。此等離子或自由基，係與光阻膜53表面及開口部54的內壁面以及反射防止膜52之未以光阻膜53所覆蓋的部分進行碰撞並反應，使沉積層55堆積於該部分，並對反射防止膜52的該部分進行蝕刻。
藉此，使光阻膜53之開口部54的開口寬度縮小，並且對反射防止膜52進行蝕刻而能夠在該反射防止膜52上，形成與光阻膜53之開口寬度被縮小後的開口部為同樣的開口部。此時，沉積層55亦堆積於反射防止膜52之開口部的側壁面(第4圖(C))。
沉積層55的厚度，從處理開始時逐漸增厚，處理開始的90秒後例如成為32nm(開口寬度：51nm)。藉由此收縮蝕刻步驟，光阻膜53之開口部54的開口寬度由83nm縮小至51nm，同樣的開口寬度之開口部形成於反射防止膜52。可得知收縮蝕刻步驟結束後之光阻膜53及反射防止膜52的合計厚度為163nm，光阻膜53的厚度薄化約35nm。
接著藉由收縮蝕刻步驟，對具備具有開口寬度被縮小至51nm之開口部54的光阻膜53以及反射防止膜52之晶圓W，施以將開口部轉印至處理對象層的SiN膜51之SiN蝕刻步驟。
亦即，將開口部54的開口寬度被縮小至51nm之晶圓W，從製程模組12的處理室22內送出，經由傳遞模組11送入至製程模組13的處理室內並載置於載置台上。然後，藉由APC閥26等，將製程模組13之處理室22內的壓力設定在例如3.3Pa(25mTorr)，將晶圓W的溫度設定在例如80℃，從淋浴頭24的氣體供給部30，將流量比例如為3：1混合有Ar氣體及N2 氣體之混合氣體，以流量例如為800sccm(Ar氣體：600sccm、N2 氣體：200sccm)供給至處理室22內，並且將流量比例如為1：2混合有CH3 F氣體及SF6 氣體之混合氣體，以流量例如為300sccm(CH3 F氣體：100sccm、SF6 氣體：200sccm)供給至處理室22內。然後將600W的高頻電力供給至載置台23，並且將200W的高頻電力供給至淋浴頭24。此時，Ar氣體及N2 氣體的混合氣體以及CH3 F氣體及SF6 氣體的混合氣體，係藉由施加至處理空間S之高頻電力所激發而成為電漿，並產生離子或自由基(第4圖(D))。
此等離子或自由基，係與SiN膜51之未以反射防止膜52、光阻膜53及堆積於其表面之沉積層55所覆蓋的部分進行碰撞並反應，而對SiN膜51的該部分進行蝕刻(第5圖(A))。SiN膜51係被蝕刻至矽基材50暴露出為止。此時，處理開始60秒後的SiN膜51之開口部54的上部開口寬度為28nm，下部開口寬度為16nm。此外，可得知光阻膜53及反射防止膜52的合計厚度為44nm，光阻膜53的厚度極度薄化。
如此，係將於SiN膜51形成有光阻膜53且轉印有藉由收縮蝕刻步驟使其開口寬度被縮小之開口部54的晶圓W，從製程模組13的處理室22內送出，並經由傳遞模組11送入至製程模組14的處理室內並載置於載置台上。
然後，藉由APC閥等，將處理室22內的壓力設定在例如1.3×10Pa(100mTorr)，將晶圓W的溫度設定在例如80℃，從淋浴頭的氣體供給部30，以流量374sccm將O2 氣體供給至處理室內。然後將0~30W的高頻電力供給至載置台23，並且將600W的高頻電力供給至淋浴頭24。此時，O2 氣體係藉由施加至處理空間S之高頻電力所激發而成為電漿，並產生離子或自由基(第5圖(B))。藉由所產生的離子或自由基，對積層於SiN膜51上之反射防止膜52及光阻膜53、以及堆積於該光阻膜53及反射防止膜52之開口部54的側壁面之沉積層55，施以進行灰化之灰化處理。藉此，積層於SiN膜51上之反射防止膜52及光阻膜53、以及堆積於開口部54的側壁面及光阻膜53的上面之沉積層55被去除(第5圖(C))。
灰化處理開始20~90秒後之晶圓W的SiN膜51之開口部54的上部開口寬度為29nm，下部開口寬度為18nm。然後從製程模組14的處理室送出，並結束本處理。
根據本實施型態，由於在收縮蝕刻步驟中藉由使用沉積性氣體的CH3 F氣體與SF6 氣體之混合氣體來施以電漿處理，所以可藉由依據CH3 F氣體所形成之沉積層堆積的收縮效果，與依據SF6 氣體所形成之反射防止膜52的蝕刻效果之相乘效果，使開口部54收縮，並且能夠將與收縮後之開口部的開口寬度為同樣開口寬度之開口部，形成於反射防止膜52。
本實施型態中，係使用將SF6 氣體混合至沉積性氣體的CH3 F氣體之混合氣體作為反應氣體，所以容易進行僅CH3 F氣體中所難以進行之縮小開口寬度時之沉積層堆積量的控制，而能夠進行良好的收縮。此外，由於不需使用HBr等的腐蝕性氣體，所以容易進行處理，而能夠避免基板處理系統之各零件的腐蝕、損傷。
本實施型態中，作為沉積性氣體之CH3 F氣體的供給量，較佳為100~300sccm，SF6 氣體的供給量較佳為700~900sccm。亦即，CH3 F氣體與SF6 氣體的流量比較佳為1：2~1：9，特佳為1：4。
當SF6 氣體的流量比過小時，無法充分獲得反射防止膜52的蝕刻效果，過大時，反射防止膜的蝕刻效果太大而無法充分獲得沉積層堆積的收縮效果。另一方面，當CH3 F氣體的流量比過小時，沉積層的堆積不充分，無法充分獲得充分的收縮效果，過大時，沉積層的堆積量增多，會阻塞開口部的入口，無法充分獲得充分的收縮效果及蝕刻效果。若CH3 F氣體與SF6 氣體的流量比位於上述範圍內，可藉由SF6 的蝕刻效果使離子或自由基到達至反射防止膜52的下方，以蝕刻來形成開口部，並且沉積層55亦容易堆積於開口部的底側壁面，而獲得良好的收縮及蝕刻效果。
SF6 氣體，由於其含氟率較大，可視為用來顯現蝕刻效果的氣體，但由於含有硫(S)，所以有S系生成物所形成之沉積層的附著作用，藉此，可防止收縮後之開口部的側壁面及光阻膜53上面的粗糙及磨損，而發揮達成平滑之平順效果。因此，在下一工序之SiN蝕刻步驟中，可提升開口部剖面形狀之例如其正圓度，而忠實地轉印開口部的剖面形狀。當光阻膜53或反射防止膜52的表面形狀或是開口部側壁面粗糙時，在下一步驟之SiN蝕刻步驟中，無法形成正確剖面形狀的開口部。
另一方面，CH3 F氣體係藉由依據沉積層附著所形成之收縮效果，來控制依據SF6 氣體所形成之反射防止膜52的蝕刻量而作用。
在收縮蝕刻步驟中，亦可藉由在不改變反應氣體種類下，調整施加於載置台23上所載置之晶圓W的偏壓電力，來控制反射防止膜52的蝕刻量。
本實施型態中，收縮蝕刻步驟中的偏壓電力較佳為50W~150W。當偏壓電力未滿50W時，沉積層往開口部側壁面之附著不充分。另一方面，當偏壓電力超過150W時，容易因濺鍍使光阻膜54變得粗糙。基板處理溫度並無特別限定，實用上較佳為室溫，例如為20~100℃。
本實施型態中，收縮蝕刻步驟的處理時間例如為1分鐘至2分鐘。此係由於沉積層附著速度及反射防止膜52的蝕刻速度於處理開始時最快，然後逐漸變遲，並且於2分鐘後幾乎結束之故。
本實施型態中，收縮蝕刻步驟中的處理室內壓力，較佳為1.3Pa(10mTorr)至6.5Pa(50mTorr)。當處理壓力過低時，基板表面容易變得粗糙。另一方面，當處理壓力過高時，基板表面容易磨損。
根據本實施型態，由於在SiN蝕刻步驟中使用Ar、N2 、CH3 F及SF6 之混合氣體，所以具有相對於光阻膜53之高選擇比，可一邊縮小光阻膜53及反射防止膜52之開口部的開口寬度，一邊對SiN膜進行蝕刻。因此不需設置多段的收縮步驟。亦即，可藉由收縮蝕刻步驟及之後的SiN蝕刻步驟，充分使開口部54的開口寬度收縮，而形成滿足半導體裝置的小型化要求之尺寸之開口寬度的開口部。
SiN蝕刻步驟之Ar氣體的流量較佳為300~900sccm，N2 氣體的流量為100~300sccm，CH3 F氣體的流量為50~150sccm，SF6 氣體的流量為100~300sccm。亦即，SiN蝕刻步驟之Ar氣體：N2 氣體：CH3 F氣體：SF6 氣體的流量比，例如為6：2：1：2。
在此，SiN膜51的蝕刻主要是藉由Ar氣體來進行。CH3 F氣體，係發揮藉由使沉積層堆積來控制依據Ar氣體所進行之蝕刻速度之效果(選擇性)。SF6 ，係發揮防止蝕刻後之開口部壁面的粗糙及磨損之功能，並且抵銷或控制依據CH3 F氣體所形成之沉積層附著量。因此，若不需抵銷依據CH3 F氣體所形成之沉積層附著量，則亦可省略SF6 氣體的導入。N2 氣體係控制依據CH3 F氣體所形成之沉積層附著量。
根據本實施型態，在收縮蝕刻步驟中，可縮小光阻膜53之開口部的開口寬度，並且將對應於縮小後的開口部之開口寬度的開口部形成於反射防止膜52。此外，藉由執行之後的SiN蝕刻步驟，可一邊使當初為80nm的開口寬度之開口部54收縮一邊轉印至SiN膜51，而將開口部54的上部開口寬度29nm，下部開口寬度18nm之開口部轉印並形成於SiN膜51。
本實施型態中，係說明處理對象膜為SiN膜51之情況，但處理對象膜並不限定於此，可為TiN膜或其他膜。此外，係說明適用反射防止膜52作為中間層之情況，但中間膜並不限定於反射防止膜。
上述各實施型態中，施以電漿處理之基板並不限定於半導體裝置用的晶圓，亦可為使用於LCD(Liquid Crystal Display：液晶顯示器)或FPD(Flat Panel Display：平面顯示器)等之各種基板，或是光罩、CD基板、印刷配線基板等。
此外，本發明之目的，亦可將記憶有用以實現上述各實施型態的功能之軟體的程式碼之記憶媒體，供給至系統或裝置，並且使該系統或裝置的電腦(或是CPU或MPU等)，將收納於記憶媒體之程式碼讀出並執行而藉此達成。
此時，從記憶媒體所讀出之程式碼本身，可實現上述各實施型態的功能，程式碼及記憶有該程式碼之記憶媒體，係構成本發明。
此外，用以供給程式碼之記憶媒體，例如有軟(Floppy、註冊商標)碟、硬碟、光磁碟、CD-ROM、CD-R、CD-RW、DVD-ROM、DVD-RAM、DVD-RW、DVD+RW等光碟、磁帶、非揮發性記憶卡、ROM等。或者是可經由網路來下載程式碼。
此外，亦包含下列情況，亦即，藉由使電腦執行所讀出之程式碼，不僅可實現上述各實施型態的功能，並且可根據該程式碼的指示，使在電腦中運作之OS(操作系統)等執行實際處理的一部分或全部，並藉由該處理來實現上述各實施型態的功能者。
再者，亦包含下列情況，亦即，從記憶媒體所讀出之程式碼，被寫入於插入至電腦之功能擴張埠或連接至電腦之功能擴張單元中所具備之記憶體後，根據該程式碼的指示，使擴張埠或擴張單元中所具備之CPU等執行該擴張功能之實際處理的一部分或全部，並藉由該處理來實現上述各實施型態的功能者。
10．．．基板處理系統
12、13、14．．．製程模組
50．．．矽基材
51．．．SiN膜
52．．．反射防止膜(BARC(Bottom Anti-Reflection Coating)膜)
53．．．光阻膜
54．．．開口部
55．．．沉積層
第1圖為概略性顯示執行本實施型態之基板處理方法之基板處理系統的構成之俯視圖。
第2圖為沿著第1圖的線II-II之剖面圖。
第3圖為概略性顯示在第1圖的基板處理系統中，施以電漿處理之半導體晶圓的構成之剖面圖。
第4圖為顯示本發明的實施型態之基板處理方法的工序圖。
第5圖為顯示本發明的實施型態之基板處理方法的工序圖。
50．．．矽基材
51．．．SiN膜
52．．．反射防止膜(BARC(Bottom Anti-Reflection Coating)膜)
53．．．光阻膜
54．．．開口部
55．．．沉積層
W．．．晶圓

Claims (11)

  1. 一種基板處理方法，為依序積層處理對象層、中間層及遮罩膜層，並對前述遮罩膜層具有使前述中間層的一部分暴露出之開口部的基板進行處理之基板處理方法，其特徵為具有：藉由從一般式Cx Hy Fz (x、y、z為正整數)所表示之沉積性氣體及SF6 氣體的混合氣體所生成之電漿，使沉積層堆積於前述遮罩膜層之前述開口部的側壁面而將前述開口部的開口寬度縮小，並且對前述中間層進行蝕刻來形成對應於前述縮小後的遮罩膜層開口部之開口部之收縮蝕刻步驟；在前述收縮蝕刻步驟之後，具有：藉由前述沉積性氣體、SF6 氣體、氬氣及氮氣的混合氣體所生成之電漿，或者前述沉積性氣體、氬氣及氮氣的混合氣體所生成之電漿，縮小前述遮罩層及前述中間層的開口寬幅，同時蝕刻處理前述處理對象層之處理對象層蝕刻步驟。
  2. 如申請專利範圍第1項所記載之基板處理方法，其中前述沉積性氣體與前述SF6 氣體之混合比為1：2~1：9。
  3. 如申請專利範圍第2項所記載之基板處理方法，其中前述沉積性氣體與前述SF6 氣體之混合比為1：4。
  4. 如申請專利範圍第1項所記載之基板處理方法，其中前述處理對象層為SiN膜。
  5. 如申請專利範圍第1項所記載之基板處理方法， 其中前述沉積性氣體、SF6 氣體、氬氣及氮氣的混合氣體之流量比，為1：2：6：2。
  6. 如申請專利範圍第1項所記載之基板處理方法，其中前述沉積性氣體、氬氣及氮氣的混合氣體之流量比，為1：6：2。
  7. 如申請專利範圍第1至3項中任一項所記載之基板處理方法，其中前述沉積性氣體為CH3 F氣體。
  8. 如申請專利範圍第1至3項中任一項所記載之基板處理方法，其中在前述收縮蝕刻步驟中，對前述基板施加50W至150W的偏壓電力。
  9. 如申請專利範圍第1至3項中任一項所記載之基板處理方法，其中前述收縮蝕刻步驟的處理時間為1分鐘至2分鐘。
  10. 如申請專利範圍第1至3項中任一項所記載之基板處理方法，其中在前述收縮蝕刻步驟中，將收納前述基板之處理室內壓力調整為1.3Pa(10mTorr)至6.5Pa(50mTorr)。
  11. 如申請專利範圍第1至3項中任一項所記載之基板處理方法，其中在前述收縮蝕刻步驟中，被蝕刻的前述中間層為積層於前述遮罩膜層的下方之反射防止膜。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107842B2 (ja) * 2008-09-12 2012-12-26 東京エレクトロン株式会社 基板処理方法
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
CN103400799B (zh) * 2013-08-14 2016-03-30 上海华力微电子有限公司 接触孔的刻蚀方法
KR101623654B1 (ko) * 2014-11-25 2016-05-23 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법
US9508719B2 (en) 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
JP6919975B2 (ja) 2017-04-14 2021-08-18 キャタピラー エス エー アール エル 作業機械のキャブ抜止構造
JP6925202B2 (ja) * 2017-08-30 2021-08-25 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
CN110119072B (zh) * 2018-02-06 2021-05-14 志圣科技（广州）有限公司 曝光组件及曝光装置
US10741452B2 (en) * 2018-10-29 2020-08-11 International Business Machines Corporation Controlling fin hardmask cut profile using a sacrificial epitaxial structure
US12002715B2 (en) 2019-10-29 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217086A1 (en) * 2002-09-11 2004-11-04 Matsushita Electric Industrial Co., Ltd. Pattern formation method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JPH0212915A (ja) * 1988-06-30 1990-01-17 Sharp Corp 窒化珪素絶縁膜の加工方法
DE4317623C2 (de) * 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
JP4455936B2 (ja) * 2003-07-09 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法とエッチングシステム
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
JP2005210134A (ja) * 2005-02-14 2005-08-04 Matsushita Electric Ind Co Ltd パターン形成方法
JP4640006B2 (ja) * 2005-07-13 2011-03-02 パナソニック株式会社 プラズマディスプレイパネルの製造方法
US7323410B2 (en) * 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
US7531461B2 (en) * 2005-09-14 2009-05-12 Tokyo Electron Limited Process and system for etching doped silicon using SF6-based chemistry
JP2007194284A (ja) * 2006-01-17 2007-08-02 Tokyo Electron Ltd プラズマ処理方法、プラズマ処理装置、及び記憶媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217086A1 (en) * 2002-09-11 2004-11-04 Matsushita Electric Industrial Co., Ltd. Pattern formation method

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Publication number Publication date
JP5102720B2 (ja) 2012-12-19
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JP2010050376A (ja) 2010-03-04
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