KR101534350B1 - 기판 처리 방법 - Google Patents

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Abstract

처리 대상의 기판에 대해, 반도체 디바이스의 소형화 요구를 만족시키는 치수의 개구부로서, 에칭 대상막에 전사하기 위한 개구부를 마스크막 또는 중간막에 형성하는 기판 처리 방법을 제공한다. SiN막(51), 반사 방지막(52) 및 포토 레지스트막(53)이 차례로 적층되고, 포토 레지스트층(53)은 반사 방지막(52)의 일부를 노출시키는 개구부(54)를 갖는 기판(W)을 처리하는 기판 처리 방법으로서, 일반식 CxHyFz(x, y, z는 양의 정수)로 나타내어지는 증착성 가스 예를 들면 CH3F 가스 및 SF6 가스의 혼합 가스로부터 생성된 플라즈마에 의해서 포토 레지스트막(53)의 개구부(54)의 측벽면에 퇴적물을 퇴적시켜 축소시키는 동시에, 반사 방지막(52)을 에칭해서 축소한 개구부(54)에 대응하는 개구부를 반사 방지막(52)에 형성하는 쉬링크 에칭 스텝을 갖는다.

Description

기판 처리 방법{SUBSTRATE PROCESSING METHOD}
본 발명은 기판 처리 방법에 관한 것으로서, 특히 처리 대상층, 중간층, 마스크층이 차례로 적층된 기판을 처리하는 기판 처리 방법에 관한 것이다．
실리콘 기재상에 CVD 처리 등에 의해서 형성된 불순물을 포함하는 산화막 예를 들면 TEOS(Tetra Ethyl Ortho Silicate)막, 도전막 예를 들면 TiN막, 반사 방지막(BARC막) 및 포토 레지스트막이 차례로 적층된 반도체 디바이스용의 웨이퍼가 알려져 있다(예를 들면, 특허문헌 1 참조). 포토 레지스트막은 포토리소그래피에 의해 소정의 패턴으로 형성되며, 반사 방지막 및 도전막의 에칭시에 마스크층으로서 기능한다.
최근, 반도체 디바이스의 소형화가 진행하고 있는 중이며, 상술한 바와 같은 웨이퍼의 표면에 있어서의 회로 패턴을 더욱 미세하게 형성할 필요가 생기고 있다. 이와 같은 미세한 회로 패턴을 형성하기 위해서는 반도체 디바이스의 제조 과정에 있어서, 포토 레지스트막에 있어서의 패턴의 최소 치수를 작게 하여, 작은 치수의 개구부(비어홀이나 트렌치)를 에칭 대상의 막에 형성할 필요가 있다.
[특허문헌 1] 일본국 특허공개공보 제2006-190939호
그러나, 포토 레지스트막에 있어서의 패턴의 최소 치수는 포토리소그래피에서 현상 가능하게 되는 최소 치수에 의해서 규정되지만, 초점거리의 편차 등에 기인하여 포토리소그래피에서 양산 가능한 최소 치수에는 한계가 있다. 예를 들면, 포토리소그래피에서 양산 가능한 최소 치수는 약 80 ㎚이다. 한편, 반도체 디바이스의 소형화 요구를 만족시키는 가공 치수는 30 ㎚ 정도이다.
이와 같이, 반도체 디바이스의 소형화 요구 치수는 점점 작아지고, 소형화 요구를 만족시키는 치수의 개구부를 에칭 대상의 막에 형성하기 위한 기술의 개발이 요망되고 있다.
본 발명의 목적은 처리 대상의 기판에 대해, 반도체 디바이스의 소형화 요구를 만족시키는 치수의 개구부로서, 에칭 대상막에 전사하기 위한 개구부를 마스크막 또는 중간막에 형성하는 기판 처리 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 기판 처리 방법은 처리 대상층, 중간층 및 마스크층이 차례로 적층되고, 상기 마스크층은 상기 중간층의 일부를 노출시키는 개구부를 갖는 기판을 처리하는 기판 처리 방법으로서, 일반식 CxHyFz(x, y, z는 양의 정수)로 나타내어지는 증착성 가스(depositive gas) 및 SF6 가스의 혼합 가스로부터 생성된 플라즈마에 의해서 상기 마스크층의 상기 개구부의 측벽면에 퇴적물(deposition)을 퇴적시켜 상기 개구부의 개구 폭을 축소시키는 동시에, 상기 중간층을 에칭해서 상기 축소한 마스크층의 개구부에 대응하는 개구부를 형성하는 쉬링크 에칭 스텝을 갖는 것을 특징으로 한다. 여기서, C는 탄소, H는 수소, F는 불소이다.
상기 기판 처리 방법에 있어서, 증착성 가스는 CH3F 가스인 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 증착성 가스와 SF6 가스의 혼합비는 1:2 내지 1:9인 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 증착성 가스와 SF6 가스의 혼합비는 1:4인 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 쉬링크 에칭 스텝에 있어서, 기판에 50 W 내지 150 W의 바이어스 전력을 인가시키는 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 쉬링크 에칭 스텝에 있어서의 처리 시간은 1분 내지 2분인 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 쉬링크 에칭 스텝에 있어서, 기판을 수용하는 챔버내 압력을 1.3 Pa(10 ｍTorr) 내지 6.5 Pa(50 ｍTorr)로 조정하는 것을 특징으로 한다.
상기 기판 처리 방법에 있어서, 쉬링크 에칭 스텝에 있어서, 에칭되는 중간층은 마스크층의 아래쪽에 적층된 반사 방지막인 것을 특징으로 한다.
본 발명의 일 실시예의 기판 처리 방법에 따르면, 일반식 CxHyFz(x, y, z는 양의 정수)로 나타내어지는 증착성 가스 및 SF6 가스의 혼합 가스로부터 생성된 플라즈마에 의해서 마스크층의 개구부의 측벽면에 퇴적물을 퇴적시켜 개구부의 개구 폭을 축소시키는 동시에, 중간층을 에칭해서 축소한 마스크층의 개구부에 대응하는 개구부를 형성하므로, 마스크층 및 중간층에, 반도체 디바이스의 소형화 요구를 만족시키는 치수의 개구 폭을 갖는 에칭 대상막에 전사하기 위한 개구 패턴을 형성할 수 있다.
상기 기판 처리 방법에 따르면, 증착성 가스로서 CH3F 가스를 이용하므로, 마스크층의 개구부의 측벽면 및 에칭된 중간층의 개구부측벽면에 퇴적물을 퇴적시켜 개구 폭을 축소시킬 수 있다.
상기 기판 처리 방법에 따르면, 증착성 가스와 SF6 가스의 혼합비를 1:2 내지 1:9로 했으므로, 증착성 가스의 개구 폭 축소(쉬링크) 효과와 SF6 가스의 에칭 효과의 상승(相乘) 작용에 의해서, 중간층을 에칭하면서 마스크층의 개구부 및 중간층에 형성된 개구부의 개구 폭을 축소할 수 있다. 또한, SF6 가스에 기인하는 S계 생성물의 퇴적에 의해서 개구부 측벽면 또는 마스크층 상면의 거칠음을 회피하여 평활성을 유지할 수 있다.
상기 기판 처리 방법에 따르면, 증착성 가스의 쉬링크 효과와 SF6 가스의 에칭 효과의 조화를 최적 상태로 유지할 수 있다.
상기 기판 처리 방법에 따르면, 쉬링크 에칭 스텝에 있어서, 기판에 50 W 내지 150 W의 바이어스 전력을 인가시키는 것에 의해, 개구부 측벽면에의 퇴적물 부착을 효율 좋게 실행할 수 있다.
상기 기판 처리 방법에 따르면, 쉬링크 에칭 스텝에 있어서의 처리 시간을 1분 내지 2분으로 했으므로, 필요 최소한의 처리 시간에서 마스크층 및 중간층에, 축소된 개구 폭의 개구부를 형성할 수 있다.
상기 기판 처리 방법에 따르면, 쉬링크 에칭 스텝에 있어서, 기판을 수용하는 챔버내 압력을 1.3 Pa(10 ｍTorr) 내지 6.5 Pa(50 ｍTorr)로 조정하므로, 기판 표면의 거칠음 및 마모를 억제하는 효과가 얻어진다.
상기 기판 처리 방법에 따르면, 쉬링크 에칭 스텝에 있어서, 에칭되는 중간층을 마스크층의 아래쪽에 적층된 반사 방지막으로 했으므로, 반사 방지막에 마스크층과 마찬가지의 반도체 디바이스의 소형화 요구를 만족시키는 치수의 개구부를 형성할 수 있다.
이하, 본 발명의 실시형태에 대해 도면을 참조하면서 상세하게 기술한다.
우선, 본 발명의 실시형태에 관한 기판 처리 방법을 실행하는 기판 처리 시 스템에 대해 설명한다. 이 기판 처리 시스템은 기판으로서의 반도체 웨이퍼(W)(이하, 단지 「웨이퍼(W)」라 함)에 플라즈마를 이용한 에칭 처리나 애싱 처리를 실시하도록 구성된 복수의 프로세스 모듈을 구비한다.
도 1은 본 실시형태에 관한 기판 처리 방법을 실행하는 기판 처리 시스템의 구성을 개략적으로 나타내는 평면도이다.
도 1에 있어서, 기판 처리 시스템(10)은 평면에서 보아 6각형의 트랜스퍼 모듈(11)과, 해당 트랜스퍼 모듈(11)의 1측면에 접속하는 2개의 프로세스 모듈(12, 13)과, 해당 2개의 프로세스 모듈(12, 13)에 대향하도록 트랜스퍼 모듈(11)의 다른 측면에 접속하는 2개의 프로세스 모듈(14, 15)과, 프로세스 모듈(13)에 인접하고 또한 트랜스퍼 모듈(11)에 접속하는 프로세스 모듈(16)과, 프로세스 모듈(15)에 인접하고 또한 트랜스퍼 모듈(11)에 접속하는 프로세스 모듈(17)과, 직사각형 형상의 반송실로서의 로더 모듈(18)과, 트랜스퍼 모듈(11) 및 로더 모듈(18)의 사이에 배치되고 이들을 연결하는 2개의 로드록 모듈(19, 20)을 구비한다.
트랜스퍼 모듈(11)은 그 내부에 배치된 굴신 및 선회 자유로운 반송 아암(21)을 갖고, 해당 반송 아암(21)은 프로세스 모듈(12 ~ 17)과 로드록 모듈(19, 20)의 사이에 있어서 웨이퍼(W)를 반송한다.
프로세스 모듈(12)은 웨이퍼(W)를 수용하는 처리실 용기(챔버)를 갖고, 해당 챔버 내부에 처리 가스로서 CF계 증착성 가스, 예를 들면 CHF3 가스 및 할로겐계 가스, 예를 들면 SF6 가스의 혼합 가스를 도입하고, 챔버 내부에 전계를 발생시키는 것에 의해서 도입된 처리 가스로부터 플라즈마를 발생시키고, 해당 플라즈마에 의해서 웨이퍼(W)에 에칭 처리를 실시한다.
도 2는 도 1에 있어서의 선 Ⅱ-Ⅱ를 따르는 단면도이다.
도 2에 있어서, 프로세스 모듈(12)은 처리실(챔버)(22)과, 해당 챔버(22)내에 배치된 웨이퍼(W)의 탑재대(23)와, 챔버(22)의 위쪽에 있어서 탑재대(23)와 대향하도록 배치된 샤워헤드(24)와, 챔버(22)내의 가스 등을 배기하는 TMP(Turbo Molecular Pump)(25)와, 챔버(22) 및 TMP(25)의 사이에 배치되고 챔버(22)내의 압력을 제어하는 가변식 버터플라이 밸브로서의 APC(Adaptive Pressure Control) 밸브(26)를 갖는다.
탑재대(23)에는 고주파 전원(27)이 정합기(Matcher)(28)를 거쳐서 접속되어 있고, 해당 고주파 전원(27)은 고주파 전력을 탑재대(23)에 공급한다. 이것에 의해, 탑재대(23)는 하부 전극으로서 기능한다. 또한, 정합기(28)는 탑재대(23)로부터의 고주파 전력의 반사를 저감해서 고주파 전력의 탑재대(23)에의 공급 효율을 최대로 한다. 탑재대(23)는 고주파 전원(27)으로부터 공급된 고주파 전력을 처리공간(S)에 인가한다.
샤워헤드(24)는 원판형상의 가스 공급부(30)로 이루어지고, 가스 공급부(30)는 버퍼실(32)을 갖는다. 버퍼실(32)은 가스 통기 구멍(34)을 거쳐서 챔버(22)내에 연통한다.
버퍼실(32)은 CHF3 가스 공급계 및 SF6 가스 공급계(모두 도시하지 않음)에 접속되어 있다. CHF3 가스 공급계는 버퍼실(32)에 CHF3 가스를 공급한다. 또한, SF6 가스 공급계는 버퍼실(32)에 SF6 가스를 공급한다. 공급된 CHF3 가스 및 SF6 가스는 가스 통기 구멍(34)을 거쳐서 챔버(22)내에 공급된다.
샤워헤드(24)에는 고주파 전원(35)이 정합기(36)를 거쳐서 접속되어 있고, 해당 고주파 전원(35)은 고주파 전력을 샤워헤드(24)에 공급한다. 이것에 의해, 샤워헤드(24)는 상부 전극으로서 기능한다. 또한, 정합기(36)는 정합기(28)와 마찬가지의 기능을 갖는다. 샤워헤드(24)는 고주파 전원(35)으로부터 공급된 고주파 전력을 처리공간(S)에 인가한다.
이 프로세스 모듈(12)의 챔버(22)내에서는 상술한 바와 같이, 탑재대(23) 및 샤워헤드(24)가 처리공간(S)에 고주파 전력을 인가하는 것에 의해, 샤워헤드(24)로부터 처리공간(S)에 공급된 처리 가스를 고밀도의 플라즈마로 해서 이온이나 래디컬을 발생시키고, 후술하는 쉬링크 에칭 스텝을 실행한다.
도 1로 되돌아가, 프로세스 모듈(13)은 프로세스 모듈(12)에 있어서 쉬링크 에칭이 실시된 웨이퍼(W)를 수용하는 처리실(챔버)을 갖고, 해당 챔버 내부에 처리 가스로서 Ar 가스/N2 가스/SF6 가스/CH3F 가스의 혼합 가스를 도입하고, 챔버 내부에 전계를 발생시키는 것에 의해서 도입된 처리 가스로부터 플라즈마를 발생시키고, 해당 플라즈마에 의해서 웨이퍼(W)에 에칭 처리를 실시한다. 또, 프로세스 모듈(13)은 프로세스 모듈(12)과 마찬가지의 구성을 가지며, Ar 가스 공급계, N2 가스 공급계, SF6 가스 공급계 및 CH3F 가스 공급계(모두 도시 생략)를 구비한다.
프로세스 모듈(14)은 프로세스 모듈(13)에 있어서 에칭 처리가 실시된 웨이퍼(W)를 수용하는 처리실(챔버)을 갖고, 해당 챔버 내부에 처리 가스로서 O2 가스를 도입하고, 챔버 내부에 전계를 발생시키는 것에 의해서 도입된 처리 가스로부터 플라즈마를 발생시키고, 해당 플라즈마에 의해서 웨이퍼(W)에 애싱 처리를 실시한다. 또, 프로세스 모듈(14)도 프로세스 모듈(12)과 마찬가지의 구성을 가지며, 각종 가스 공급계에 접속된 가스 공급부(30)로 이루어지는 샤워헤드(24) 대신에, O2 가스 공급계가 버퍼실에 접속된 원판형상의 가스 공급부만으로 이루어지는 샤워헤드(모두 도시하지 않음)를 구비한다.
트랜스퍼 모듈(11), 프로세스 모듈(12 ~ 17)의 내부는 감압 상태로 유지되며, 트랜스퍼 모듈(11)과 프로세스 모듈(12 ~ 17)의 각각은 진공 게이트밸브(12a ~ 17a)를 거쳐서 접속된다.
기판 처리 시스템(10)에서는 로더 모듈(18)의 내부압력이 대기압으로 유지되는 한편, 트랜스퍼 모듈(11)의 내부압력은 진공으로 유지된다. 그 때문에, 각 로드록 모듈(19, 20)은 각각 트랜스퍼 모듈(11)과의 연결부에 진공 게이트밸브(19a, 20a)를 구비하는 동시에, 로더 모듈(18)과의 연결부에 대기 도어 밸브(19b, 20b)를 구비하는 것에 의해서, 그 내부압력을 조정 가능한 진공 예비 반송실로서 구성된다. 또한, 각 로드록 모듈(19, 20)은 로더 모듈(18) 및 트랜스퍼 모듈(11)의 사이에 있어서 수수되는 웨이퍼(W)를 일시적으로 탑재하기 위한 웨이퍼 탑재대(19c, 20c)를 갖는다.
로더 모듈(18)에는 로드록 모듈(19, 20) 이외에, 예를 들면 25개의 웨이퍼(W)를 수용하는 용기로서의 후프(Front Opening Unified Pod)(37)가 각각 탑재되는 예를 들면 3개의 후프 탑재대(38)와, 후프(37)로부터 반출된 웨이퍼(W)의 위치를 프리얼라인먼트하는 오리엔터(39)가 접속되어 있다.
로드록 모듈(19, 20)은 로더 모듈(18)의 긴쪽 방향을 따르는 측벽에 접속되는 동시에 로더 모듈(18)을 사이에 두고 3개의 후프 탑재대(38)와 대향하도록 배치되며, 오리엔터(39)는 로더 모듈(18)의 긴쪽 방향에 관한 일단에 배치된다.
로더 모듈(18)은 내부에 배치된, 웨이퍼(W)를 반송하는 스칼라형 듀얼아암 타입의 반송 아암(40)과, 각 후프 탑재대(38)에 대응하도록 측벽에 배치된 웨이퍼(W)의 투입구로서의 3개의 로드 포트(41)를 갖는다. 반송 아암(40)은 후프 탑재대(38)에 탑재된 후프(37)로부터 웨이퍼(W)를 로드 포트(41)를 경유해서 취출하고, 해당 취출한 웨이퍼(W)를 로드록 모듈(19, 20)이나 오리엔터(39)에 반출 반입한다.
또한, 기판 처리 시스템(10)은 로더 모듈(18)의 긴쪽 방향에 관한 일단에 배치된 오퍼레이션 패널(42)을 구비한다. 오퍼레이션 패널(42)은 예를 들면 LCD(Liquid Crystal Display)로 이루어지는 표시부를 갖고, 해당 표시부는 기판 처리 시스템(10)의 각 구성요소의 동작 상황을 표시한다.
도 3은 도 1의 기판 처리 시스템에 있어서 플라즈마 처리가 실시되는 반도체 웨이퍼의 구성을 개략적으로 나타내는 단면도이다.
도 3에 있어서, 웨이퍼(W)는 실리콘 기재(50)의 표면에 형성된 처리 대상층 으로서의 질화 규소(SiN)막(51)과, SiN막(51)상에 형성된 반사 방지막(BARC막)(52)과, 반사 방지막(52)상에 형성된 포토 레지스트막(마스크층)(53)을 갖는다.
실리콘 기재(50)는 실리콘으로 이루어지는 원판형상의 박판이며, 예를 들면 CVD 처리를 실시하는 것에 의해서 표면에 SiN막(51)이 형성된다. SiN막(51)상에, 예를 들면 도포 처리에 의해서 반사 방지막(52)이 형성된다. 반사 방지막(52)은 임의의 특정 파장의 광, 예를 들면, 포토 레지스트막(53)을 향해 조사되는 ArF 엑시머 레이저 광을 흡수하는 색소를 포함하는 고분자 수지로 이루어지며, 포토 레지스트막(53)을 투과한 ArF 엑시머 레이저 광이 SiN막(51)에 의해서 반사되어 재차 포토 레지스트막(53)에 도달하는 것을 방지한다. 포토 레지스트막(53)은 반사 방지막(52)상에 예를 들면 스핀 코터(도시 생략)를 이용해서 형성된다. 포토 레지스트막(53)은 포지티브형의 감광성 수지로 이루어지고, ArF 엑시머 레이저 광에 조사되면 알칼리 가용성으로 변질된다.
이와 같은 구성의 웨이퍼(W)에 대해, 소정의 패턴으로 반전하는 패턴에 대응한 ArF 엑시머 레이저 광이 스테퍼(stepper)(도시 생략)에 의해서 포토 레지스트막(53)에 조사되어, 포토 레지스트막(53)에 있어서의 ArF 엑시머 레이저 광이 조사된 부분이 알칼리 가용성으로 변질된다. 그 후, 포토 레지스트막(53)에 강알카리성의 현상액이 적하되어 알칼리 가용성으로 변질된 부분이 제거된다. 이것에 의해, 포토 레지스트막(53)으로부터 소정의 패턴으로 반전하는 패턴에 대응한 부분이 제거되기 때문에, 웨이퍼(W)상에는 소정의 패턴을 띠는 예를 들면, 비어 홀을 형성하는 위치에 개구부(54)를 갖는 포토 레지스트막(53)이 남는다.
그런데, 반도체 디바이스의 소형화 요구를 만족시키기 위해서는 작은 치수, 구체적으로는 폭(CD(Critical Dimension)값)이 30 ㎚정도인 개구부(비어 홀이나 트렌치)를 에칭 대상막에 형성할 필요가 있다. 그러나, 포토리소그래피에서 양산 가능한 최소 치수는 예를 들면 80 ㎚정도이기 때문에, 웨이퍼(W)의 에칭 처리에 있어서 반도체 디바이스의 소형화 요구를 만족시키는 개구 폭의 개구부를 에칭 대상막에 형성하는 것은 곤란하였다.
본 발명자는 상술한 반도체 디바이스의 소형화 요구를 만족시키는 개구 폭의 개구부를 웨이퍼(W)에 형성하는 방법을 찾아내기 위해 각종 실험을 실행한 결과, 처리 대상층으로서의 예를 들면 SiN막(51), 반사 방지막(52), 반사 방지막(52)의 일부를 노출시키는 개구부(54)를 갖는 포토 레지스트막(53)이 실리콘 기재(50)상에 차례로 적층된 웨이퍼(W)에 있어서, CF계의 증착성 가스(CxHyFz, 여기서 x, y, z는 양의 정수)와 SF6 가스의 혼합 가스를 이용하여 플라즈마 처리를 실시하는 것에 의해서 포토 레지스트막(53)에 마련된 개구 폭 약 80 ㎚의 개구부(54)의 측벽면에 퇴적물이 퇴적해서 개구 폭이 좁아지는(쉬링크되는) 동시에, 반사 방지막(52)을 에칭해서 쉬링크된 포토 레지스트막(53)의 개구 폭과 마찬가지의 개구 폭을 갖는 개구부를 형성할 수 있는 것을 찾아내고, 본 발명에 도달하였다.
여기서, 증착성 가스는 해당 가스를 이용한 플라즈마 처리에 의해서, 예를 들면 마스크층으로서의 포토 레지스트막(53)의 개구부(54)의 측벽면에 퇴적물(55)을 퇴적시켜 개구 폭을 축소시키는 기능을 갖는 가스를 말한다.
이하, 본 발명의 실시형태에 관한 기판 처리 방법에 대해 상세하게 기술한다.
이 기판 처리 방법은 웨이퍼(W)의 포토 레지스트막(53)에 형성된 개구부(54)의 개구 폭을 플라즈마 처리에 의거하는 퇴적물을 개구부(54)의 측벽면에 부착시키는 것에 의해서 축소시키는 동시에, 중간층으로서의 반사 방지막(52)을 에칭하는 쉬링크 에칭 스텝을 갖는다.
도 4 및 도 5a 내지 5c는 본 발명의 실시형태에 있어서의 기판 처리 방법을 나타내는 공정도이다.
도 4에 있어서, 우선, 실리콘 기재(50)상에 처리 대상층으로서의 SiN막(51), 반사 방지막(BARC막)(52) 및 포토 레지스트막(53)이 차례로 적층된 웨이퍼(W)를 준비한다(도 4의 (a)). 포토 레지스트막(53)에는 개구부(54)가 마련되어 있고, 개구부(54)의 개구 폭은 예를 들면 83 ㎚이다. 포토 레지스트막(53) 및 반사 방지막(52)의 합계 두께는 예를 들면 198 ㎚이다. 이 웨이퍼(W)를 프로세스 모듈(12)(도 2 참조)의 챔버(22)내에 반입하고, 탑재대(23)상에 탑재한다.
다음에, 챔버(22)내의 압력을 APC 밸브(26) 등에 의해서 예를 들면 3.3 Pa(25 ｍTorr)로 설정한다. 또한, 웨이퍼(W)의 온도를 예를 들면 80℃로 설정한다. 그리고, 샤워헤드(24)의 가스 공급부(30)로부터 CH3F 가스를 유량 100 ~ 300 sccm, 바람직하게는 200 sccm으로 챔버(22)내에 공급하는 동시에, SF6 가스를 유량 700 ~ 900sccm, 바람직하게는 800 sccm으로 챔버(22)내에 공급한다. 그리고, 탑재대(23) 에 100 W의 고주파 전력을 공급하는 동시에, 샤워헤드(24)에 600 W의 고주파 전력을 공급한다. 이 때, CH3F 가스 및 SF6이 처리공간(S)에 인가된 고주파 전력에 의해서 여기되어 플라즈마가 되고, 이온이나 래디컬이 발생한다(도 4의 (b)). 이들 이온이나 래디컬은 포토 레지스트막(53)의 표면 및 개구부(54)의 내벽면과 반사 방지막(52)에 있어서의 포토 레지스트막(53)에 의해서 덮여 있지 않은 부분과 충돌, 반응하고, 해당 부분에 퇴적물(55)을 퇴적시키는 동시에, 반사 방지막(52)의 해당 부분을 에칭한다.
이것에 의해서, 포토 레지스트막(53)의 개구부(54)의 개구 폭이 축소되는 동시에, 반사 방지막(52)을 에칭해서 해당 반사 방지막(52)에 포토 레지스트막(53)에 있어서의 개구 폭이 축소된 개구부와 마찬가지의 개구부가 형성된다. 이 때, 반사 방지막(52)의 개구부의 측벽면에도 퇴적물(55)이 퇴적된다(도 4의 (c)).
퇴적물(55)의 두께는 처리 개시시부터 점차 두꺼워지고, 처리개시 90초 후에는 예를 들면 32 ㎚(개구 폭: 51 ㎚)로 되었다. 이 쉬링크 에칭 스텝에 의해서, 포토 레지스트막(53)의 개구부(54)의 개구 폭은 83 ㎚에서 51 ㎚까지 축소하고, 마찬가지의 개구 폭의 개구부가 반사 방지막(52)에 형성되었다. 쉬링크 에칭 스텝 종료 후의 포토 레지스트막(53) 및 반사 방지막(52)의 합계 두께는 163 ㎚이며, 포토 레지스트막(53)의 두께가 35 ㎜정도 얇아진 것을 알 수 있다.
다음에, 쉬링크 에칭 스텝에 의해서, 개구 폭이 51 ㎚로 축소된 개구부(54)를 갖는 포토 레지스트막(53) 및 반사 방지막(52)을 구비한 웨이퍼(W)에 대해, 개 구부를 처리 대상층인 SiN막(51)에 전사하는 SiN 에칭 스텝이 실시된다.
즉, 개구부(54)의 개구 폭이 51 ㎚로 축소된 웨이퍼(W)를 프로세스 모듈(12)의 챔버(22)내로부터 반출하고, 트랜스퍼 모듈(11)을 경유해서 프로세스 모듈(13)의 챔버내에 반입하여 탑재대상에 탑재한다. 그 후, 프로세스 모듈(13)의 챔버(22)내의 압력을 APC밸브(26) 등에 의해서 예를 들면 3.3 Pa(25 ｍTorr)로 설정하고, 웨이퍼(W)의 온도를 예를 들면 80℃로 설정하며, 샤워헤드(24)의 가스 공급부(30)로부터, Ar 가스와 N2 가스를 유량비 예를 들면 3:1로 혼합한 혼합 가스를 유량, 예를 들면 800 sccm(Ar 가스: 600 sccm, N2 가스: 200 sccm)로 챔버(22)내에 공급하는 동시에, CH3F 가스와 SF6 가스를 유량비, 예를 들면 1:2로 혼합한 혼합 가스를 유량 예를 들면 300 sccm(CH3F 가스: 100 sccm, SF6 가스: 200 sccm)으로 챔버(22)내에 공급한다. 그리고, 탑재대(23)에 600 W의 고주파 전력을 공급하는 동시에, 샤워헤드(24)에 200 W의 고주파 전력을 공급한다. 이 때, Ar 가스 및 N2 가스의 혼합 가스와 CH3F 가스 및 SF6 가스의 혼합 가스가 처리공간(S)에 인가된 고주파 전력에 의해서 플라즈마가 되고, 이온이나 래디컬이 발생한다(도 4의 (d)).
이들 이온이나 래디컬은 SiN막(51)에 있어서의 반사 방지막(52), 포토 레지스트막(53) 및 그 표면에 퇴적하는 퇴적물(55)에 의해서 덮여 있지 않은 부분과 충돌, 반응하고, SiN막(51)의 해당 부분을 에칭한다(도 5a). SiN막(51)은 실리콘 기재(50)가 노출될 때까지 에칭된다. 이 때, 처리개시 60초 후의 SiN막(51)에 있어서 의 개구부(54)의 상부 개구 폭은 28 ㎚, 하부 개구 폭은 16 ㎚이었다. 또한, 포토 레지스트막(53) 및 반사 방지막(52)의 합계 두께는 44 ㎚이며, 포토 레지스트막(53)의 두께가 상당히 얇아진 것을 알 수 있다.
이와 같이 하여 SiN막(51)에, 포토 레지스트막(53)에 형성되고, 쉬링크 에칭 스텝에 의해서 그 개구 폭이 축소된 개구부(54)가 전사된 웨이퍼(W)를 프로세스 모듈(13)의 챔버(22)내로부터 반출하고, 트랜스퍼 모듈(11)을 경유해서 프로세스 모듈(14)의 챔버내에 반입하여 탑재대상에 탑재한다.
다음에, 챔버(22)내의 압력을 APC 밸브 등에 의해서 1.3×10 Pa(100 ｍTorr)로 설정한다. 그리고, 웨이퍼(W)의 온도를 예를 들면 80℃로 설정한 후, 샤워헤드의 가스 공급부(30)로부터 O2 가스를 유량 374 sccm으로 챔버내에 공급한다. 그리고, 탑재대(23)에 0 ~ 30 W의 고주파 전력을 공급하는 동시에, 샤워헤드(24)에 600 W의 고주파 전력을 공급한다. 이 때, O2 가스가 처리공간(S)에 인가된 고주파 전력에 의해서 플라즈마가 되고, 이온이나 래디컬이 발생한다(도 5b). 발생한 이온 및 래디컬에 의해서 SiN막(51)상에 적층되어 있는 반사 방지막(52) 및 포토 레지스트막(53)과 해당 포토 레지스트막(53) 및 반사 방지막(52)의 개구부(54)의 측벽면에 퇴적한 퇴적물(55)을 애싱하는 애싱 처리를 실시한다. 이것에 의해, SiN막(51)에 적층되어 있는 반사 방지막(52), 포토 레지스트막(53), 및 개구부(54)의 측벽면 및 포토 레지스트막(53)의 상면에 퇴적한 퇴적물(55)이 제거된다(도 5c).
애싱 처리 개시 20 ~ 90초 후의 웨이퍼(W)에 있어서의 SiN막(51)의 개구 부(54)의 상부 개구 폭은 29 ㎚, 하부 개구 폭은 18 ㎚이었다. 그 후, 웨이퍼(W)를 프로세스 모듈(14)의 챔버로부터 반출하고, 본 처리를 종료하였다.
본 실시형태에 의하면, 쉬링크 에칭 스텝에 있어서, 증착성 가스인 CH3F 가스와 SF6 가스의 혼합 가스를 이용하여 플라즈마 처리를 실시하는 것에 의해, CH3F 가스에 의한 퇴적물 퇴적에 의한 쉬링크 효과와 SF6 가스에 의한 반사 방지막(52)의 에칭 효과의 상승 효과에 의해서 개구부(54)를 쉬링크하는 동시에, 쉬링크된 개구부의 개구 폭과 마찬가지의 개구 폭의 개구부를 반사 방지막(52)에 형성할 수 있다.
본 실시형태에 있어서, 반응 가스로서 증착성 가스인 CH3F 가스에 SF6을 혼합한 혼합 가스를 이용했으므로, CH3F 가스만으로는 곤란한 개구 폭을 축소시킬 때의 퇴적물 퇴적량의 제어가 용이하게 되고, 양호한 쉬링크가 가능하게 된다. 또한, HBr 등의 부식성 가스를 이용할 필요가 없으므로 취급이 용이하고, 기판 처리 시스템에 있어서의 각 부품의 부식, 손상을 회피할 수 있다.
본 실시형태에 있어서, 증착성 가스로서의 CH3F 가스의 공급량은 100 ~ 300 sccm인 것이 바람직하고, SF6 가스의 공급량은 700 ~ 900 sccm인 것이 바람직하다. 즉, CH3F 가스와 SF6 가스의 유량비는 1:2 ~ 1:9인 것이 바람직하며, 특히 1:4인 것이 바람직하다.
SF6 가스의 유량비가, 너무 작으면 반사 방지막(52)의 에칭 효과가 충분히 얻어지지 않고, 너무 크면 반사 방지막의 에칭 효과가 너무 커져 퇴적물 퇴적에 의한 쉬링크 효과가 충분히 얻어지지 않는다. 한편, CH3F 가스의 유량비가, 너무 작으면 퇴적물의 퇴적이 불충분하고 충분한 쉬링크 효과가 얻어지지 않으며, 너무 크면 퇴적물의 퇴적량이 많아져 개구부의 입구를 막는 것으로 되고, 충분한 쉬링크 효과 및 에칭 효과가 얻어지지 않는다. CH3F 가스와 SF6 가스의 유량비가 상기 범위내이면, SF6의 에칭 효과에 의해서 반사 방지막(52)의 아래쪽까지 이온 또는 래디컬이 도달하여 에칭에 의한 개구부를 형성할 수 있는 동시에, 개구부의 바닥 측벽면에도 퇴적물(55)이 퇴적하기 쉬워져, 양호한 쉬링크 및 에칭 효과가 얻어진다.
SF6 가스는 불소 함유율이 크기 때문에 에칭 효과 발현용의 가스로 고려되지만, 유황(S)을 함유하고 있기 때문에 S계 반응 생성물에 의한 퇴적물 부착 작용이 있고, 이것에 의해서, 쉬링크된 개구부의 측벽면 및 포토 레지스트막(53) 상면의 거칠음 및 마모를 방지해서 원활하게 하는 스무딩 효과가 발휘된다. 따라서, 다음 공정인 SiN 에칭 스텝에 있어서, 개구부 단면형상의 예를 들면 진원도가 향상하고, 개구부의 단면형상을 충실하게 전사할 수 있게 된다. 또, 포토 레지스트막(53) 또는 반사 방지막(52)의 표면 혹은 개구부 측벽면이 거칠어지면, 다음 스텝인 SiN 에칭 스텝에서 정확한 단면형상의 개구부를 형성할 수 없게 된다.
한편, CH3F 가스는 퇴적물 부착에 의한 쉬링크 효과에 의해서, SF6 가스에 의한 반사 방지막(52)의 에칭량을 제어하도록 작용한다.
또, 쉬링크 에칭 스텝에 있어서, 반응 가스종을 변경하는 일 없이 탑재대(23)에 탑재된 웨이퍼(W)에 인가되는 바이어스 전력을 조정하는 것에 의해서, 반사 방지막(52)에 있어서의 에칭량을 제어할 수도 있다.
본 실시형태에 있어서, 쉬링크 에칭 스텝에 있어서의 바이어스 전력은 50 W 내지 150 W인 것이 바람직하다. 바이어스 전력이 50 W 미만이면, 개구부 측벽면에의 퇴적물 부착이 불충분하게 된다. 한편, 바이어스 전력이 150 W를 넘으면, 스퍼터링에 의해서 포토 레지스트막(54)이 거칠어지기 쉬워진다. 기판 처리 온도는 특히 한정되지 않지만, 실온 예를 들면 20℃ ~ 100℃가 실용상 바람직하다.
본 실시형태에 있어서, 쉬링크 에칭 스텝의 처리 시간은 예를 들면 1분 내지 2분이다. 퇴적물 부착 속도 및 반사 방지막(52)의 에칭 속도는 처리 개시시가 가장 빠르고, 그 후 점차 느려지며, 2분 후에는 거의 수렴하기(변하지 않기) 때문이다．
본 실시형태에 있어서, 쉬링크 에칭 스텝에 있어서의 챔버내 압력은 1.3 Pa(10 ｍTorr) 내지 6.6 Pa(50 ｍTorr)인 것이 바람직하다. 처리압력이 너무 낮으면 기판 표면이 거칠어지기 쉬워진다. 한편, 처리압력이 너무 높으면 기판 표면이 마모되기 쉬워진다.
본 실시형태에 의하면, SiN 에칭 스텝에 있어서, Ar, N2, CH3F 및 SF6의 혼합 가스를 이용했으므로, 포토 레지스트막(53)에 대한 높은 선택비를 갖고, 포토 레지스트막(53) 및 반사 방지막(52)의 개구부의 개구 폭을 축소하면서 SiN막을 에칭할 수 있다. 따라서, 쉬링크 스텝을 다단으로 마련할 필요는 없다. 즉, 쉬링크 에칭 스텝과, 그 후의 SiN 에칭 스텝에 의해서, 개구부(54)의 개구 폭을 충분히 쉬링크해서 반도체 디바이스의 소형화 요구를 만족시키는 치수의 개구 폭의 개구부를 형성할 수 있다.
SiN 에칭 스텝에 있어서의 Ar 가스의 유량은 300 ~ 900 sccm, N2 가스의 유량은 100 ~ 300 sccm, CH3F 가스의 유량은 50 ~ 150 sccm, SF6 가스의 유량은 100 ~ 300 sccm인 것이 바람직하다. 즉, SiN 에칭 스텝에 있어서의 Ar 가스: N2 가스: CH3F 가스: SF6 가스의 유량비는 예를 들면 6:2:1:2이다.
여기서, SiN막(51)의 에칭은 주로 Ar 가스에 의해서 실행된다. CH3F 가스는 퇴적물을 퇴적시키는 것에 의해서 Ar 가스에 의한 에칭 속도를 제어하는 효과(선택성)를 발휘한다. SF6은 에칭 후의 개구부 벽면의 거칠음 및 마모를 방지하는 기능을 발휘하고, 또한 CH3F 가스에 의한 퇴적물 부착량을 상쇄, 또는 제어하고 있다. 따라서, CH3F 가스에 의한 퇴적물 부착량을 상쇄시킬 필요가 없으면, SF6 가스의 도입을 생략하는 것도 가능하다. N2 가스는 CH3F 가스에 의한 퇴적물 부착량의 제어를 하고 있다.
본 실시형태에 의하면, 쉬링크 에칭 스텝에 있어서, 포토 레지스트막(53)의 개구부의 개구 폭을 축소하는 동시에, 축소한 개구부에 대응하는 개구 폭의 개구부 를 반사 방지막(52)에 형성할 수 있다. 또한, 그 후, SiN 에칭 스텝을 실행하는 것에 의해, 당초 80 ㎚의 개구 폭이었던 개구부(54)를 쉬링크하면서 SiN막(51)에 전사하여, 개구부(54)의 상부 개구 폭 29 ㎚, 하부 개구 폭 18 ㎚의 개구부를 SiN막(51)에 전사, 형성할 수 있다.
본 실시형태에 있어서, 처리 대상막이 SiN막(51)인 경우에 대해 설명했지만, 처리 대상막은 이것에 한정되는 것은 아니고, TiN막, 그 밖의 막이어도 좋다. 또한, 중간층으로서 반사 방지막(52)을 적용한 경우에 대해 설명했지만, 중간막은 반사 방지막에 한정되는 것은 아니다.
상술한 각 실시형태에 있어서, 플라즈마 처리가 실시되는 기판은 반도체 디바이스용의 웨이퍼에 한정되지 않고, LCD(Liquid Crystal Display)나 FPD(Flat Panel Display) 등에 이용하는 각종 기판이나, 포토 마스크, CD 기판, 프린트 기판 등이어도 좋다.
또한, 본 발명의 목적은 상술한 각 실시형태의 기능을 실현하는 소프트웨어의 프로그램 코드를 기억한 기억 매체를, 시스템 혹은 장치에 공급하고, 그 시스템 혹은 장치의 컴퓨터(또는 CPU나 MPU 등)가 기억 매체에 저장된 프로그램 코드를 판독하고 실행하는 것에 의해서도 달성된다.
이 경우, 기억 매체로부터 판독된 프로그램 코드 자체가 상술한 각 실시형태의 기능을 실현하는 것으로 되고, 그 프로그램 코드 및 해당 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
또한, 프로그램 코드를 공급하기 위한 기억 매체로서는 예를 들면, 플로피 (등록상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD-ROM, DVD-RAM, DVD-RW, DVD+RW 등의 광디스크, 자기 테이프, 불휘발성의 메모리 카드, ROM 등을 이용할 수 있다. 또는 프로그램 코드를 네트워크를 거쳐서 다운로드해도 좋다.
또한, 컴퓨터가 판독한 프로그램 코드를 실행하는 것에 의해, 상술한 각 실시형태의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 지시에 의거하여, 컴퓨터상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 실행하고, 그 처리에 의해서 상술한 각 실시형태의 기능이 실현되는 경우도 포함된다.
또한, 기억 매체로부터 판독된 프로그램 코드가, 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 구비되는 메모리에 기입된 후, 그 프로그램 코드의 지시에 의거하여, 그 확장기능을 확장 보드나 확장 유닛에 구비되는 CPU 등이 실제의 처리의 일부 또는 전부를 실행하고, 그 처리에 의해서 상술한 각 실시형태의 기능이 실현되는 경우도 포함된다.
도 1은 본 실시형태에 관한 기판 처리 방법을 실행하는 기판 처리 시스템의 구성을 개략적으로 나타내는 평면도.
도 2는 도 1에 있어서의 선 Ⅱ-Ⅱ를 따르는 단면도.
도 3은 도 1의 기판 처리 시스템에 있어서 플라즈마 처리가 실시되는 반도체 웨이퍼의 구성을 개략적으로 나타내는 단면도.
도 4는 본 발명의 실시형태에 있어서의 기판 처리 방법을 나타내는 공정도.
도 5a 내지 5c는 본 발명의 실시형태에 있어서의 기판 처리 방법을 나타내는 공정도.
도면의 주요부분에 관한 부호의 설명
10: 기판 처리 시스템 12, 13, 14: 프로세스 모듈
50: 실리콘 기재 51: SiN막
52: 반사 방지막(BARC막) 53: 포토 레지스트막
54: 개구부 55: 퇴적물

Claims (10)

  1. 처리 대상층, 중간층 및 마스크층이 차례로 적층되고, 상기 마스크층은 상기 중간층의 일부를 노출시키는 개구부를 갖는 기판을 처리하는 기판 처리 방법으로서,
    쉬링크(shrink) 에칭 스텝을 가지며,
    상기 쉬링크 에칭 스텝은, 일반식 CxHyFz(x, y, z는 양의 정수)로 나타내어지는 증착성 가스(depositive gas) 및 SF6 가스를, 혼합비가 1:4~1:9로 되도록 혼합한 혼합 가스로부터 생성된 플라즈마에 의해서 상기 마스크층의 상기 개구부의 측벽면에 퇴적물(deposition)을 퇴적시켜 상기 개구부의 개구 폭을 축소시키는 동시에, 상기 중간층을 에칭해서 상기 축소한 마스크층의 개구부에 대응하는 개구부를 형성하는 것인 기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 증착성 가스는 CH3F 가스인 것을 특징으로 하는 기판 처리 방법.
  3. 제 1 항에 있어서,
    상기 쉬링크 에칭 스텝에 있어서, 상기 기판에 50 W 내지 150 W의 바이어스 전력을 인가시키는 것을 특징으로 하는 기판 처리 방법.
  4. 제 1 항에 있어서,
    상기 쉬링크 에칭 스텝에 있어서의 처리 시간은 1분 내지 2분인 것을 특징으로 하는 기판 처리 방법.
  5. 제 1 항에 있어서,
    상기 쉬링크 에칭 스텝에 있어서, 상기 기판을 수용하는 챔버내 압력을 1.3 Pa(10 ｍTorr) 내지 6.5 Pa(50 ｍTorr)로 조정하는 것을 특징으로 하는 기판 처리 방법.
  6. 제 1 항에 있어서,
    상기 쉬링크 에칭 스텝에 있어서, 에칭되는 상기 중간층은 상기 마스크층의 아래쪽에 적층된 반사 방지막인 것을 특징으로 하는 기판 처리 방법.
  7. 제 1 항에 있어서,
    상기 쉬링크 에칭 스텝 후에, 상기 증착성 가스, SF6 가스, Ar 가스 및 N2 가스의 혼합 가스로부터 생성된 플라즈마 또는 상기 증착성 가스, Ar 가스 및 N2 가스의 혼합 가스로부터 생성된 플라즈마에 의해, 상기 마스크층 및 상기 중간층의 개구폭을 축소시키면서, 상기 처리 대상층을 에칭하는 처리 대상층 에칭 단계를 갖는 것을 특징으로 하는 기판 처리 방법.
  8. 제 7 항에 있어서,
    상기 쉬링크 에칭 스텝 후에, 상기 증착성 가스, SF6 가스, Ar 가스 및 N2 가스의 혼합 가스의 유량비는, 1:2:6:2인 것을 특징으로 하는 기판 처리 방법.
  9. 제 7 항에 있어서,
    상기 쉬링크 에칭 스텝 후에, 상기 증착성 가스, Ar 가스 및 N2 가스의 혼합 가스의 유량비는, 1:6:2인 것을 특징으로 하는 기판 처리 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 처리 대상층은, SiN막인 것을 특징으로 하는 기판 처리 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107842B2 (ja) * 2008-09-12 2012-12-26 東京エレクトロン株式会社 基板処理方法
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
CN103400799B (zh) * 2013-08-14 2016-03-30 上海华力微电子有限公司 接触孔的刻蚀方法
KR101623654B1 (ko) * 2014-11-25 2016-05-23 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법
US9508719B2 (en) 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
JP6919975B2 (ja) 2017-04-14 2021-08-18 キャタピラー エス エー アール エル 作業機械のキャブ抜止構造
JP6925202B2 (ja) * 2017-08-30 2021-08-25 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
CN110119072B (zh) * 2018-02-06 2021-05-14 志圣科技（广州）有限公司 曝光组件及曝光装置
US10741452B2 (en) * 2018-10-29 2020-08-11 International Business Machines Corporation Controlling fin hardmask cut profile using a sacrificial epitaxial structure
US20210125875A1 (en) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349784A (ja) * 1993-05-27 1994-12-22 Robert Bosch Gmbh 基板を異方性プラズマエッチングする方法および装置、および電子部品またはセンサー素子
JP2005210134A (ja) * 2005-02-14 2005-08-04 Matsushita Electric Ind Co Ltd パターン形成方法
KR20080044340A (ko) * 2005-09-14 2008-05-20 도쿄엘렉트론가부시키가이샤 Ｓｆ６계 화학 조성을 이용하여 도핑된 실리콘을 에칭하기위한 프로세스 및 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JPH0212915A (ja) * 1988-06-30 1990-01-17 Sharp Corp 窒化珪素絶縁膜の加工方法
JP3672900B2 (ja) 2002-09-11 2005-07-20 松下電器産業株式会社 パターン形成方法
JP4455936B2 (ja) * 2003-07-09 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法とエッチングシステム
KR100632658B1 (ko) 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
JP4640006B2 (ja) * 2005-07-13 2011-03-02 パナソニック株式会社 プラズマディスプレイパネルの製造方法
US7323410B2 (en) * 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
JP2007194284A (ja) * 2006-01-17 2007-08-02 Tokyo Electron Ltd プラズマ処理方法、プラズマ処理装置、及び記憶媒体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349784A (ja) * 1993-05-27 1994-12-22 Robert Bosch Gmbh 基板を異方性プラズマエッチングする方法および装置、および電子部品またはセンサー素子
JP2005210134A (ja) * 2005-02-14 2005-08-04 Matsushita Electric Ind Co Ltd パターン形成方法
KR20080044340A (ko) * 2005-09-14 2008-05-20 도쿄엘렉트론가부시키가이샤 Ｓｆ６계 화학 조성을 이용하여 도핑된 실리콘을 에칭하기위한 프로세스 및 시스템

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