TWI482157B - 快閃記憶體與相關聯方法 - Google Patents

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TWI482157B TW096144924A TW96144924A TWI482157B TW I482157 B TWI482157 B TW I482157B TW 096144924 A TW096144924 A TW 096144924A TW 96144924 A TW96144924 A TW 96144924A TW I482157 B TWI482157 B TW I482157B
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Description

快閃記憶體與相關聯方法 發明領域
本發明一般是關於非依電性記憶體裝置，且尤其是關於在快閃記憶體裝置內讀取及寫入資料之技術。
 發明背景
非依電性記憶體裝置在消費電子裝置中變得越來越流行。非依電性記憶體裝置之一例子是將資訊儲存在一半導體裝置內且不需要電源就可保持資訊的快閃記憶體裝置。
具有改良在快閃記憶體裝置內讀取及寫入資料之方法的需求。
依據本發明之一較佳實施例，係特地提出一種方法，其包含以下步驟：規劃一快閃記憶體胞元；將一字組線電壓耦接到該快閃記憶體胞元；以及在多個區間處感測該快閃記憶體胞元之一狀態以產生多個資料，從而指出該快閃記憶體胞元之該狀態。圖式簡單說明第1圖描述了依據各個實施例的一記憶體系統之一方塊圖；第2圖描述了依據各個實施例的一記憶體電路之一電氣示意圖； 第3圖描述了依據各個實施例的一規劃驗證操作的一時序圖；第4A及4B圖描述了依據各個實施例的一規劃驗證操作的電壓；第5圖描述了依據各個實施例的一讀取操作的一時序圖；第6圖描述了依據各個實施例的一記憶體電路之一電氣示意圖；第7圖描述了依據各個實施例的一讀取操作之一時序圖；第8圖描述了依據各個實施例的幾個方法之一流程圖；第9圖描述了依據各個實施例的幾種方法之一流程圖；第10圖描述了依據各個實施例的一行動資料處理機之一方塊圖；第11圖描述了依據各個實施例的一記憶體元件之一方塊圖。
 較佳實施例之詳細說明
此處所描述的實施例僅僅是說明性的。因此，所示的實施例不應被認為限制申請專利範圍。
依據各個實施例，詞語“脈衝”表示在一有限時期施加一被選擇的電壓位準給一端子。該項領域內具有通常知識者應明白的是，在該有限時期可連續施加單個脈衝，或者可包括一系列依序施加的較短的離散脈衝且具有等於該有 限時期的一總和或總的時期。
依據各個實施例，當每個電晶體或浮閘電晶體記憶體胞元被其閘極上的超過其臨界電壓Vt 的一電壓導通時被描述為被啟動或接通，且當該電晶體或浮閘電晶體記憶體胞元之閘極上的電壓低於該臨界電壓Vt 且該電晶體或浮閘電晶體記憶體胞元未導通時，該電晶體或浮閘電晶體記憶體胞元被描述為處於未作用狀態或被截止。
依據各個實施例，一電壓藉由將其與一參考電壓比較而被評估。依據各個實施例，一電壓藉由將該電壓耦接到一反相器之一輸入端以將該電壓與該反相器之一臨界電壓比較而被評估。該反相器可以是一閂鎖器電路。該反相器之一輸出端的一狀態可隨著其輸入端的電壓及其臨界電壓而變化。
此處所說明且描述的所有時序圖顯示了電壓或信號v對時間t。
第1圖描述了依據各個實施例的一記憶體系統100之一方塊圖。該記憶體系統100可以被稱為一物件。該記憶體系統100包括電氣可抹除且可規劃唯讀記憶體裝置(EEPROM)之一陣列102。該陣列102內的EEPROM也被稱為快閃記憶體胞元或浮閘電晶體記憶體胞元。該等浮閘電晶體記憶體胞元可具有兩臨界電壓Vt 中的一者，或者可以是保持四個或多個臨界電壓Vt 中的一者的多狀態胞元。該記憶體系統100也包括一控制器104。該控制器104被耦接以提供指令給感測放大器控制邏輯及暫存器110，該感測放 大器控制邏輯及暫存器110接著被耦接以提供控制信號給一感測放大及閂鎖器112。該控制器104也耦接以提供指令給一位元線偏壓產生及暫存器120，該位元線偏壓產生及暫存器120接著被耦接以提供一控制信號給一位元線偏壓電晶體122。該感測放大及閂鎖器112及該位元線偏壓電晶體122都耦接到該陣列102以感測且閂鎖來自該陣列102內的快閃記憶體胞元之資料。該感測放大及閂鎖器112及該位元線偏壓電晶體122也可被稱為該記憶體系統100之一快取記憶體，因為它們執行快取記憶體之功能。該感測放大及閂鎖器112內的自該陣列102閂鎖的資料耦接到該控制器104。該控制器104處理來自該感測放大及閂鎖器112的資料，且將該資料耦接到一輸出多工器130，該輸出多工器130接著將該資料耦接到資料墊132。
該控制器104是一機器且可以是一基於電腦的系統內的一處理器、一微處理器、一狀態機、或者是一電腦可讀媒體或耦接到一電腦可讀媒體或一機器可存取媒體(例如一記憶體)的一特定應用積體電路，以依據此處所描述的各個實施例執行功能及方法。該記憶體可以是該陣列102或者可包括電氣元件、光學元件或電磁元件。該電腦可讀媒體或一機器可存取媒體可包括相關聯資訊，例如電腦程式指令、資料或以上二者，當其等被存取時導致一機器執行此處所描述的動作。
第2圖描述了依據各個實施例的一記憶體電路200之一電氣示意圖。在第2圖中描述的是快閃記憶體胞元或浮閘電 晶體記憶體胞元202之一反及串。在該反及串內具有32個快閃記憶體胞元202，編號為0至31。該快閃記憶體胞元202之反及串與其他快閃記憶體胞元之反及串設於該陣列102內。每個快閃記憶體胞元202由耦接到其閘極端的32個字組線信號WL0至WL31中的各自的字組線信號控制。
每個快閃記憶體胞元202包括一源極、一汲極、一浮閘及一控制閘。該快閃記憶體胞元202在每個反及串內將汲極與源極耦接。該反及串包括一源極選擇電晶體204，是耦接在該第一快閃記憶體胞元202之一源極與一地電壓參考之間的一n－通道電晶體。在該反及串之另一端，一汲極選擇電晶體206是耦接在最後一個快閃記憶體胞元202之一汲極與其餘記憶體電路200的一n－通道電晶體。該汲極選擇電晶體206與一偏壓電晶體M0 210及一負載電晶體212串聯耦接在該反及串與一位元線208之間。該位元線208具有一電壓BL及一電容CBL 。該偏壓電晶體210是具有耦接到該汲極選擇電晶體206的一源極及一汲極的一n－通道電晶體。該負載電晶體212是具有耦接到該偏壓電晶體210之汲極的一汲極及耦接到一電壓供應器Vcc的一源極的一p－通道電晶體。一源極選擇控制信號SGS耦接到該源極選擇電晶體204之一控制閘，且一汲極選擇控制信號SGD耦接到該汲極選擇電晶體206之一控制閘。一控制信號BLBIAS耦接到該偏壓電晶體210之一控制閘，且一控制信號PLOAD耦接到該負載電晶體212之一控制閘。該偏壓電晶體210是第1圖中所示的該記憶體系統100中的該等偏壓電晶體122中的一者。
該位元線208耦接到該偏壓電晶體210與該負載電晶體212之間的該記憶體系統100之該感測放大及閂鎖器112。該感測放大及閂鎖器112包括多個閂鎖電晶體及反相器，其中一組在第2圖中被描述用於閂鎖來自該快閃記憶體胞元202的資料。一第一閂鎖電晶體220及一第二閂鎖電晶體222控制來自該反及串的資料傳輸。該第一及第二閂鎖電晶體220、222是n－通道電晶體，各自具有耦接到個自的控制信號LATEN0及LATEN1之一控制閘。該第一閂鎖電晶體220與該位元線208之間的耦接具有一電壓SEN及比CBL 小得多的電容CSEN 。被電容CSEN 驅動的電壓SEN不閂鎖來自該反及串的資料且在以下被進一步描述。一第一閂鎖器包括一第一反相器230及一第二反相器232。該第一反相器230具有耦接到該第一閂鎖電晶體220之一源極的一輸入端以及耦接到該第二反相器232之一輸入端的一輸出端。該第二反相器232之一輸出端耦接到該第一反相器230之該輸入端及該第一閂鎖電晶體220之該源極。該第一閂鎖電晶體220之一汲極耦接到該位元線208及該電壓SEN。該第二反相器232之該輸入端及該第一反相器230之該輸出端耦接到一資料線236，該資料線236耦接到第1圖中所示的控制器104。
包括一第三反相器240及一第四反相器242的一第二閂鎖器透過該第二閂鎖電晶體222耦接到該資料線236。該第三反相器240之一輸入端及該第四反相器242之一輸出端耦接到該第二閂鎖電晶體222之一源極，且該第二閂鎖電晶體222之一汲極耦接到該資料線236。該第三反相器240之一輸 出端及該第四反相器242之一輸入端耦接到一第二資料線246，該第二資料線246耦接到第1圖中所示的控制器104。
該等快閃記憶體胞元202中的每個依據各個實施例被規劃，藉由將一規劃脈衝耦接到其閘極以促使電荷汲取到該浮閘，以升高該快閃記憶體202之臨界電壓Vt 。在規劃早期，強規劃脈衝被施加給該閘極，從而導致該臨界電壓Vt 產生一大的變化。當該快閃記憶體胞元202之臨界電壓Vt 接近一目標時，較弱的規劃脈衝被施加給該閘極，從而導致該臨界電壓Vt 產生較小的變化。在每個規劃脈衝之後，該臨界電壓Vt 在另一規劃被施加之前被驗證兩次。
一被選擇的快閃記憶體胞元202依據各個實施例透過以下步驟被讀取：將一讀取電壓耦接到其閘極(WL0至WL31)，使該源極選擇電晶體204及該汲極選擇電晶體206導通且接通該反及串內的所有其他浮閘胞元202使得它們也是導通的。該偏壓電晶體210及該負載電晶體212被接通使得該位元線208自電壓Vcc充電。接著該負載電晶體212被截止且該位元線208上的電荷將流過該被選擇的快閃記憶體胞元202(若其未被規劃)，使得一旦該負載電晶體212被截止，該位元線208上的電壓BL減小。然而，若該被選擇的快閃記憶體已被規劃，則該位元線208上的電荷不會透過該反及串損失。包括該反相器230、232、240及242的該第一及第二閂鎖器以及該第一及第二閂鎖電晶體220及222能夠閂鎖來自該位元線208的資料，如將要描述的。
第3圖描述了用於依據各個實施例的一規劃驗證操作 的一時序圖300。第3圖描述了耦接到一被選擇的快閃記憶體胞元202之一閘極的信號WL。該規劃驗證操作發生在該被選擇的快閃記憶體胞元202接收到一規劃脈衝之後。以下也被描述：耦接到該偏壓電晶體210之閘極的一信號BLBIAS、該位元線208之一電壓BL、耦接到該負載電晶體212之一閘極的一信號PLOAD以及該負載電晶體212與該偏壓電晶體210之間的一節點上的一電壓SEN。信號LATEN0及LATEN1分別耦接到該第一及第二閂鎖電晶體220、222之閘極以接通及截止該第一及第二閂鎖電晶體220、222。信號LAT1、LAT2、LAT3及LAT4分別被耦接以接通及截止該等反相器230、232、240及242。信號DATA0及DATA1表示個自的反相器對230、232及240、242閂鎖的數位資料以指出該被選擇的快閃記憶體胞元202之狀態。
在第3圖之時間t1 ，該信號BLBIAS升到一電壓Vclamp且該信號PLOAD降低以使大的脈衝302及304分別接通該負載電晶體212及該偏壓電晶體210。接著該位元線208透過該負載電晶體212耦接到該供應電壓Vcc，且當該位元線208被充電至小於該偏壓電晶體210之臨界電壓Vt 的一電壓Vclamp時，該位元線208上的電壓BL上升。而且在時間t1 ，該被選擇的快閃記憶體202之閘極上的電壓WL上升到一規劃驗證PV位準。
在脈衝302、304結束時，該偏壓電晶體210及該負載電晶體212被截止，且該位元線208上的電壓BL維持不變或者下降，取決於該被選擇的快閃記憶體胞元202之狀態。若該 胞元202之臨界電壓Vt 低於一預先規劃驗證PPV位準，則該胞元202將被導通且該位元線208將快速放電。若該胞元202之臨界電壓Vt 高於PPV且低於PV，則該胞元202將被導通且該位元線208將以一較緩的斜率放電。若胞元202之臨界電壓Vt 高於PV，則該胞元202無法導通且該位元線208將保持其電荷，從而處於一高電壓BL。該位元線208之放電受其電容CBL 之影響。
現在該規劃驗證操作前進到在一區間內閂鎖DATA0及DATA1以決定該位元線208是否放電，且若放電，則決定放電率是多少。DATA1以如下方式被擷取。該信號BLBIAS上升到一短脈衝306之一電壓(小於Vclamp)以接通該偏壓電晶體210，從而允許該電壓SEN建立為該位元線208之電壓BL。該電壓SEN被該偏壓電晶體210與該負載電晶體212之間的電容CSEN 擷取。該電容CSEN 比該位元線208之電容CBL 小得多。信號LAT1及LAT2降低以使短脈衝308、310截止反相器230、232，接著該BLBIAS脈衝306結束以截止該偏壓電晶體210，且該該第一閂鎖電晶體220被該信號LATEN0之一脈衝312接通以允許電壓SEN從該電容CSEN 傳輸到該反相器230之輸入端。反相器230、232被截止以避免干擾該傳輸且在脈衝308、310結束時依序被接通以閂鎖DATA0。若該胞元202之臨界電壓Vt 低於PPV，則DATA0為低，否則為高。
接著DATA0以如下方式被傳給DATA1。在脈衝310結束時，該反相器232被接通且信號LAT3及LAT4降低以使短脈 衝320、322截止反相器240、242。當DATA0被閂鎖時，該第一閂鎖晶體220在脈衝312結束時被截止，且該第二閂鎖電晶體222被該信號LATEN1之一脈衝324接通以允許被反相的DATA0自該反相器230之輸出端傳給該反相器240之輸入端。反相器240、242被截止以避免干擾該傳輸，且在脈衝320、322結束時依序地被接通以閂鎖DATA1。該反相器240之輸出端的DATA1與該反相器230之輸入端的先前被閂鎖的DATA0相同。在DATA1已被閂鎖之後，該第二閂鎖電晶體222在脈衝324結束時被截止。若該胞元202之臨界電壓Vt 低於PPV，則DATA1為低，且若該胞元202之臨界電壓Vt 高於PPV，則DATA1為高。
在脈衝312結束時，當該第一閂鎖電晶體220被截止時，該信號PLOAD降低以使一短脈衝330接通該負載電晶體212以升高該負載電晶體212與該偏壓電晶體210之間的SEN電壓。該電容CSEN 在脈衝330期間上升到一高電壓，但是在該偏壓電晶體210下的該位元線208未受影響，且電壓BL繼續其趨勢。
在該脈衝330結束時，該信號BLBIAS上升到小於Vclamp的一電壓以使一短脈衝340接通該偏壓電晶體210以允許該電壓SEN建立為該位元線208之電壓BL。信號LAT1及LAT2再次降低以使短脈衝340、342截止反相器230、232，接著該BLBIAS脈衝340結束以截止該偏壓電晶體210，且該第一閂鎖電晶體220被該信號LATEN0之一脈衝346接通以允許該電壓SEN自該電容CSEN 傳輸到該反相器 230之輸入端。該等反相器230、232在脈衝342、344結束時依序被接通以閂鎖一新的DATA0，該新的DATA0可能不同於第一次被閂鎖的DATA0。該第一閂鎖電晶體220在脈衝346結束時被截止。若該胞元202之臨界電壓Vt 低於PV，則DATA0為低，且若該胞元202之臨界電壓Vt 高於PV，則DATA0為高。
以此方式，當該PV電壓之相同的信號WL耦接到被規劃的一被選擇的快閃記憶體胞元202之閘極時，該位元線208被選通兩次以獲得由一區間分開的兩個資料點DATA0及DATA1。依據各個實施例，當該PV電壓之相同的信號WL耦接到被規劃的一被選擇的快閃記憶體胞元202之閘極時，該位元線208被選通三次或更多次以獲得由幾個區間分開的三個或更多個資料點。
依據各個實施例，該被選擇的快閃記憶體胞元202可依據該時序圖300被讀取。該信號WL上升到一讀取電壓，且該位元線208被選通兩次或更多次以獲得由幾個區間分開的表示該胞元202之兩個或更多個臨界電壓Vt 的兩個或更多個資料點。該等資料點可直接耦接到該資料線236及第1圖中所示的控制器104，不需要多於一個閂鎖器。
第4A及4B圖描述了依據各個實施例的一規劃驗證操作之電壓。第4A圖描述了用於具有低於PPV的一臨界電壓Vt 的一被選擇的快閃記憶體胞元之一規劃驗證操作的電壓400。信號BLBIAS之三個脈衝402、404及406被描述。該脈衝402處於電壓Vclamp，且該信號BLBIAS之短脈衝404、406 接通該偏壓電晶體210以允許該電壓SEN建立為該位元線208之電壓BL。電壓BL 410及該電壓SEN 412也在第4A圖中被描述。第4B圖描述了用於具有高於PPV且低於PV的一臨界電壓Vt 的一被選擇的快閃記憶體胞元之一規劃驗證操作的電壓450。該信號BLBIAS之三個脈衝452、454及456被描述。該脈衝452處於電壓Vclamp，且該信號BLBIAS之短脈衝454、456接通該偏壓電晶體210以允許該電壓SEN建立為該位元線208之電壓BL。電壓BL 460及電壓SEN 462也在第4B圖中被描述。
第5圖描述了依據各個實施例的一讀取操作的一時序圖500。第5圖描述了耦接到被讀取的一被選擇的快閃記憶體胞元202之一閘極的一信號WL。耦接到該偏壓電晶體210之閘極的一信號BLBIAS、該位元線208之一電壓BL、耦接到該負載電晶體212之一閘極的一信號PLOAD以及該負載電晶體212與該偏壓電晶體210之間的一節點上的一電壓SEN也被描述。信號LATEN0及LATEN1分別耦接到該第一及第二閂鎖電晶體220、222之閘極以接通及截止該第一及第二閂鎖電晶體220、222。信號LAT1及LAT2分別被耦接以接通及截止反相器230及232。信號DATA0表示被反相器對230、232閂鎖的數位資料以指出被選擇的快閃記憶體胞元202之一狀態。
在第5圖中的時間t1 ，信號BLBIAS上升到一電壓Vclamp，且信號PLOAD降低以使大的脈衝502及504分別接通該負載電晶體212及該偏壓電晶體210。接著該位元線208 透過該負載電晶體212耦接到該供應電壓Vcc，且當該位元線被充電至小於該偏壓電晶體210之臨界電壓Vt 的一電壓Vclamp時，該位元線208上的電壓BL上升。而且在時間t1 ，該被選擇的快閃記憶體胞元202之閘極上的電壓WL上升至一讀取電壓。
在脈衝502、504結束時，該偏壓電晶體210及該負載電晶體212被截止，且該位元線208上的電壓BL保持不變或下降，取決於被選擇的快閃記憶體胞元202之狀態。若該胞元202之臨界電壓Vt 遠低於讀取電壓，則該胞元202將被導通且該位元線208將快速放電。若該胞元202之臨界電壓Vt 恰好低於該讀取位準，則該胞元202將被導通且該位元線208將以一較緩的斜率放電。若該胞元202之臨界電壓Vt 高於該讀取電壓，則該胞元202無法被導通且該位元線208將保持其電荷，從而仍處於一高電壓BL。
該信號BLBIAS上升到小於Vclamp的一電壓以使一短脈衝506接通該偏壓電晶體210以允許電壓SEN建立為該位元線208之電壓BL。然而，在該脈衝506期間或之後資料沒有被閂鎖，但是該脈衝506被施加以鏡射關於第3圖中所說明的規劃驗證操作所描述的脈衝306。該脈衝506可被稱為一虛擬BL選通。該位元線208在讀取操作與該規劃驗證操作期間受到相同的信號BLBIAS，使得這兩個操作之結果是相同的。該脈衝506之施加減少了自該胞元202之一讀取操作產生的資料不同於自該胞元202之ㄧ規劃驗證操作產生的資料的機率。
在脈衝506之後，該信號PLOAD降低以使一短脈衝507接通該負載電晶體212以升高該負載電晶體212與該偏壓電晶體210之間的SEN電壓。該電容CSEN 在脈衝507期間上升到一高電壓，但是該偏壓電晶體210之下的位元線208不受影響且該電壓BL繼續其趨勢。
現在該讀取操作前進到閂鎖DATA0以決定該被選擇的快閃記憶體胞元202之一狀態。該信號BLBIAS上升到小於Vclamp的一電壓，以使一短脈衝508接通該偏壓電晶體210以允許該電壓SEN建立為該位元線208之電壓BL。該電壓SEN被該偏壓210電晶體與該負載電晶體212之間的電容CSEN 擷取。信號LAT1及LAT2降低以使短脈衝518、520截止反相器230、232，接著該BLBIAS脈衝508結束以截止該偏壓電晶體210，且該第一閂鎖電晶體220被該信號LATEN0之一脈衝522接通以允許該電壓SEN自該電容CSEN 傳輸到該反相器230之輸入端。反相器230、232被截止以避免干擾該傳輸，且在脈衝518、520結束時依序被接通以閂鎖DATA0。若該被選擇的快閃記憶體胞元202之臨界電壓Vt 低於讀取電壓，則DATA0為低，且若該被選擇的快閃記憶體胞元202之臨界電壓Vt 高於讀取電壓，則DATA0為高。信號LATEN1在讀取操作期間未處於作用中，因為只有一個資料值被閂鎖。
第6圖描述了依據各個實施例的一記憶體電路600之一電氣示意圖。該記憶體電路600包括許多與第2圖中所示的記憶體電路200共同的元件，且為了簡潔，類似的元件、電 壓及信號被賦予相同的參考符號及字母。記憶體電路200與600共同的元件在各自的電路內具有相同的功能、位置及方向。該記憶體電路600也包括一等化電晶體602，該等化電晶體602是具有耦接到該反相器230之輸入端的一源極以及耦接到該反相器230之輸出端的一汲極的一n－通道電晶體。一控制信號EQ耦接到該等化電晶體602之一閘極。當該等化電晶體602被信號EQ導通時，該等化電晶體602允許該反相器230之輸入端及輸出端之間的電荷轉移以減少它們之間的電位差且移除該反相器230、232閂鎖的資料以初始化閂鎖。當該偏壓電晶體210、該第一閂鎖電晶體220及該等反相器230及232執行一快取記憶體之功能時，它們被包括在該記憶體電路600之快取記憶體內。
第7圖描述了依據各個實施例的一讀取操作之一時序圖700。第7圖描述了耦接到該偏壓電晶體210之閘極的一信號BLBIAS、該位元線208之一電壓BL、該負載電晶體212與該偏壓電晶體210之間的一節點上的一電壓SEN以及耦接到該負載電晶體212之一閘極的一信號PLOAD。一信號LATEN0耦接到該第一閂鎖電晶體220之一閘極以接通及截止該第一閂鎖電晶體220。一信號EQ耦接到該等化電晶體602之一閘極。信號LAT1及LAT2是相同的且分別被耦接以接通及截止反相器230及232。信號DATA0表示被反相器對230、232閂鎖的數位資料以指出被選擇的快閃記憶體胞元202之狀態，且信號DATA0B是被反相的信號DATA0。
當信號在時序圖700內開始時，信號BLBIAS上升到一 電壓Vclamp且信號PLOAD降低以使大的脈衝702及704分別接通該負載電晶體212及該偏壓電晶體210。接著該位元線208透過該負載電晶體212耦接到該供應電壓Vcc，且當該位元線208被充電至小於該偏壓電晶體210之臨界電壓Vt 的一電壓Vclamp時，該位元線208上的電壓BL上升。一讀取電壓(圖未示)耦接到一被選擇的快閃記憶體胞元202之一閘極。
在脈衝702、704結束時，該偏壓電晶體210及該負載電晶體212被截止，且該位元線208上的電壓BL保持不變或降低，取決於被選擇的快閃記憶體胞元202之狀態。若該胞元202之臨界電壓Vt 低於讀取電壓，則該胞元202將被導通且該位元線208將放電。若該胞元202之臨界電壓Vt 高於讀取電壓，則該胞元202無法被導通且該位元線208將保持其電荷，因而仍處於一高電壓BL。
之後，信號EQ升高以使一短脈衝730接通該等化電晶體602以允許該反相器230之輸入端與輸出端之間的電荷轉移以減少它們之間的電位差且移除反相器230、232閂鎖的資料以初始化閂鎖。同時引起信號LAT1及LAT2降低以使一較長的脈衝728截止反相器230及232。
在脈衝730之後，當閂鎖被初始化且該等化電晶體602被截止時，該信號BLBIAS上升到小於Vclamp的一電壓以使一短脈衝740接通該偏壓電晶體210以允許電壓SEN建立為該位元線208之電壓BL。該電壓SEN被該偏壓電晶體210與該負載電晶體212之間的電容CSEN 擷取。同時該第一閂鎖電 晶體220被該信號LATEN0之一脈衝750接通以允許電壓SEN自該電容CSEN 傳輸到該反相器230之輸入端。因此，當該電壓BL在該位元線208上建立及可能放電(若被選擇的快閃記憶體胞元202導通)時，該位元線208耦接到該電容CSEN 及該反相器230之輸入端。在脈衝728、740及750期間，信號DATA0自該位元線208上的電壓BL直接耦接。
該BLBIAS脈衝740、該LATEN0脈衝750及LAT1/LAT2脈衝728都同時結束以截止該偏壓電晶體210及該第一閂鎖電晶體220且接通反相器230、232以閂鎖DATA0。若被選擇的快閃記憶體胞元202之臨界電壓Vt 低於讀取電壓，則DATA0為低，且若被選擇的快閃記憶體胞元202之臨界電壓Vt 高於讀取電壓，則DATA0為高。信號DATA0B是被反相的DATA0。
第8圖描述了依據各個實施例的幾個方法之一流程圖。在810內，該等方法開始。
在820內，一快閃記憶體胞元被規劃。
在830內，一字組線電壓被施加給該快閃記憶體胞元。
在840內，耦接到該快閃記憶體胞元的一位元線在一第一時間耦接到一感測電容以產生第一資料。
在850內，該位元線在一第二時間耦接到該感測電容以產生第二資料。
在860內，該第一資料被儲存在一閂鎖電路內。
在870內，該第二資料被儲存在一閂鎖電路內。
在880內，該快閃記憶體胞元藉由以下步驟被讀取：施 加具有與被施加用以驗證該快閃記憶體胞元之規劃的脈衝之期間相同的期間且以相同的區間發生的脈衝，使得當該快閃記憶體胞元之規劃被驗證時與當該快閃胞元被讀取時，耦接到該快閃記憶體胞元的一位元線以相同的區間期間耦接到一感測電容。在890內，該等方法結束。
第9圖描述了依據各個實施例的幾個方法之一流程圖。在910內，該等方法開始。
在920內，一NAND快閃記憶體之一快取記憶體內的一閂鎖器被截止。
在930內，當該閂鎖器被截止時，該閂鎖器被初始化。
在940內，一讀取電壓耦接到該NAND快閃記憶體內的一被選擇的快閃記憶體胞元之一閘極，該被選擇的快閃記憶體胞元耦接到一位元線。
在950內，當該位元線上的一電壓由於耦接到該被選擇的快閃記憶體胞元的讀取電壓產生變化且該閂鎖器被截止時，該位元線耦接到該閂鎖器之一輸入端。
在960內，該閂鎖器接通以基於該位元線上的電壓閂鎖資料。在970內，該等方法結束。
第10圖描述了依據各個實施例的一行動資料處理機1000之一方塊圖。該行動資料處理機1000也可被稱為一物件。該行動資料處理機1000包括一中央處理器1010及一非依電性記憶體1020，例如以上所描述的。該非依電性記憶體1020可以是一電氣可抹除且可規劃的非依電性記憶體，例如一EEPROM。該行動資料處理機1000進一步包括被用 以依據此處所描述的各個實施例的功能及方法規劃該非依電性記憶體1020之操作特性的指令。該行動資料處理機1000也可包括一收發器1030(例如，一無線電收發器)及一天線1040、一顯示器1050及/或一輸入裝置1060。該行動資料處理機1000可以是一行動電話、一個人數位助理(PDA)、一膝上型電腦、一數位照相機等。該非依電性記憶體1020為該行動資料處理機1000提供程式及/或資料之儲存，包括在一電力關閉狀態期間。
該中央處理器1010是一機器且可以是一基於電腦的系統內的一處理器、一微處理器、一狀態機，或者是一電腦可讀媒體或耦接到一電腦可讀媒體或一機器可存取媒體(例如，一記憶體)的一特定應用積體電路以執行依據此處所描述的各個實施例的功能及方法。該記憶體可以是該非依電性記憶體1020或可包括電氣元件、光學元件或電磁元件。該電腦可讀媒體或一機器可存取媒體可包含相關聯資訊，例如電腦程式指令、資料或其二者，當其等被存取時導致一機器執行此處所描述的該等動作。
該行動資料處理機1000是依據各個實施例的一無線計算平臺。該行動資料處理機1000可與或多個網路連接，例如一無線區域網路(WAN)、一無線區域網路(WLAN)以及一無線個人域網路(WPAN)。該行動資料處理機1000可以是手持的或者更大的。該天線1040可包含一雙極、一單極、一單向天線、一全向天線或者一微條天線，以及其他的。一無線計算平臺可以是能夠傳導無線通訊(例如，紅外線、射 頻等)且執行一系列程式化指令(例如，一個人數位助理、一膝上型電腦、一行動電話等)的任何裝置。
第11圖描述了依據各個實施例的一記憶體元件1100之一方塊圖。該記憶體元件1100可以被稱為一物件。該記憶體元件1100可以是一記憶卡、一記憶晶片、一記憶棒等。該記憶體元件1100包括一非依電性記憶體1120(例如以上所描述的)，其可以是一電氣可抹除且可規劃非依電性記憶體，例如一EEPROM。該記憶體元件1100也包括一連接器1140，且可進一步包括用以依據根據此處所描述的各個實施例之功能及方法規劃該非依電性記憶體1120之操作特性的指令。可選擇的方式是，此等指令可在該記憶體元件1100利用該連接器1140被安裝在一機器(例如，機器104或1000)內時被提供。
此處被說明且被描述的各個實施例可以一NAND快閃記憶體裝置或其他類型的記憶體裝置實施。此處被說明且被描述的各個實施例可與具有兩個臨界電壓Vt 中的一者的浮閘電晶體記憶體胞元一起實施，或者與具有四個或更多個臨界電壓Vt 中的一者的多狀態浮閘電晶體記憶體胞元一起實施。
雖然特定的實施例在此處已被說明且描述，但是應瞭解的是，用以獲得相同目的所考慮的任何配置可替換所示的特定實施例。此揭露意指涵蓋各個實施例之任何及所有改編或變化。需明白的是，以上描述只是以一說明性的方式得到且並不是以一限制性的方式。當回顧以上描述時， 該項領域內具有通常知識者將顯而易見此處特別描述的以上實施例之組合及其他實施例。因此，各個實施例之範圍包括使用以上組件、結構及方法的任何其他應用。
應強調的是，此揭露之摘要被提供以符合37 C.F.R.§1.72(b)，此法條要求一能使讀者快速地確定技術揭露之本質的摘要。該摘要不被用以解釋或限制申請專利範圍之範圍或意義而提出。除此之外，在以上的實施方式中，可看出為了簡化該揭露，各種特徵被一起歸類在單個實施例內。此揭露之方法不應被解讀為反映了所主張的實施例需要多於每一請求項中明確列舉的特徵之意圖。而是，如以下申請專利範圍所反映的，發明標的列出了少於被單個揭露的實施例之所有特徵的特徵。因此，以下申請專利範圍被併入實施方式內，每個請求項本身作為一個別的較佳實施例。在附加的申請專利範圍內，詞語“包括(including)”及“在...中(in which)”可分別作為個自的詞語“包含(comprising)”及“其中(wherein)”之普通英語等效。而且，詞語“第一”、“第二”及“第三”等僅僅是作為標籤，且並不意指對它們的標的施加了數字要求。
100‧‧‧記憶體系統
102‧‧‧陣列
104‧‧‧控制器
110‧‧‧感測放大器控制邏輯及 暫存器
112‧‧‧感測放大及閂鎖器
120‧‧‧位元線偏壓產生及暫存器
122‧‧‧位元線偏壓電晶體
130‧‧‧輸出多工器
132‧‧‧資料墊
200‧‧‧記憶體電路
202‧‧‧快閃記憶體胞元
204‧‧‧源極選擇電晶體
206‧‧‧汲極選擇電晶體
208‧‧‧位元線
210‧‧‧偏壓電晶體
212‧‧‧負載電晶體
220‧‧‧第一閂鎖電晶體
222‧‧‧第二閂鎖電晶體
230‧‧‧反相器
232‧‧‧反相器
236‧‧‧資料線
240‧‧‧反相器
242‧‧‧反相器
300‧‧‧時序圖
302~346‧‧‧脈衝
400‧‧‧電壓
402‧‧‧脈衝
404‧‧‧脈衝
406‧‧‧脈衝
410‧‧‧電壓BL
412‧‧‧電壓SEN
450‧‧‧電壓
452‧‧‧脈衝
454‧‧‧脈衝
456‧‧‧脈衝
460‧‧‧電壓BL
462‧‧‧電壓SEN
500‧‧‧時序圖
502~522‧‧‧脈衝
600‧‧‧記憶體電路
602‧‧‧等化電晶體
700‧‧‧時序圖
702~750‧‧‧脈衝
810~890‧‧‧步驟
910~970‧‧‧步驟
1000‧‧‧行動資料處理機
1010‧‧‧中央處理器
1020‧‧‧非依電性記憶體
1030‧‧‧收發器
1040‧‧‧天線
1050‧‧‧顯示器
1060‧‧‧輸入裝置
1100‧‧‧記憶體元件
1120‧‧‧非依電性記憶體
1140‧‧‧連接器
BL‧‧‧電壓
BLBIAS‧‧‧控制信號
CSEN‧‧‧電容
CBL‧‧‧電容
DATA0‧‧‧信號
EATA1‧‧‧信號
EQ‧‧‧控制信號
LAT1‧‧‧控制信號
LAT2‧‧‧控制信號
LAT3‧‧‧控制信號
LAT4‧‧‧控制信號
LATEN0‧‧‧控制信號
LATEN1‧‧‧控制信號
M0‧‧‧偏壓電晶體
PLOAD‧‧‧控制信號
SEN‧‧‧控制信號
SGD‧‧‧控制信號
SGS‧‧‧控制信號
Vcc‧‧‧電壓供應器
WL0~WL31‧‧‧信號
第1圖描述了依據各個實施例的一記憶體系統之一方塊圖；第2圖描述了依據各個實施例的一記憶體電路之一電氣示意圖；第3圖描述了依據各個實施例的一規劃驗證操作的一 時序圖；第4A及4B圖描述了依據各個實施例的一規劃驗證操作的電壓；第5圖描述了依據各個實施例的一讀取操作的一時序圖；第6圖描述了依據各個實施例的一記憶體電路之一電氣示意圖；第7圖描述了依據各個實施例的一讀取操作之一時序圖；第8圖描述了依據各個實施例的幾個方法之一流程圖；第9圖描述了依據各個實施例的幾種方法之一流程圖；第10圖描述了依據各個實施例的一行動資料處理機之一方塊圖；第11圖描述了依據各個實施例的一記憶體元件之一方塊圖。
810~890‧‧‧步驟

Claims (24)

  1. 一種用於感測和指出快閃記憶體胞元之狀態的方法，其包含以下步驟：規劃一快閃記憶體胞元；將一字組線電壓耦接到該快閃記憶體胞元；於多個區間感測該快閃記憶體胞元之一狀態來產生多個資料以指出該快閃記憶體胞元之該狀態，包括下列步驟：在一第一時間將耦接到該快閃記憶體胞元的一位元線耦接到一感測電容，以產生第一資料；在該第一時間將一第一脈衝耦接到耦接於該位元線與該感測電容之間的一偏壓電晶體；在一第二時間將該位元線耦接到該感測電容，以產生第二資料；在該第二時間將一第二脈衝耦接到該偏壓電晶體；將一讀取電壓耦接到該快閃記憶體胞元；在一第三時間將該位元線耦接到該感測電容，以產生第三資料；在該第三時間將一第三脈衝耦接到該偏壓電晶體；在一第四時間將一第四脈衝耦接到該偏壓電晶體，該第三脈衝及該第四脈衝分別具有與該第一脈衝及該第二脈衝相同的期間且係以分別與該第 一脈衝及該第二脈衝相同的區間發生，使得當該快閃記憶體胞元之一規劃行為被驗證且該快閃記憶體胞元被讀取時，該位元線於相同的該等區間被耦接到該感測電容；以及在該第四時間之後閂鎖來自該感測電容的資料，以讀取該快閃記憶體胞元之一狀態。
  2. 如申請專利範圍第1項所述之方法，其中感測該快閃記憶體胞元之該狀態的步驟包括以下步驟：於一第一區間感測該快閃記憶體胞元所耦接至的一位元線上的一第一電壓；於一第二區間感測該位元線上的一第二電壓；以及於一第三區間感測該位元線上的一第三電壓。
  3. 如申請專利範圍第2項所述之方法，其進一步包含以下步驟：將該第一電壓與一參考電壓作比較以產生第一資料；將該第二電壓與該參考電壓作比較以產生第二資料；以及將該第二資料儲存在一第一閂鎖器內，並將該第一資料儲存在一第二閂鎖器內。
  4. 如申請專利範圍第3項所述之方法，其中：將該第一電壓與該參考電壓作比較的步驟包括以下步驟：透過一閂鎖電晶體將該第一電壓自一感測電 容耦接到一第一閂鎖電路內的一反相器之一輸入端，以將該第一電壓與該反相器之一臨界電壓作比較；將該第二電壓與該參考電壓作比較的步驟包括以下步驟：透過該閂鎖電晶體將該第二電壓自該感測電容耦接到該第一閂鎖電路內的該反相器之該輸入端，以將該第二電壓與該反相器之該臨界電壓作比較；並且將該第二資料儲存的步驟包括以下步驟：將該第二資料儲存在該第一閂鎖電路內，該第一閂鎖電路包括一對反相器，每個反相器各具有連接到另一反相器之一輸入端的一輸出端，以保持該第二資料；以及將該第一資料儲存在一第二閂鎖電路內，該第二閂鎖電路包括一對反相器，每個反相器各具有連接到另一反相器之一輸入端的一輸出端，以保持該第一資料。
  5. 如申請專利範圍第1項所述之方法，其中感測該快閃記憶體胞元之該狀態的步驟包括以下步驟：於多個區間選通耦接到該快閃記憶體胞元的一位元線來產生多個資料以指出該快閃記憶體胞元之一狀態。
  6. 如申請專利範圍第1項所述之方法，其中感測該快閃記 憶體胞元之該狀態的步驟包括以下步驟：在該等區間之間改變曾指出該快閃記憶體胞元之該狀態的一電壓。
  7. 如申請專利範圍第1項所述之方法，其進一步包含以下步驟：在該第一時間將一預先規劃驗證電壓耦接到該快閃記憶體胞元之一閘極；以及在該第二時間將一規劃驗證電壓耦接到該快閃記憶體胞元之該閘極，該規劃驗證電壓大於該預先規劃驗證電壓，以在一規劃脈衝已被施加給該快閃記憶體胞元之該閘極之後驗證該快閃記憶體胞元之一狀態。
  8. 如申請專利範圍第1項所述之方法，其中規劃該快閃記憶體胞元的步驟包括以下步驟：將保持有四個或更多個臨界電壓中之一者的一多狀態快閃記憶體胞元規劃成一被抹除狀態或規劃成三個或更多個臨界電壓中之一者。
  9. 如申請專利範圍第1項所述之方法，其中：規劃該快閃記憶體胞元的步驟包括以下步驟：將一規劃脈衝耦接到一選定浮閘電晶體記憶體胞元之一閘極，來致使電荷被加到該選定浮閘電晶體記憶體胞元之一浮閘，以增加該選定浮閘電晶體記憶體胞元之一臨界電壓，該選定浮閘電晶體記憶體胞元包括該閘極、一汲極、一源極及該浮閘；並且 將該字組線電壓耦接到該快閃記憶體胞元的步驟包括以下步驟：將並不實質改變的一規劃驗證電壓耦接到該選定浮閘電晶體記憶體胞元之該閘極，該汲極及該源極係串聯耦接在一浮閘電晶體記憶體胞元陣列中之多個浮閘電晶體記憶體胞元的一反及串內，除了該選定浮閘電晶體記憶體胞元之外的該等浮閘電晶體記憶體胞元各係處於一導通狀態；使耦接到該反及串的一汲極選擇電晶體導通；以及使耦接到該反及串的一源極選擇電晶體導通。
  10. 如申請專利範圍第1項所述之方法，其中在該等區間之間改變曾指出該快閃記憶體胞元之該狀態的一電壓的步驟進一步包含以下步驟：在該等區間之間將一供應電壓耦接至該感測電容。
  11. 一種用於對快閃記憶體裝置讀取和寫入資料的設備，其包含：用於規劃一快閃記憶體胞元的構件；用於將一字組線電壓耦接到該快閃記憶體胞元的構件；用於在多個區間感測該快閃記憶體胞元之一狀態來產生多個資料以指出該快閃記憶體胞元之該狀態的構件；用於截止一反及(NAND)快閃記憶體之一快取記憶 體內之一閂鎖器的構件；用於在該閂鎖器被截止之時初始化該閂鎖器的構件；用於將一讀取電壓耦接到該NAND快閃記憶體內之該快閃記憶體胞元之一閘極的構件，該快閃記憶體胞元耦接到一位元線；用於在該位元線上的一電壓由於耦接到該快閃記憶體胞元的該讀取電壓而產生變化且該閂鎖器被截止之時將該位元線耦接到該閂鎖器之一輸入端的構件；以及用於接通該閂鎖器以基於該位元線上之該電壓而閂鎖資料的構件。
  12. 如申請專利範圍第11項所述之設備，其中用於感測的該構件進一步包含：用於在多個區間依據第一多個脈衝將耦接到該快閃記憶體胞元的該位元線耦接到該感測電容來感測該快閃記憶體胞元之一狀態而產生用以指出該快閃記憶體胞元之該狀態的多個資料以驗證對該快閃記憶體胞元之該規劃行為的構件；以及用於依據第二多個脈衝將該位元線耦接到該感測電容來讀取該快閃記憶體胞元之一狀態的構件，該等第二多個脈衝分別具有與該等第一多個脈衝相同的期間且係以分別與該等第一多個脈衝相同的區間發生，使得當該快閃記憶體胞元之一規劃行為被驗證且該快閃記 憶體胞元被讀取時，該位元線於相同的該等區間被耦接到該感測電容。
  13. 如申請專利範圍第11項所述之設備，其進一步包含：用於將該等資料閂鎖在一第一閂鎖器內的構件；以及用於將第二資料閂鎖在一第二閂鎖器內的構件。
  14. 如申請專利範圍第12項所述之設備，其進一步包含：用於在該第一時間將一預先規劃驗證電壓耦接到該快閃記憶體胞元之一閘極的構件；以及用於在該第二時間將一規劃驗證電壓耦接到該快閃記憶體胞元之該閘極的構件，該規劃驗證電壓大於該預先規劃驗證電壓，以在一規劃脈衝已被施加給該快閃記憶體胞元之該閘極之後驗證該快閃記憶體胞元之一狀態。
  15. 如申請專利範圍第11項所述之設備，其中用於將該字組線電壓耦接到該快閃記憶體胞元的構件進一步包括：用於將並不實質改變的該字組線電壓耦接到該快閃記憶體胞元的構件。
  16. 一種用於閂鎖快閃記憶體之資料的方法，其包含以下步驟：規劃一反及(NAND)快閃記憶體內之一選定快閃記憶體胞元；於多個區間感測該選定快閃記憶體胞元之一狀態來產生多個資料以指出該選定快閃記憶體胞元之該狀 態；截止該NAND快閃記憶體之一快取記憶體內的一閂鎖器；於該閂鎖器被截止之時初始化該閂鎖器；將一讀取電壓耦接到該NAND快閃記憶體內的該選定快閃記憶體胞元之一閘極，該選定快閃記憶體胞元耦接到一位元線；於該位元線上的一電壓由於耦接到該選定快閃記憶體胞元的該讀取電壓而產生變化且該閂鎖器被截止之時，耦接該位元線到該閂鎖器之一輸入端；以及接通該閂鎖器以基於該位元線上的該電壓而閂鎖資料。
  17. 如申請專利範圍第16項所述之方法，其中：截止該閂鎖器的步驟包括：截止被耦接來閂鎖該資料的一對反相器中之各者，每個反相器各具有耦接到另一反相器之一輸入端的一輸出端；初始化該閂鎖器的步驟包括：透過一電晶體將該等反相器之輸出端耦接在一起，以減少該等反相器之該等輸出端之間的一電位差；耦接該位元線的步驟包括：接通串聯在該位元線與該等反相器之間的一偏壓電晶體和一閂鎖電晶體；並且接通該閂鎖器的步驟包括：接通該等反相器中的每個反相器。
  18. 如申請專利範圍第16項所述之方法，其中感測該選定快 閃記憶體胞元之該狀態的步驟包括以下步驟：在一第一時間感測該位元線上的一第一電壓；以及在一第二時間感測該位元線上的一第二電壓。
  19. 如申請專利範圍第18項所述之方法，其進一步包含以下步驟：自該第一電壓產生第一資料；將該第一資料閂鎖在一第一閂鎖器內；自該第二電壓產生第二資料；以及將該第二資料閂鎖在一第二閂鎖器內。
  20. 如申請專利範圍第16項所述之方法，其進一步包含以下步驟：在該讀取電壓被耦接到該選定快閃記憶體胞元之時，將該位元線多次耦接到該閂鎖器之該輸入端；以及在該讀取電壓被耦接到該選定快閃記憶體胞元之時，在每次該位元線被耦接到該閂鎖器之該輸入端以閂鎖多個資料時，接通該閂鎖器以基於該位元線上的該電壓而閂鎖資料。
  21. 一種用於感測和指出快閃記憶體胞元之狀態的系統，其包含：一單向天線；一顯示器；用於規劃一快閃記憶體胞元的構件；用於將一字組線電壓耦接到該快閃記憶體胞元的構件；以及 用於在多個區間感測該快閃記憶體胞元之一狀態來產生多個資料以指出該快閃記憶體胞元之該狀態的構件，其包括：用於依據第一多個脈衝將耦接到該快閃記憶體胞元的一位元線耦接到一感測電容以驗證該快閃記憶體胞元之一規劃行為的構件；將一讀取電壓耦接到該快閃記憶體胞元的構件；用於依據第二多個脈衝將該位元線耦接到該感測電容來讀取該快閃記憶體胞元之一狀態的構件，該等第二多個脈衝分別具有與該等第一多個脈衝相同的期間且係以與該等第一多個脈衝相同的區間發生，使得當該快閃記憶體胞元之該規劃行為被驗證且該快閃記憶體胞元被讀取時，該位元線於相同的區間被耦接到該感測電容；以及用於閂鎖來自該感測電容的資料以讀取該快閃記憶體胞元之該狀態的構件。
  22. 如申請專利範圍第21項所述之系統，其進一步包含：用於在一第一時間將該位元線耦接到該感測電容以產生第一資料的構件；用於在一第二時間將該位元線耦接到該感測電容以產生第二資料的構件；以及用於在一第三時間將該位元線耦接到該感測電容以產生第三資料的構件。
  23. 如申請專利範圍第21項所述之系統，其進一步包含：用於在一第一時間將一預先規劃驗證電壓耦接到該快閃記憶體胞元之一閘極的構件；以及用於在一第二時間將一規劃驗證電壓耦接到該快閃記憶體胞元之該閘極的構件，該規劃驗證電壓大於該預先規劃驗證電壓，以在一規劃脈衝已被施加給該快閃記憶體胞元之該閘極之後驗證該快閃記憶體胞元之一狀態。
  24. 如申請專利範圍第21項所述之系統，其進一步包含：耦接到該天線的一收發器；一輸入裝置；包括有該快閃記憶體胞元的一非依電性記憶體，該非依電性記憶體是一機器可存取媒體；以及一中央處理器，其耦接到該收發器、該顯示器、該輸入裝置、及該非依電性記憶體，該中央處理器包括一機器。
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