TWI476777B - 偵測讀取擾動產生之位元錯誤的記憶體系統及其方法 - Google Patents

Description

偵測讀取擾動產生之位元錯誤的記憶體系統及其方法

本發明是關於記憶體系統，且更特定而言，本發明是關於一種偵測並校正讀取錯誤之記憶體系統。

由於各種原因而已損壞的資料可藉由錯誤偵測以及校正技術來有效地恢復。舉例而言，當資料常駐於記憶體中及/或當資料經由資料傳送通道(daatr ansfer channel)而自來源傳送至目的地時，資料可能會被損壞。

已經有各種方法被提出用來偵測並校正被損壞之資料。熟知錯誤偵測技術包括裹德－索洛蒙(Read－Solomon,RS)碼、漢明(Hamming)碼、博斯－喬赫裹－霍克文黑姆(Bose－Chaudhuri－Hocquenghem,BCH)碼、循環冗餘碼(Cyclic Redundancy Code,CRC)碼以及類似碼。有可能使用此等碼來偵測並校正被損壞之資料。

在使用非揮發性記憶體裝置(non－volatile memory device)之電子裝置中，資料以及被稱作錯誤校正碼(Error Correcting Code,ECC，下文中稱作ECC資料)之值可儲存在非揮發性記憶體裝置〔例如，快閃記憶體裝置(flash memory device)〕中。如此項技術中所熟知，在自快閃記憶體裝置之讀取操作(read operation)期間，可使用ECC資料來校正錯誤。然而，校正此等錯誤之能力可能受錯誤位元之數目限制，其中能夠使用特定類型之ECC資料來同時校正所述錯誤位元。可經由錯誤偵測及校正碼來校正在 讀取操作期間偵測到之位元錯誤，而不必使用單獨的資料修復過程，諸如，區塊替換過程。

圖1為繪示習知快閃記憶體裝置的方塊圖，且圖2為說明圖1之快閃記憶體裝置之讀取操作的時序圖。

習知快閃記憶體裝置可包括記憶體單元陣列(memory cell array)，所述記憶體單元陣列具有多個記憶體區塊(memory block)。圖1中僅說明了一個記憶體區域BLK0。記憶體區域BLK0可包括串〔或稱作“反及”(NAND)串〕，所述串分別連接至位元線(bit line)。所述串中之每一者具有串選擇電晶體(string select transistor)SST、接地選擇電晶體(ground select transistor)GST，以及記憶體單元(memory cell)〔或記憶體單元電晶體(memory cell transistor)〕MC0至MCn－1，所述記憶體單元MC0至MCn－1串聯連接於選擇電晶體SST與GST之間。

選擇電晶體SST以及GST之閘極分別連接至串選擇線(string select line)SSL以及接地選擇線(ground select line)GSL。記憶體單元電晶體MC0至MCn－1之控制閘極(control gate)分別連接至對應字線(word line)WL0至WLn－1。位元線BL0以及BL1分別與對應的頁面緩衝器(page buffer)PB連接。

對於讀取操作而言，如圖2中所說明，用0伏之電壓來驅動選定字線(例如，WL0)，且用讀取電壓(read voltage)Vread來驅動相應的未選定字線(例如，WL1至WLn－1)。此時，分別向串選擇線以及接地選擇線供應讀取電壓 Vread。頁面緩衝器PB將感測電流施加至對應的位元線BL0以及BL1。

可根據與選定字線連接之記憶體單元的單元狀態來判定位元線BL0以及BL1上之電壓。舉例而言，若與選定字線連接之記憶體是接通(ON)單元，則可使位元線上之電壓降低至接地電壓(ground voltage)。另一方面，若與選定字線連接之記憶體是斷開(OFF)單元，則可使位元線上之電壓增加至電源電壓(power supply voltage)。此後，可由對應的頁面緩衝器來感測位元線上之電壓，並將所述電壓作為單元資料。

為了便於描述，與未選定字線連接之記憶體單元被稱作未選定記憶體單元，且與選定字線連接之記憶體單元被稱作選定記憶體單元。

在一些實施例中，一種讀取記憶體系統中之快閃記憶體的方法包括自快閃記憶體之主頁面讀取資料。偵測並校正自主頁面讀取之資料中的位元錯誤。平行於自主頁面讀取資料而自快閃記憶體之虛設頁面讀取資料。偵測自快閃記憶體之虛設頁面讀取之資料中的位元錯誤。

在一些另外實施例中，在快閃記憶體之多個頁面中隨機地選擇虛設頁面。

在一些另外實施例中，根據快閃記憶體之頁面的界定序列而選擇虛設頁面。

在一些另外實施例中，使用ECC演算法來偵測自虛設 頁面讀取之資料中的若干位元錯誤，且回應於偵測到之位元錯誤的數目超.出ECC演算法之校正範圍，將與包括虛設頁面之記憶體區塊相關聯之位址映射至另一記憶體區塊。

在一些另外實施例中，使用ECC演算法來偵測自虛設頁面讀取之資料中的若干位元錯誤，且回應於偵測到之位元錯誤之數目超出ECC演算法之校正範圍，將偵測結果儲存在儲存裝置中。

在一些另外實施例中，將偵測結果儲存在儲存裝置內之快閃記憶體中。

在一些另外實施例中，將偵測結果儲存在記憶體控制器(memory controller)內之儲存裝置中，所述記憶體控制器控制快閃記憶體。

在一些另外實施例中，儲存裝置包含記憶體控制器之緩衝記憶體(buffer memory)。

在一些另外實施例中，視儲存在儲存裝置中之偵測結果的值而定，用另一記憶體區塊來選擇性地替換快閃記憶體之包括虛設頁面的記憶體區塊。

在一些另外實施例中，回應於記憶體系統之通電，視儲存在儲存裝置中之偵測結果的值而定，用另一記憶體區塊來選擇性地替換快閃記憶體之包括虛設頁面的記憶體區塊。

在一些另外實施例中，一種讀取記憶體系統中之快閃記憶體之方法包括判定快閃記憶體之主頁面何時已被重複地讀取了至少N次。回應於判定主頁面已被重複地讀取了 至少N次，平行地自主頁面讀取資料且自快閃記憶體之虛設頁面讀取資料。

在一些另外實施例中，當判定主頁面已被重複地讀取了少於N次時，並不平行於主頁面來讀取虛設頁面。

在一些另外實施例中，在快閃記憶體之多個頁面中以隨機方式選擇虛設頁面。

在一些另外實施例中，根據快閃記憶體中之頁面的界定序列而選擇快閃記憶體中之虛設頁面。

在一些另外實施例中，使用ECC演算法來偵測自虛設頁面讀取之資料中的若干位元錯誤，且回應於偵測到之位元錯誤的數目超出ECC演算法之校正範圍，將與包括虛設頁面之記憶體區塊相關聯之位址映射至另一記憶體區塊。

在一些另外實施例中，使用ECC演算法來偵測自虛設頁面讀取之資料中的若干位元錯誤，且回應於偵測到之位元錯誤的數目超出ECC演算法之校正範圍，將偵測結果儲存在儲存裝置中。

在一些另外實施例中，將偵測結果儲存在儲存裝置內之快閃記憶體中。

在一些另外實施例中，將偵測結果儲存在記憶體控制器內之儲存裝置中，所述記憶體控制器控制快閃記憶體。

在一些另外實施例中，儲存裝置包括記憶體控制器之緩衝記憶體。

在一些另外實施例中，視儲存在儲存裝置中之偵測結果的值而定，用另一記憶體區塊來選擇性地替換快閃記憶 體之包括虛設頁面的記憶體區塊。

在一些另外實施例中，進一步回應於記憶體系統之通電，執行記憶體區塊之選擇性替換。

在一些另外實施例中，一種記憶體系統包括：快閃記憶體，其具有多個頁面；以及記憶體控制器，其經組態以控制快閃記憶體。記憶體控制器經組態以：判定快閃記憶體之主頁面何時已被重複地讀取了至少N次；以及回應於判定主頁面已被重複地讀取了至少N次而平行地自主頁面讀取資料且自快閃記憶體之虛設頁面讀取資料。

在一些另外實施例中，記憶體控制器經組態以回應於判定主頁面已被重複地讀取了少於N次而讀取主頁面，但並不平行地讀取虛設頁面。

在一些另外實施例中，在快閃記憶體之多個頁面中以隨機方式選擇虛設頁面。

在一些另外實施例中，在快閃記憶體之多個頁面中以循序方式選擇虛設頁面。

在一些另外實施例中，記憶體控制器經組態以：使用ECC演算法來偵測自虛設頁面讀取之資料中的若干位元錯誤；以及藉由將與包括虛設頁面之記憶體區塊相關聯之位址映射至另一記憶體區塊，來回應偵測到之位元錯誤的數目超出ECC演算法之校正範圍。

在一些另外實施例中，記憶體控制器經組態以：使用ECC演算法來偵測自虛設頁面讀取之資料中的若干位元錯誤；以及藉由將偵測結果儲存在儲存裝置中，來回應偵 測到之位元錯誤的數目超出ECC演算法之校正範圍。

在一些另外實施例中，儲存裝置在快閃記憶體內。

在一些另外實施例中，儲存裝置在記憶體控制器內。

在一些另外實施例中，記憶體控制器經組態以視儲存在儲存裝置中之偵測結果的值而定，用另一記憶體區塊來選擇性地替換快閃記憶體之包括虛設頁面的記憶體區塊。

在一些另外實施例中，記憶體控制器經組態以藉由視儲存在儲存裝置中之偵測結果的值而定，用另一記憶體區塊來選擇性地替換快閃記憶體之包括虛設頁面的記憶體區塊，來回應記憶體系統之通電。

在一些另外實施例中，快閃記憶體以及記憶體控制器包含記憶卡。

在一些其他實施例中，一種包括快閃記憶體之記憶體系統的讀取方法包含：讀取快閃記憶體之主頁面；以及偵測並校正在主頁面處產生之位元錯誤，其中平行於讀取主頁面而讀取除主頁面以外的虛設頁面，且偵測在虛設頁面處產生之位元錯誤。

在一些其他實施例中，一種包括快閃記憶體之記憶體系統的讀取方法包含：判定快閃記憶體之主頁面是否被重複地讀取了N次；以及若判斷主頁面被重複地讀取了N次，則在主頁面之第N次讀取操作之後平行地讀取主頁面以及虛設頁面。

在一些其他實施例中，一種記憶體系統包含：快閃記憶體，其具有多個頁面；以及記憶體控制器，其用於控制 快閃記憶體，其中記憶體控制器經組態以：判斷快閃記憶體之主頁面是否被重複地讀取了N次；以及若判斷主頁面被重複地讀取了N次，則在主頁面之第N次讀取操作之後平行地讀取主頁面以及虛設頁面。

現將參看隨附圖式來在下文中更全面地描述本發明之實施例，隨附圖式中繪示本發明之實施例。然而，本發明可以許多不同形式來體現，且不應被解釋為侷限於本文中所陳述之實施例。相反，提供此等實施例，以使本揭露案將詳盡且完整，且將向熟習此項技術者完全傳達本發明之範疇。相同數字始終指代相同元件。

將瞭解，雖然在本文中可使用術語第一、第二等來描述各個元件，但此等元件不應受此等術語限制。此等術語僅用來區分一個元件與另一元件。舉例而言，在不脫離本發明之範疇的情況下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。如本文中所使用，術語“及/或”包括相關聯之所列項中之一或多者的任一以及所有組合。

本文中所使用之術語僅出於描述特定實施例之目的，且不希望所述術語限制本發明。如本文中所使用，除非上下文另有清楚指示，否則希望單數術語“一”、“所述”亦包括複數形式。應進一步瞭解，術語“包含”及/或“包括”在本文中使用時，指定所陳述之特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特 徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。

除非另有定義，否則本文中所使用之所有術語(包括技術以及科學術語)均具有與熟習本發明所屬領域之技術者通常所理解之涵義相同的涵義。將進一步瞭解，本文中所使用之術語應解釋為具有與所述術語在本說明書以及相關技術之上下文中之涵義一致的涵義，且將不以理想化或過度正式之意義來解釋所述術語，除非本文中明確如此定義。

將瞭解，當諸如薄膜、層、區域或基板之元件被稱作在另一元件“上”或延伸至另一元件“上”時，所述元件可直接在所述另一元件上或直接延伸至所述另一元件上，或者，亦可存在插入元件。相反，當元件被稱作“直接”在另一元件“上”或“直接”延伸至另一元件“上”時，不存在插入元件。亦將進一步瞭解，當元件被稱作“連接”或“耦接”至另一元件時，所述元件可直接連接或耦接至所述另一元件，或者，可存在插入元件。相反，當元件被稱作“直接連接”或“直接耦接”至另一元件時，不存在插入元件。

可在本文中使用諸如“下方”或“上方”、或者“上部”或“下部”、或者“水平”或“垂直”之相對術語，以便如諸圖中所說明般描述一個元件、層或區域與另一元件、層或區域的關係。將瞭解，希望此等術語涵蓋除諸圖中所描繪之定向以外的不同裝置定向。

本文中參看本發明之理想化實施例(以及中間結構)之示意性圖解來描述本發明之實施例。可為清晰起見而誇示圖式中之薄膜、層以及區域之厚度。另外，應預期到(例如)由製造技術及/或容限所引起的與圖解形狀的差異。因此，不應將本發明之實施例解釋為限於本文中所說明之區域的特定形狀，而是應包括例如由製造所引起的形狀偏差。舉例而言，通常，說明為矩形之蝕刻/植入區域將具有圓形或曲線特徵，及/或在區域邊緣處具有植入濃度梯度而不是自植入區域至非植入區域之離散變化。類似地，由植入形成之埋入區域可在埋入區域與表面(穿過所述表面而發生植入)之間的區域中導致一些植入。因此，諸圖中所說明之區域在本質上為示意性的，且並不希望所述區域之形狀說明裝置區域之實際形狀，且並不希望所述區域之形狀限制本發明之範疇。

如上文所陳述，為了自選定記憶體單元讀取單元資料，可將讀取電壓Vread施加至未選定記憶體單元之字線。讀取電壓Vread可以是足夠高以便接通具有斷開狀態之記憶體單元電晶體的電壓。

在讀取操作期間，可將讀取電壓Vread供應至未選定記憶體單元電晶體之控制閘極，且可將接地電壓供應至未選定記憶體單元電晶體之基板(或塊體)。此時，可將給定電壓供應至未選定記憶體單元電晶體之汲極。此偏壓條件可類似於程式化操作之偏壓條件(除了偏壓電壓位準以外)。

如圖3中所說明，在讀取操作期間，藉由此偏壓條件，能夠將電子自基板注入至未選定記憶體單元電晶體之浮動閘極(floating gate)。亦即，可在讀取操作之偏壓條件下軟程式化處於接通狀態(或抹除狀態)之未選定記憶體單元電晶體。此情形被稱為“讀取擾動”。

此讀取擾動可能會使處於接通狀態(或抹除狀態)之記憶體單元之臨限電壓逐漸增加。如圖4中之虛線所說明，所述記憶體單元之臨限電壓可能會根據讀取操作之重複而進一步增加。此情形可能會使具有接通狀態之記憶體單元被錯誤地識別為具有斷開狀態。亦即，由於讀取擾動而導致之臨限電壓的增加可能由於錯誤感測狀態而導致讀取失敗。

如上文所描述，可經由錯誤偵測及校正技術來校正讀取操作期間所存在之位元錯誤，而不必使用單獨的修復過程，諸如，熟知的區塊替換過程。隨著讀取操作被重複，讀取失敗之可能性可能會增加，如圖5中所說明。因此，雖然可校正一些資料錯誤，但在隨後的讀取操作期間發生進一步錯誤之機率可能會較高，且所述錯誤可能會超出錯誤偵測及校正技術之錯誤校正能力。

當位元錯誤之數目超出可校正臨限值時，可將記憶體中含有位元錯誤之對應區塊標記為不良區塊。藉由使用修復過程(諸如將替換記憶體區塊映射至先前映射至不良區塊之位址的區塊替換過程)，可用保留記憶體區塊來替換快閃記憶體裝置中之不良區塊。應注意，由於讀取擾動而標 記為不良之此等區塊並非由於程式化以及抹除操作之重複而耗損。因此，有可能藉由對快閃記憶體裝置中之不良區塊進行抹除操作而重新使用彼等區塊。

當重複地讀取記憶體區塊中之一些頁面時，可能會難以相對於其餘頁面而偵測位元錯誤。因此，可能會難以防止頁面資料被損壞。舉例而言，當經由MP3播放器重複地讀取儲存在特定記憶體頁面中之音樂檔案時，可將讀取電壓連續地施加至其他未選定頁面，以使得彼等未選定頁面最終出現上述讀取擾動現象。因為選定頁面通常不遭受讀取擾動現象，所以可能無法偵測並校正在彼等未選定頁面中產生之位元錯誤。

圖6為繪示根據本發明之記憶體系統的方塊圖。參看圖6，根據本發明之記憶體系統100可包括主機110、記憶體控制器120以及快閃記憶體130。

在圖6中，記憶體控制器120以及快閃記憶體130可併入儲存器內，諸如，USB記憶體、記憶卡(例如，MMC、SD卡、xD卡、SIM卡等)或類似儲存器。此外，此等儲存器可經組態以與主機110連接，所述主機110諸如為桌上型及膝上型電腦、數位相機、蜂巢式電話、MP3播放器、PMP、遊戲機器以及類似物。

藉由本發明之記憶體系統100，當主機110重複地讀取快閃記憶體130之僅一或多個頁面(下文中稱作主頁面)時，有可能偵測並校正可能會在其他未選定頁面(下文中稱作虛設頁面)中發生的讀取擾動問題。可導致此等讀取 擾動之實例應用可包括，當MP3播放器重複地重新讀取儲存在主記憶體頁面中的音樂檔案時，以及當遊戲裝置重複地執行儲存在主記憶體頁面中的遊戲程式時。

記憶體控制器120可經組態以回應於來自主機110之一或多個請求，重複地讀取快閃記憶體130之主頁面PAGE_K。記憶體控制器120可經組態以在與其進行相對於主頁面PAGE_K之讀取操作的同時(平行地)讀取虛設頁面PAGE_I。在本文中，主頁面PAGE_K之讀取操作被稱為“主讀取操作”，且虛設頁面PAGE_I之讀取操作被稱為“虛設讀取操作”。雖然圖6中僅說明一個主頁面PAGE_K以及一個虛設頁面PAGE_I，但本發明並不限於此情形，因為主頁面以及虛設頁面中的一者或兩者可包括兩個或兩個以上頁面。

參看圖6，記憶體控制器120可包括主機介面(host interface)121，快閃介面122、中央處理單元(Central Processing Unit,CPU)123、ECC電路124、ROM 125以及RAM(或稱為緩衝RAM)126。當主機110請求相對於主頁面PAGE_K之讀取操作時，記憶體控制器120選擇主頁面PAGE_K，且進一步選擇虛設頁面PAGE_I，以便與虛設讀取操作平行(同時)執行主讀取操作。記憶體控制器120可以隨機方式或根據快閃記憶體130中之頁面中的預定序列而選擇虛設頁面PAGE_I。

主機介面121經組態以與主機110介接，且快閃介面122經組態以與快閃記憶體130介接。CPU 123經組態以 回應於來自主機110之請求而控制快閃記憶體130之讀取以及寫入操作。

ECC電路124可使用傳送至快閃記憶體130之資料(主資料)來產生ECC資料。所產生之ECC資料可儲存在快閃記憶體130之備用區中。ECC電路124可偵測自快閃記憶體130讀出之資料中的一或多個錯誤。若偵測到之錯誤為可校正的(或，偵測到之錯誤在ECC電路124之校正範圍內)，則ECC電路124可校正偵測到之錯誤。雖然已將ECC電路124說明為控制器120內之功能區塊，但ECC電路124可替代地併入記憶體控制器120外部之另一功能區塊內，諸如，併入快閃記憶體130內。

ROM 125可儲存諸如啟動碼(boot code)之資料，且RAM 126可用作緩衝記憶體。RAM 126可臨時儲存自快閃記憶體130讀取之資料或來自主機110之待寫入至快閃記憶體130的資料。此外，RAM 126可儲存快閃轉譯層(Flash Translation Layer,FTL)，所述快閃轉譯層(FTL)由CPU 123操作。RAM 126可包括DRAM、SRAM及/或其他隨機存取記憶體裝置。

RAM 126可儲存用來管理讀取錯誤資訊(read error information)之表資訊(table information)。表資訊包括元資料(meta data)，且所述元資料在CPU 123之控制下儲存在快閃記憶體130之元區(meta area)中。可在記憶體系統100上電(power－up)後將表資訊自快閃記憶體130之元區複製至RAM 125。

繼續參看圖6，快閃記憶體裝置130可包括單元陣列131以及控制單元132。控制單元132可包括列解碼器、行解碼器、頁面緩衝器、位元線選擇電路、資料緩衝器以及各種其他習知電路。

單元陣列131可包括多個記憶體區塊BLK0至BLKn－1，每一區塊均具有多個頁面，例如具有32或64個頁面。每一頁面均具有多個記憶體單元(例如，512B或2KB記憶體單元)，所述多個記憶體單元經連接以共用一個字線。對於“反及”快閃記憶體而言，對記憶體區塊單元進行抹除操作，且對頁面單元進行讀取以及寫入操作。快閃記憶體130可在每單元中儲存單位元資料或多位元資料。

根據一些實施例之記憶體系統100經組態以同時平行地讀取主頁面PAGE_K以及虛設頁面PAGE_I。因為主讀取操作與虛設讀取操作同時執行，所以快閃記憶體130之主頁面PAGE_K可能會如虛設頁面PAGE_I般遭受讀取擾動現象。此外，根據一些實施例，有可能使用ECC演算法來偵測由於讀取擾動而在虛設頁面PAGE_I處產生的位元錯誤。

圖7為繪示根據本發明之一些實施例而讀取圖6中所說明之記憶體系統100之各種方法的流程圖。參看圖6以及圖7來描述此等方法。在圖7中，針對虛設頁面PAGE_I之讀取操作可與針對主頁面PAGE_K之讀取操作平行(同時)執行。最初，主機110可請求相對於快閃記憶體130 之主頁面PAGE_K的讀取操作。記憶體控制器120可回應於來自主機110之讀取請求而執行主頁面PAGE_K之讀取操作。

步驟S110繪示相對於主頁面PAGE_K之主讀取操作。記憶體控制器120回應於來自主機110之讀取請求而讀取主頁面PAGE_K。記憶體控制器120平行於對主頁面PAGE_K之讀取操作而對虛設頁面PAGE_I執行讀取操作。將在步驟S200中描述對虛設頁面PAGE_I之讀取操作。

在步驟S120中，記憶體控制器120可使用ECC電路124來判定主頁面PAGE_K處是否發生位元錯誤。若沒有發生，則在步驟S160中，記憶體控制器120可將自主頁面PAGE_K讀取之資料發送至主機110。然而，若偵測到位元錯誤，則程序轉至步驟S130，其中對位元錯誤是否超出第一校正範圍Limit_1作出判定。舉例而言，假定ECC電路124之第一校正範圍Limit_1能夠同時校正四個錯誤位元，則在步驟S120中，對位元錯誤是否包括五個或五個以上錯誤位元作出判定。當位元錯誤並未超出第一校正範圍Limit_1時，在步驟S140中，可校正位元錯誤。然而，當位元錯誤超出第一校正範圍Limit_1時，程序轉至步驟S150，其中進行讀取取回操作(read reclamation operation)。

本文中，讀取取回操作經組態以恢復由於讀取擾動現象而已損壞之頁面的資料。在讀取取回操作期間，可將包括被損壞之頁面之記憶體區塊的資料返回複製至另一記憶 體區塊。舉例而言，假定圖6中之記憶體區塊BLK0之主頁面PAGE_K被損壞，可將記憶體區塊BLK0中之資料返回複製至記憶體區塊(例如，BLK1)。讀取取回操作可包括將頁面資料移動至RAM 126中，且將RAM 126中之資料複製至新的資料區塊。此外，讀取取回操作可包括返回複製程式化操作，所述返回複製程式化操作通常用於“反及”快閃記憶體中。

如所描述，可在步驟S150期間執行讀取取回操作，且接著繼續至步驟S140。或者，可在步驟S150處標記需要讀取取回之頁面，且接著繼續至步驟S140，並可在稍後時間執行讀取取回操作。舉例而言，可回應於記憶體系統100之通電及/或回應於快閃記憶體130之閒置時間的出現而執行讀取取回操作。

在步驟S200中，根據本發明之一些實施例之記憶體系統100平行於主要頁面PAGE_K(與之同時)而讀取虛設頁面PAGE_I。可以隨機方式選擇虛設頁面PAGE_I，或可根據預定序列在快閃記憶體130內選擇虛設頁面PAGE_I。

在步驟S210中，相對於虛設頁面PAGE_I而進行虛設讀取操作，其中虛設頁面PAGE_I在快閃記憶體130內之位置與主頁面PAGE_K之位置不同。在步驟S220中，ECC電路124判定自虛設頁面PAGE_I讀取之資料中是否存在位元錯誤。若不存在錯誤，則在步驟S160中，記憶體控制器120將自虛設頁面PAGE_I讀取之資料發送至主機 110。相反，當發生位元錯誤時，程序轉至步驟S230。

在步驟S230中，關於位元錯誤之數目是否超出第二校正範圍Limit_2作出決策。舉例而言，假定ECC電路124之第二校正範圍Limit_2是三個錯誤位元(能夠同時校正3個位元)，則在步驟S230中，關於位元錯誤之數目是否包括四個或四個以上錯誤位元作出判定。當位元錯誤並未超出第二校正範圍Limit_2時，接著在步驟S160中，將自虛設頁面PAGE_I讀取且由ECC電路124校正之資料發送至主機110。相反，當位元錯誤之數目超出第二校正範圍Limit_2時，程序轉至步驟S240，其中以上文所描述之方式進行讀取取回操作。此後，程序轉至步驟S160。

根據一些實施例，回應於對主頁面PAGE_K已被重複地讀取達界定次數的判定，相對於虛設頁面PAGE_I而執行讀取操作。舉例而言，回應於主頁面PAGE_K被重複地讀取達臨限值N次(N為整數)，在第N次讀取操作之後的每一隨後時間，平行地同時讀取主頁面PAGE_K以及虛設頁面PAGE_I。可以與圖7中所描述之方式相同的方式進行主讀取操作以及虛設讀取操作。

藉由平行於主頁面之讀取操作而執行虛設頁面之讀取操作，本發明之各種實施例可藉以允許偵測由於重複讀取操作而導致之位元錯誤。因此，主頁面可與不同頁面經受相同/類似讀取擾動。並且，因為相對於不同於主頁面之虛設頁面而執行虛設讀取操作，所以各種實施例可因此能夠偵測發生在虛設頁面中之位元錯誤。

圖8為繪示施加至字線之讀取電壓之數目的圖，所述字線觸發主頁面以及虛設頁面之同時讀取。當僅重複地讀取主頁面PAGE_K時，在三個讀取操作之後，並不向主頁面PAGE_K施加讀取電壓Vread。相反，向除主頁面PAGE_K以外的其餘頁面施加讀取電壓Vread三次。此情形可導致其餘頁面遭受讀取擾動，且可導致其餘頁面中發生位元錯誤。

為了偵測其餘頁面中已由於讀取擾動而導致之位元錯誤，本發明之各種實施例平行於自虛設頁面PAGE_0、PAGE_62以及PAGE_3進行讀取，而自主頁面PAGE_K進行讀取，如圖8中所說明。

在第一週期中，相對於主頁面PAGE_K以及第一隨機頁面PAGE_0而執行讀取操作。若執行主讀取操作，則將讀取電壓Vread施加至其餘頁面，但並不施加至主頁面PAGE_K。因此，參看圖8，在主頁面PAGE_K處標記“0”，且在其餘頁面處標記“1”

當相對於第一隨機頁面PAGE_0而進行虛設讀取操作時，將讀取電壓Vread施加至其餘頁面，但並不施加至第一隨機頁面PAGE＿0。因此，參看圖8，在主頁面PAGE_K以及第一隨機頁面PAGE_0處標記“1”，且在其餘頁面處標記“2”。

在第二週期中，相對於主頁面PAGE_K以及第二隨機頁面PAGE_62而執行讀取操作。當進行主讀取操作時，將讀取電壓Vread施加至其餘頁面，但並不施加至主頁面 PAGE_K。因此，參看圖8，在主頁面PAGE_K處標記“1”，在第一隨機頁面PAGE_0處標記“2”且在其餘頁面處標記“3”。

當相對於第二隨機頁面PAGE_62而進行虛設讀取操作時，將讀取電壓Vread施加至其餘頁面，但並不施加至第二隨機頁面PAGE_62。因此，參看圖8，在主頁面PAGE_K處標記“2”，在第一隨機頁面PAGE_0以及第二隨機頁面PAGE_62處標記“3”，且在其餘頁面處標記“4”。

在第三週期中，將以如上文所描述之方式相同的方式相對於主頁面PAGE_K以及第三隨機頁面PAGE_3而進行讀取操作。當相對於第三隨機頁面PAGE_3而執行虛設讀取操作時，向主頁面PAGE_K供應讀取電壓Vread三次，向第一隨機頁面PAGE_0、第二隨機頁面PAGE_62以及第三隨機頁面PAGE_3供應讀取電壓Vread五次，且向其餘頁面供應讀取電壓Vread六次。

因此，根據本發明之一些實施例，當重複地讀取主頁面時，亦向虛設頁面供應讀取電壓Vread。因為將讀取電壓Vread施加至虛設頁面，所以有可能迫使讀取擾動在虛設頁面中發生。因此，有可能偵測並校正由於讀取擾動而導致之位元錯誤。此外，由於平行於主頁面而執行虛設頁面之讀取操作，所以有可能偵測已在虛設頁面中發生的位元錯誤。

將上文所揭露之標的物視為說明性而非約束性的，且 希望附加之申請專利範圍涵蓋所有此等修改、增強以及其他實施例，所述修改、增強以及其他實施例在本發明之精神及範疇內。因此，直至法律所允許之最大程度，應由以下申請專利範圍及其等效物之可容許的最廣泛解釋來判定本發明之範疇，且本發明不應受前述詳細描述約束或限制。

100‧‧‧記憶體系統

110‧‧‧主機

120‧‧‧記憶體控制器

121‧‧‧主機介面

122‧‧‧快閃介面

123‧‧‧中央處理單元

124‧‧‧ECC電路

125‧‧‧ROM

126‧‧‧RAM

130‧‧‧快閃記憶體

131‧‧‧單元陣列

132‧‧‧控制單元

BL0、BL1‧‧‧位元線

BLK0、BLK1、．．．、BLKn－1‧‧‧記憶體區塊

GSL‧‧‧接地選擇線

GST‧‧‧接地選擇電晶體

MC0、．．．、MCn－3、MCn－2、MCn－1‧‧‧記憶體單元

PAGE_I‧‧‧虛設頁面

PAGE_K‧‧‧主頁面

PB‧‧‧頁面緩衝器

S110‧‧‧相對於主頁面PAGE_K之主讀取操作

S120‧‧‧使用ECC電路來判定主頁面PAGE_K處是否發生位元錯誤

S130‧‧‧對位元錯誤是否超出第一校正範圍Limit_1作出判定

S140‧‧‧校正位元錯誤

S150‧‧‧進行讀取取回操作

S160‧‧‧將資料發送至主機

S200‧‧‧對虛設頁面PAGE_I之讀取操作

S210‧‧‧相對於虛設頁面PAGE_I而進行虛設讀取操作

S220‧‧‧判定自虛設頁面PAGE_I讀取之資料中是否存在位元錯誤

S230‧‧‧關於位元錯誤之數目是否超出第二校正範圍Limit_2作出決策

S240‧‧‧進行讀取取回操作

Select WL‧‧‧選定字線

SSL‧‧‧串選擇線

SST‧‧‧串選擇電晶

Unselect WL‧‧‧未選定字線

Vread‧‧‧讀取電壓

WL0、．．．、WLn－3、WLn－2、WLn－1‧‧‧字線

圖1為繪示習知快閃記憶體裝置的方塊圖。

圖2為圖1中所說明之快閃記憶體裝置之讀取操作的時序圖。

圖3為繪示可導致軟程式化現象之讀取擾動之發生的記憶體電晶體的截面圖。

圖4為繪示對應於接通單元(on－cell)以及斷開單元(off－cell)之臨限電壓分佈的曲線圖。

圖5為繪示讀取週期之數目與已失效位元之數目之間的相關的曲線圖。

圖6為繪示根據本發明之一些實施例之記憶體系統的方塊圖。

圖7為說明根據本發明之一些實施例的圖6中所說明之記憶體系統之讀取操作的流程圖。

圖8為繪示根據本發明之一些實施例在同時讀取主頁面以及虛設頁面時施加至字線之讀取電壓之數目的表。

S110‧‧‧相對於主頁面PAGE_K之主讀取操作

S120‧‧‧使用ECC電路來判定主頁面PAGE_K處是否發生位元錯誤

S130‧‧‧對位元錯誤是否超出第一校正範圍Limit_1作出判定

S140‧‧‧校正位元錯誤

S150‧‧‧進行讀取取回操作

S160‧‧‧將資料發送至主機

S200‧‧‧對虛設頁面PAGE_I之讀取操作

S210‧‧‧相對於虛設頁面PAGE_I而進行虛設讀取操作

S220‧‧‧判定自虛設頁面PAGE_I讀取之資料中是否存在位元錯誤

S230‧‧‧關於位元錯誤之數目是否超出第二校正範圍Limit_2作出決策

S240‧‧‧進行讀取取回操作

Claims (31)

1. 一種讀取記憶體系統中之快閃記憶體之方法，所述方法包含：回應於來自主機的請求以自所述快閃記憶體之選擇頁面讀取資料；偵測並校正自所述選擇頁面讀取之所述資料中的位元錯誤；回應於來自所述主機的所述請求以自所述快閃記憶體之另一頁面讀取資料，其中在所述快閃記憶體之多個頁面中隨機地選擇所述另一頁面；偵測自所述快閃記憶體之所述另一頁面讀取之所述資料中的位元錯誤。
2. 如申請專利範圍第1項所述之讀取記憶體系統中之快閃記憶體之方法，其中根據所述快閃記憶體之頁面的預定序列來選擇所述另一頁面。
3. 如申請專利範圍第1項所述之讀取記憶體系統中之快閃記憶體之方法，更包含：使用ECC演算法來偵測自所述另一頁面讀取之所述資料中的若干位元錯誤；以及回應於偵測到之位元錯誤的數目超出所述ECC演算法之校正範圍，將與包括所述另一頁面之記憶體區塊相關聯的位址映射至另一記憶體區塊。
4. 如申請專利範圍第1項所述之讀取記憶體系統中之快閃記憶體之方法，更包含： 使用ECC演算法來偵測自所述另一頁面讀取之所述資料中的若干位元錯誤；以及回應於偵測到之位元錯誤的數目超出所述ECC演算法之校正範圍，將偵測結果儲存在儲存裝置中。
5. 如申請專利範圍第4項所述之讀取記憶體系統中之快閃記憶體之方法，其中所述偵測結果儲存在所述儲存裝置內之所述快閃記憶體中。
6. 如申請專利範圍第4項所述之讀取記憶體系統中之快閃記憶體之方法，其中所述偵測結果儲存在記憶體控制器內之所述儲存裝置中，所述記憶體控制器控制所述快閃記憶體。
7. 如申請專利範圍第6項所述之讀取記憶體系統中之快閃記憶體之方法，其中所述儲存裝置包含所述記憶體控制器之緩衝記憶體。
8. 如申請專利範圍第4項所述之讀取記憶體系統中之快閃記憶體之方法，更包含：視儲存在所述儲存裝置中之所述偵測結果的值而定，用另一記憶體區塊來選擇性地替換所述快閃記憶體之包括所述另一頁面的記憶體區塊。
9. 如申請專利範圍第8項所述之讀取記憶體系統中之快閃記憶體之方法，更包含藉由視儲存在所述儲存裝置中之所述偵測結果的所述值而定，用所述另一記憶體區塊來選擇性地替換所述快閃記憶體之包括所述另一頁面的所述記憶體區塊，來回應所述記憶體系統之通電。
10. 一種讀取記憶體系統中之快閃記憶體之方法，所述方法包含：回應於接收到的讀取請求以讀取所述快閃記憶體之選擇頁面，判定若所述快閃記憶體之所述選擇頁面已被重複地讀取了至少N次，其中N為正整數；以及回應於判定所述選擇頁面已被重複地讀取了至少N次，且自所述選擇頁面讀取資料且自所述快閃記憶體之另一頁面讀取資料。
11. 如申請專利範圍第10項所述之讀取記憶體系統中之快閃記憶體之方法，其中當判定所述選擇頁面已被重複地讀取了少於N次時，不讀取來自於所述另一頁面的資料，讀取來自於所述選擇頁面的資料。
12. 如申請專利範圍第10項所述之讀取記憶體系統中之快閃記憶體之方法，其中在所述快閃記憶體之多個頁面中以隨機方式選擇所述另一頁面。
13. 如申請專利範圍第10項所述之讀取記憶體系統中之快閃記憶體之方法，其中根據所述快閃記憶體中之頁面的預定序列而來選擇所述快閃記憶體中之所述另一頁面。
14. 如申請專利範圍第10項所述之讀取記憶體系統中之快閃記憶體之方法，更包含：使用ECC演算法來偵測自所述另一頁面讀取之所述資料中的若干位元錯誤；以及回應於偵測到之位元錯誤的數目超出所述ECC演算 法之校正範圍，將與包括所述另一頁面之記憶體區塊相關聯的位址映射至另一記憶體區塊。
15. 如申請專利範圍第10項所述之讀取記憶體系統中之快閃記憶體之方法，更包含：使用ECC演算法來偵測自所述另一頁面讀取之所述資料中的若干位元錯誤；以及回應於偵測到之位元錯誤的數目超出所述ECC演算法之校正範圍，將偵測結果儲存在儲存裝置中。
16. 如申請專利範圍第15項所述之讀取記憶體系統中之快閃記憶體之方法，其中將所述偵測結果儲存在所述儲存裝置內之所述快閃記憶體中。
17. 如申請專利範圍第15項所述之讀取記憶體系統中之快閃記憶體之方法，其中將所述偵測結果儲存在記憶體控制器內之所述儲存裝置中，所述記憶體控制器控制所述快閃記憶體。
18. 如申請專利範圍第17項所述之讀取記憶體系統中之快閃記憶體之方法，其中所述儲存裝置包含所述記憶體控制器之緩衝記憶體。
19. 如申請專利範圍第15項所述之讀取記憶體系統中之快閃記憶體之方法，更包含：視儲存在所述儲存裝置中之所述偵測結果的值而定，用另一記憶體區塊來選擇性地替換所述快閃記憶體之包括所述另一頁面的記憶體區塊。
20. 如申請專利範圍第19項所述之讀取記憶體系統 中之快閃記憶體之方法，其中進一步回應於所述記憶體系統之通電，執行所述記憶體區塊之所述選擇性替換。
21. 一種記憶體系統，包含：快閃記憶體，其具有多個頁面；以及記憶體控制器，其經組態以控制所述快閃記憶體；其中所述記憶體控制器經組態以：判定若所述快閃記憶體之選擇頁面已被重複地讀取了至少N次，回應於接收到的讀取請求以讀取所述快閃記憶體之所述選擇頁面，其中N為正整數；以及回應於判定所述選擇頁面已被重複地讀取了至少N次，自所述選擇頁面讀取資料且自所述快閃記憶體之另一頁面讀取資料。
22. 如申請專利範圍第21項所述之記憶體系統，其中所述記憶體控制器經組態以回應於判定所述選擇頁面已被重複地讀取了少於N次，讀取所述選擇頁面但並不讀取所述另一頁面。
23. 如申請專利範圍第21項所述之記憶體系統，其中在所述快閃記憶體之所述多個頁面中以隨機方式選擇所述另一頁面。
24. 如申請專利範圍第21項所述之記憶體系統，其中在所述快閃記憶體之所述多個頁面中以循序方式選擇所述另一頁面。
25. 如申請專利範圍第21項所述之記憶體系統，其中所述記憶體控制器經組態以：使用ECC演算法來偵測自所述另一頁面讀取之所述資料中的若干位元錯誤；以及 藉由將與包括所述另一頁面之記憶體區塊相關聯的位址映射至另一記憶體區塊，來回應偵測到之位元錯誤的數目超出所述ECC演算法之校正範圍。
26. 如申請專利範圍第21項所述之記憶體系統，其中所述記憶體控制器經組態以：使用ECC演算法來偵測自所述另一頁面讀取之資料中的若干位元錯誤；以及藉由將偵測結果儲存在儲存裝置中，來回應偵測到之位元錯誤的數目超出所述ECC演算法之校正範圍。
27. 如申請專利範圍第26項所述之記憶體系統，其中所述儲存裝置在所述快閃記憶體內。
28. 如申請專利範圍第26項所述之記憶體系統，其中所述儲存裝置在所述記憶體控制器內。
29. 如申請專利範圍第26項所述之記憶體系統，其中所述記憶體控制器經組態以視儲存在所述儲存裝置中之所述偵測結果的值而定，用另一記憶體區塊來選擇性地替換所述快閃記憶體之包括所述另一頁面的記憶體區塊。
30. 如申請專利範圍第29項所述之記憶體系統，其中所述記憶體控制器經組態以藉由視儲存在所述儲存裝置中之所述偵測結果的所述值而定，用所述另一記憶體區塊來選擇性地替換所述快閃記憶體之包括所述另一頁面的所述記憶體區塊，來回應所述記憶體系統之通電。
31. 如申請專利範圍第21項所述之記憶體系統，其中記憶卡包括所述快閃記憶體以及所述記憶體控制器。