TWI470763B - 使用膜之晶粒接置、晶粒堆疊及導線嵌置 - Google Patents

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Description

使用膜之晶粒接置、晶粒堆疊及導線嵌置
本發明係關於用以於多晶粒晶片封裝件中使用膜包覆導線(FOW)來堆疊晶粒之系統及/或方法以及能包含FOW之多晶粒晶片裝置。
近年來，積體電路(integrated circuit,IC)裝置之密度的增加，已造成多晶片IC裝置之產生，該裝置能於單一IC裝置中包含多個主動晶粒或晶片，其中晶粒能垂直堆疊並電性連接至基板，從而增加能包含於單一封裝件中之電子部件(例如：電晶體)數量。
在此可例舉，試圖具有二個相同或相似尺寸之晶粒且以一個晶粒堆疊於另一個的頂端上的情形。然而，因於較低晶粒上能接置導線之銲墊會被較高晶粒覆蓋，以如此安排可能出現導線連結(wirebonding)問題。已採用傳統方法以允許如此的晶粒安排，但以如此的傳統方法可能出現難題，如可能有導線連結問題(例如：導線損壞)、晶粒破損、以及其他問題。再者，如此的傳統方法可能於晶片封裝件中使用比所需要者更多的空間。
此外，當具有明顯相異尺寸之二個晶粒一起堆疊於相同晶片封裝件中時，導線連結問題亦可能出現。舉例而言，倘若較小的晶粒係堆疊於接置於基板之明顯較大的晶粒上，由於較低較大的晶粒尺寸，從基板走至較小的晶粒之導線可能比所需要的長度長，可能造成導線連結問題，如可能由於對裝置之震動力而造成導線損壞及/或電路短路。再者，舉例而言，由於材料無法抵抗與頂端晶粒堆疊有關之固化週期(cure cycle)，可能在與晶粒接置於基板有關之剝離現象或空隙會產生問題。
所需要的是能夠最小化或減少導線連結問題、晶片翹曲與損壞問題、空間問題、以及與多晶片堆疊有關之其他問題，其中，該多晶片堆疊具有相同或相似尺寸之相鄰晶粒、具有明顯相異尺寸之晶粒、及/或薄晶粒。再者，所需要的是減少或消除可能由與頂端晶粒堆疊有關之固化週期造成之晶粒接置剝離及空隙。
下列提及新穎設計之簡化概要，以求提供描述於此之一些實施態樣之基本了解。本概要內容並非所揭露主題之廣泛總覽(extensive overview)。並非有意於識別所揭露主題之關鍵或重要元件，也並非有意於描繪本新穎主題之範疇。其唯一目的在於以簡化形式呈現一些所揭露主題之概念，作為稍後詳加提及描述之實施方式之序曲。
所揭露主題係關於用以於多晶粒晶片封裝件中使用膜包覆導線(FOW)來堆疊晶粒之系統及/或方法以及能包含FOW之多晶粒晶片裝置。按照所揭露主題之一個實施態樣，具有相同或相似尺寸之多晶粒能藉由使用膜而彼此相鄰堆疊，而無需間隔件，其中，該膜能黏置該二個晶粒以及嵌置於較低晶粒上之導線。舉例而言，第一晶粒能黏置於該基板或黏置於位於該第一晶粒下方之另一晶粒。可視需要實施第一晶粒之導線連結，以將導線電性連接至第一晶粒之主動側。膜能放置於第二晶粒之底側上，該底側能為晶粒之非主動側，且當第二晶粒放置於第一晶粒之頂端上時，將合適等級之熱及壓力施加於第二晶粒，以使該膜能模造(mold)其自身來包覆(over)且圍繞(around)第一晶粒之導線連結，以嵌置導線於膜(例如：FOW膜)中，而不會傷害導線連結，且該膜亦促使第二晶粒黏置於第一晶粒。當如需要將第二晶粒黏置於第一晶粒且嵌置導線連結時，可移除熱及壓力且能對於該二個晶粒實施固化，以完成該接置。使用於接置二個晶粒且嵌置導線連結之膜之量可為足量的膜以嵌置導線連結，並設置能為於導線連結及接置於其上之晶粒層間之緩衝區域的膜層。
按照所揭露主題之一個實施態樣，能藉由使用膜於多晶粒堆疊中將明顯大於第二晶粒之第一晶粒放置於該第二晶粒之頂端上，其中，該膜能黏置該二個晶粒，並嵌置連接至較低晶粒之導線與較低晶粒，以提供對於較大較高晶粒懸出超過該較小較低晶粒之部分的支撐，以及於較低晶粒之導線連結與較低晶粒之間提供額外緩衝區域。
按照所揭露主題之另一實施態樣，可使用晶粒接置膜(die-attach film)將底晶粒接置於基板，俾得以減少或消除剝離現象及空隙。通常，基板能具有出現於基板能接置晶粒之側上之跡線(trace)及/或其他部件。為將晶粒接置於基板，晶粒接置膜能鋪設於該晶粒之底側。之後能藉由施加適量的熱及壓力，將該晶粒接置或黏置於基板，以使晶粒接置膜能模造其自身來包覆該基板的表面上之跡線及/或部件，於該基板的表面上該晶粒接置膜能嵌置跡線及/或部件以便於實質上填滿任何可能由跡線及/或部件凸起於基板上方而造成之空隙。一旦將晶粒接置好了，便可移除該熱及壓力，且能實施固化製程以完成將晶粒接置於基板。
下列描述及附圖係詳細提及所揭露主題之特定例示實施態樣。然而，該些實施態樣為各種途徑中之但有一些途徑之指標(indicative)，其中能採用該新穎設計之原理，且所揭露主題係有意於包含所有如此的實施態樣及其相等物。當結合附圖考量時，從下列新穎設計之詳細實施方式描述，所揭露主題之其他優點及特殊的特徵將變得顯而易知。
參照附圖描述所揭露的主題，其中整體而言，使用相似的元件符號者係指稱相似的元件。於下列描述中，為了解釋之目的，將提及大量指定的細節，以求提供本新穎主題之徹底的理解。然而，顯然可知，能實施所揭露的主題而無需該些指定的細節。於其他範例中，廣為周知之結構及裝置係以方塊圖之形式顯示，以求促使描述該新穎主題。
近年來，積體電路(IC)裝置之密度的增加，已造成多晶片IC裝置之產生，該多晶片IC裝置能於單一IC裝置中包含多個主動晶粒或晶片，其中晶粒能堆疊於彼此之頂端上，從而增加能包含於單一封裝件中之電子部件(例如：電晶體)數量。當堆疊晶粒時，在例如較高晶粒係大於較低晶粒以使較高晶粒具有懸出之區域，而於該區域處該較高晶粒不受支撐的情形中，可能出現問題(例如：導線損壞、導線之電路短路、晶片翹曲、晶片損壞等等)，或是當較高晶粒之中央處不提供支撐時，該較高晶粒可能會凹陷(sag)。相反地，由於連接較小的晶粒至基板之導線長度，導線連結問題亦可能出現於將較小的晶粒堆疊於較大的晶粒之頂端上的情形。再者，將晶粒堆疊於另一具有相同或相似尺寸之晶粒之頂端上，可能出現導線連結問題，這是因為對於較低晶粒而言，因晶粒具有相同或相似尺寸，其上連接有導線之銲墊則可能會被較高晶粒覆蓋。
本發明係提出與多晶粒堆疊有關之系統、方法、及裝置。所揭露主題能採用膜包覆導線(film over wire，簡稱FOW)技術以協助堆疊相同或相似尺寸之晶粒，以使FOW膜能鋪設於較高晶粒之底側，且施加合適等級之熱及壓力，當該膜模造其自身包覆該導線時，可將連結至較低晶粒上之導線嵌置於該膜中，且該膜係促使該二個晶粒接置在一起。再者，因較高晶粒係大於較低晶粒，而能採用FOW將較小較低晶粒及連結於其上之導線嵌置於膜內及於較大的晶粒下方，以使該膜能對於較高晶粒於若無該膜則較高晶粒將會懸出之區域中提供所需要的支撐。另外，晶粒接置膜能鋪設於晶粒以促使晶粒接置於基板，以便該晶粒接置膜模造其自身以填入於晶粒與基板間之所有面積，以減少或消除剝離現象。
現在參閱附圖，第1圖係按照所揭露主題之具體實施例，敘述多晶粒裝置100之剖面圖。裝置100能為可包含比一個晶粒還多之多晶粒裝置。舉例而言，裝置100能包含第一晶粒102及第二晶粒104，其中每個晶粒皆能電性連接至基板106。應體會到，為了例示目的而顯示二個晶粒，但所揭露主題並未如此限制。所揭露主題係預期於裝置100中能包含任何數量的晶粒。按照所揭露主題之一個具體實施例，該二個晶粒102、104於長度及/或寬度上能為相同尺寸，或為實質上相同尺寸。每個晶粒102、104能為具有主動側及非主動側之半導體晶片。
基板106能具有位於一側上的跡線(未圖示)。該跡線能導電且能藉由任何合適的手段(means)形成於基板106上，例如藉由實施於基板表面上之蝕刻製程(例如：濕蝕刻、乾蝕刻等等)或沉積製程(物理氣相沉積、化學氣相沉積、電化學沉積等等)。
第一晶粒102能藉由以晶粒接置膜108對該第一晶粒進行積層(laminate)而黏置於該基板106具有跡線之側，該晶粒接置膜108能例如以絕緣黏著材料(insulating adhesive material)構成。該膜108能鋪設於該第一晶粒102之底端(例如：非主動側)，且該第一晶粒102之後能黏置於基板106。為促使該第一晶粒102黏置於該基板106，能對該膜108施加熱，且/或能對該第一晶粒102及膜108施加壓力，以使該膜108能為可塑狀態(malleable)(例如：呈半流體狀態)，而使該膜108能模造其自身圍繞該跡線且能形成與該基板106之連結，而於該膜108與該第一晶粒102之間以及於該膜108與該基板106與形成於其上之跡線之間沒有間隙(gap)(例如：空隙(void)、間隔(space)、膿腫(abscess))，或實質上沒有間隙。再者，能鋪設該膜108以使其能夠減少或消除於該第一晶粒102與基板106間之剝離。該晶粒102一旦接置於該基板106，便可移除熱及/或壓力，以允許該膜108固化(例如：軟固化(soft cure))。進一步之固化係能依所需而實施，以促使該晶粒102及該基板106之接置。舉例而言，能依所需實施軟固化以使該膜108得以凝固(set)一段時間。亦能實施硬固化(hard cure)，以於所需之溫度等級持續所需的一段時間加熱該膜108(以及裝置100，或其部分)，以完成該膜108之凝固。舉例而言，可將裝置100(或其部分)放置於能夠供應所需熱等級以固化該裝置100之烤爐中。
能採用複數條導線110以將該第一晶粒102電性連接至該基板106。該些導線110能以任何導電材料形成(例如：金)。所需數量之導線110能藉由將每條導線110之一端對應地連結至基板106上之所需跡線而電性連接至該基板106。每條導線110之另一端能對應地連結至於第一晶粒102之主動側上之銲墊(未圖示)。
第二晶粒104係藉由以FOW膜112對於第二晶粒104進行積層而能黏置於該第一晶粒102，該FOW膜112能鋪設於該第二晶粒104之底側(例如：非主動側)，以使該膜112以包覆或圍繞該些能連結至於第一晶粒102上之銲墊之導線110(例如：FOW)，以使該些導線110能嵌置於該膜112中。為了促使該第二晶粒104黏置於該第一晶粒102且嵌置該些連接於其上之導線110，能對該膜112施加熱，且/或能對該第二晶粒104及/或膜112施加壓力，以使該膜112能為可塑狀態，而使該膜112能模造其自身圍繞該導線110且能形成與該第一晶粒102之連結，而於該膜112與該第二晶粒104之間以及於該膜112與該第一晶粒102與形成於其上之導線110之間沒有間隙，或實質上沒有間隙。
當第二晶粒104為不會因所施加之熱而被傷害時，能對第二晶粒104施加熱且經由該第二晶粒104將熱轉移至該膜112。於此熱可能造成對第二晶粒104之傷害，能以直接對該膜112加熱之方式來代替。能夠施加之熱及壓力之個別的程度係可設定為：當晶粒102、104彼此接置且與第一晶粒102相關之導線110係嵌置於該膜112中時，不會傷害該晶粒102、104及導線110之程度。
能被鋪設以黏置第二晶粒104及第一晶粒102及嵌置連接至第一晶粒102之導線110之FOW膜112之量係可設定為，能使嵌置的導線110及第二晶粒104之底側之間有足夠的餘裕(margin)，以使所嵌置的導線110不可能由上方第二晶粒104所傷害。舉例而言，倘若連結至該第一晶粒之導線110於第一晶粒102之上延伸為約60微米之高度，該膜112則能具有約75微米之厚度(例如：高度)，以於導線110之頂端(例如：最高點)及第二晶粒104之底端間能有緩衝區域。所需數量之導線110能連結至於第二晶粒104之頂側(例如：主動側)上之銲墊。結果，因膜112之厚度能造成二個晶粒(例如：102、104)間的間隔比與相同晶片封裝件中所包含之相同或相似尺寸之晶粒有關之傳統實行方式更小，因而能減少裝置100之整體尺寸。
藉由採用FOW膜112以嵌置連結於該第一晶粒上之導線110，導線110能由膜112提供額外的支撐，該膜112能保護導線110免於在沒有膜112之情形中將因對於裝置100之震動(例如：因掉落或打擊該裝置100)而可能造成之損壞或短路。再者，FOW膜112能促使位於彼此相鄰之相同或相似尺寸之二個晶片(例如：102、104)相互黏接且協助較低晶粒(例如：102)之導線連結。於二個晶粒具有相同或相似之尺寸且彼此相鄰之情況中(例如一個晶粒在另一者之上)，因於較低晶粒上之銲墊可能未延伸超出由較高晶粒所覆蓋之區域，而使導線連結可能成為問題。
能有其他堆疊相似或相同尺寸晶粒於彼此之頂端上之方法，如藉由於二個晶粒之間放置間隔件或其他物件以使較低晶粒之銲墊能暴露出來，且於二個晶粒之間具有空間，以促使較低晶粒之導線連結。然而，那可能造成較高晶粒具有一些懸出部分，當如此的懸出部分可能缺乏所需的支撐時便可能成為問題，且較高晶粒之導線連結可能於之後受到震動或其他力量，該震動或其他力量可能造成未支撐之懸出區域產生彈跳(bounce)，而造成導線損壞或電路短路。相反地，藉由採用FOW膜112以嵌置較低晶粒102之導線，則排除間隔件之使用，還能對於較高晶粒104提供所需支撐，且FOW膜112能減少或最小化對於較高晶粒104及較低晶粒102二者之導線連結問題。
應注意的是，雖然裝置100係以於晶粒102及104之每一側上具有一條導線之狀態顯示於第1圖，晶粒102及104之各者能夠具有任何所需數量之導線110。再者，雖然導線110係顯示於晶粒102及104之二側上，應體會到每個晶粒102、104於晶粒之所有側上皆能具有銲墊，以促使於個別的晶粒之所有側上進行導線連結。此外，雖然第一晶粒102係顯示成以晶粒接置膜108接置於基板106，應體會到能如所需採用額外的晶粒。舉例而言，能使用晶粒接置膜108(或倘若可能要嵌置另一晶粒之導線時則為FOW膜112)將第一晶粒102堆疊於另一晶粒(未圖示)之頂端上，且能使用晶粒接置膜108將另一晶粒接置於該基板上106。
再者，應體會到，能採用晶粒接置膜108將晶粒(例如102)接置於基板106，亦能使用FOW膜112將晶粒接置於基板106。亦應注意的是，不顯示廣為周知之結構，以避免不必要地混淆本新穎主題。
接著參閱第2圖，其係按照所揭露主題之另一具體實施例，說明多晶粒裝置200之剖面圖。裝置200能為可包含比一個晶粒還更多之多晶粒裝置。舉例而言，裝置200能包含第一晶粒202及第二晶粒204，其中每個晶粒皆能電性連接至基板106。應體會到，係為了例示目的而顯示二個晶粒，但所揭露主題並未如此限制。所揭露主題係預期於裝置200中能包含任何數量的晶粒。按照所揭露主題之具體實施例，比起第二晶粒204，該第一晶粒202於如長度及/或寬度之尺寸上能為較小尺寸。每個晶粒202、204能為具有能電性連接至基板106之主動側及非主動側之半導體晶片。
使用晶粒接置膜108，第一晶粒202能以晶粒接置膜108進行積層，且能黏置於該基板106具有跡線於其上之側。該膜108能鋪設於該第一晶粒202之底端(例如：非主動側)，且之後能將該第一晶粒202黏置於基板106。為促使該第一晶粒202黏置於該基板106，能對該膜108施加熱，且/或能對該第一晶粒202及膜108施加壓力，以使該膜108能為可塑狀態，而使該膜108能模造其自身圍繞該跡線且能形成與該基板106之連結，而於該膜108與該第一晶粒202之間以及於該膜108與該基板106與形成於其上之跡線之間沒有間隙，或實質上沒有間隙。鋪設該膜108以於第一晶粒202及基板106之間不出現間隙，或實質上不出現間隙，能夠減少或消除於該第一晶粒202與基板106間之剝離。能經由晶粒接置工具(die-attach tool)(未圖示)對該膜108施加熱，該晶粒接置工具係能將晶粒(例如：102、104、202、204)放置於所需位置且同時施加能直接轉移至膜108之熱。然而，倘若將此熱施加至第二晶粒204可能對該第二晶粒204造成傷害，則可直接對該膜108加熱。
該晶粒202一旦接置於該基板106，便可移除熱及/或壓力，以允許該膜108固化(例如：軟固化)。進一步固化係能如所需而實施，以促使該晶粒202及該基板106之接合。
該第一晶粒202能如所需使連結至該晶粒202上之導線110將該第一晶粒202電性連接至該基板106。所需數量之導線110能藉由將每條導線110之一端對應地連結至基板106上之所需跡線而電性連接至該基板106。每條導線110之另一端能對應地連結至於第一晶粒202之主動側上之銲墊(未圖示)。
第二晶粒204係藉由以FOW膜112對於第二晶粒204之底側(例如：非主動側)進行積層而能黏置於該第一晶粒202。當該第二晶粒204接置於該第一晶粒202時，該FOW膜112能形成為包覆或圍繞該些能連結至於第一晶粒202上之銲墊之導線110(例如：FOW)，以使該些導線110能嵌置於該膜112中。為了促使該第二晶粒204黏置於該第一晶粒202且嵌置該些連接於其上之導線110，能對該膜112施加熱，且/或能對該第二晶粒204及/或膜112施加壓力，以使該膜112能為可塑狀態，而使該膜112能模造其自身圍繞該導線110且能形成與該第一晶粒202之連結，而於該膜112與該第二晶粒204之間以及於該膜112與該第一晶粒202與形成於其上之導線110之間沒有間隙，或實質上沒有間隙。所能施加之熱及壓力的個別之程度係為，當晶粒202、204彼此接置且與第一晶粒202相關之導線110係嵌置於該膜112中時，不會傷害該晶粒202、204及導線110之程度。
能被鋪設以黏置第二晶粒204及第一晶粒202及嵌置連接至第一晶粒202之導線110之FOW膜112之量，為可使該第一晶粒202以及連結於其上之導線110能由膜112所嵌置或包裹(encapsulate)者，其中，於該第二晶粒204延伸超出(例如：懸出)該第一晶粒202的區域中，該膜112能從第二晶粒20之底端延伸至該基板106，而於該第二晶粒位於該第一晶粒202之區域之上方處，該第二晶粒204係延伸到該第一晶粒202。再者，能夠有足夠的膜112以使於所嵌置的導線110及第二晶粒204之底側之間能有足夠的餘裕。舉例而言，該膜112則能具有約170微米(當接置於該第一晶粒202時，於該第二晶粒204懸出處之區域中)之厚度(例如：高度)，以使較小的晶粒202能由膜112完全包裹，且因此於導線110之頂端(例如：最高點)及第二晶粒204之底端間能有緩衝區域，以求減少或消除第二晶粒204傷害導線110之風險。所需數量之導線110能連結至於第二晶粒204之頂側(例如：主動側)上之銲墊。該些導線110能電性連接至該基板106。
藉由採用FOW膜112且包裹明顯較小的晶粒202於較大的晶粒204下方之膜112中，因膜112之厚度能使其可於二個晶粒(例如：202、204)之間造成比傳統與多堆疊晶粒封裝件有關之實行方式更小的間隔，而能減少裝置200之整體尺寸。再者，將較小的晶粒202嵌置或包裹於較大的晶粒204下方之膜112中，能促使導線連結且減少或最小化導線失靈情形(wire malfunction)(例如：導線損壞、電路短路)，且促使更加想要的電路佈局。舉例而言，因為例如容易電路佈局及/或最小化導線連結問題的理由，可能想要較小的晶粒(例如：202)在較大的晶粒(例如：204)之下。舉例而言，倘若較小的晶粒堆疊於遠比該較小的晶粒為大的晶粒之頂端上，當於基板106及較小的晶粒之間進行導線連結時，可能出現導線連結問題，這是因為導線110將必需從該基板106延伸於該較大的晶粒上方，且之後延伸跨越該較大的晶粒以抵達該較小的晶粒之銲墊。相反地，將較小的晶粒202之導線110及該晶粒202本身嵌置於FOW膜112中，能對導線110提供經改善的支撐，而能減少或最小化導線損壞及電路短路。
能有其他堆疊較大的晶粒於較小的晶粒之頂端上之方法，如藉由於較小的晶粒之每一側上放置間隔件或其他物件以使較小的晶粒之銲墊能暴露出來，且於二個晶粒之間具有空間，以促使較小較低晶粒之導線連結。然而，視實行方式而定，可能造成較大較高晶粒具有一些未支撐的懸出部分，而當此伸出部分可能缺乏所需的支撐時，可能成為問題，且較高晶粒之導線連結可能於之後受到震動或其他力量，該震動或其他力量可能造成導線之導線損壞或電路短路。再者，於上方之較大較高晶粒可能不具有朝較高晶粒之中間部分之足夠支撐，其可能因缺乏支撐而造成較高晶粒於中央部分之凹陷，尤其倘若該裝置受到震動力量時更是如此。
相反地，藉由採用FOW膜112以嵌置較小較低晶粒202之導線110以及該較低晶粒202本身，則排除間隔件之使用，還能對於較高晶粒204提供所需支撐，且FOW膜112能減少或最小化對於較大較高晶粒204及較小較低晶粒202二者之導線連結問題。再者，藉由採用FOW膜112，能排除涉及使用間隔件之額外的步驟(procedure)(例如：製造間隔件、接置間隔件)。
應注意的是，雖然裝置200係以於晶粒202及204之每一側上具有一條導線之狀態顯示於第2圖，晶粒202及204之各者能夠具有任何所需數量之導線110。再者，雖然導線110係顯示於晶粒202及204之二側上，應體會到每個晶粒202、204於個別的晶粒(例如：晶粒202、204)之所有側上皆能具有銲墊，以促使於個別的晶粒之所有側上進行導線連結。此外，雖然第一晶粒202係顯示成以晶粒接置膜108接置於基板106，應體會到能如所需採用額外的晶粒。舉例而言，能使用晶粒接置膜108(或倘若嵌置連結至另一晶粒之導線110時則為FOW膜112)將第一晶粒202堆疊於另一晶粒(未圖示)之頂端上，且能使用晶粒接置膜108將另一晶粒接置於該基板上106。再者，晶粒204之懸出區域能具有以下述厚度鋪設於其底側之FOW膜112，亦即，該厚度係使FOW膜112延伸至該第一晶粒202所接置之另一晶粒，以將該第一晶粒202包裹或嵌置於FOW膜112中。亦應注意的是，不顯示廣為周知之結構，以避免不必要地混淆本新穎主題。
接著參閱第3圖，係按照所揭露主題之又一具體實施例，說明裝置300之剖面圖。裝置300可為如半導體裝置之裝置，該裝置可具有能夠連接性地(例如：物理性地及電性地)接置於基板106之晶粒302。雖然為了範例之目的而僅顯示一個晶粒302，應體會到所揭露主題並未如此限制。所揭露主題係預期於裝置300中能包含任何數量的晶粒。再者，該晶粒302可為能具有主動側及非主動側之半導體晶片。
該基板106具有形成於其上之所需數量的跡線304。該跡線304能藉由任何合適的手段形成於基板106上，例如藉由實施於基板表面上之蝕刻製程(例如：濕蝕刻、乾蝕刻等等)或沉積製程(物理氣相沉積、化學氣相沉積、電化學沉積等等)。再者，該跡線304能導電以促使於基板106及能堆疊於其上之晶粒302之間形成或產生電路。
於基板106上形成跡線304之後，於該基板106及跡線304上能放置阻銲材料(solder resist material)306。通常，阻銲材料306能使基板106之表面比倘若無阻銲材料306鋪設於該基板106及跡線304之情況要來得更加平坦；然而，舉例而言，由於跡線304可能凸起於基板106之其他表面區域上方，故即使有阻銲材料306，基板106之表面仍能為不平坦的，且可能例如具有隆起部分(ridge)、較高區域、以及較低區域。當將晶粒(例如：302)接置於基板106時，基板106之如此不平坦區域可能會造成剝離難題。為了減少或最小化如此剝離問題，則能使用晶粒接置膜108以促使晶粒302接置於基板106。
能使用晶粒接置膜108將晶粒302黏置於該基板106具有跡線304之側。該膜108能鋪設於該晶粒302之底端(例如：非主動側)，且之後能將該晶粒302黏置於基板106。為促使該晶粒302黏置於該基板106，能對該膜108施加熱，且/或能對該晶粒302及膜108施加壓力，以使該膜108能為可塑狀態，而使該膜108能模造其自身圍繞該跡線且能形成與該基板106之連結，而於該膜108與該晶粒302之間以及於該膜108與該基板106與形成於其上之跡線之間沒有間隙，或實質上沒有間隙。
按照所揭露主題之一個實施態樣，能對晶粒302施加熱且經由該晶粒302將熱轉移至該膜108。只要對於該晶粒302施加之如此之熱不會傷害該晶粒302，便能以此方式施加熱。按照所揭露主題之另一實施態樣，當如此施加熱會熱傷害該晶粒302時，可直接對該膜108施加熱。能鋪設膜108以使其能夠減少或消除於該晶粒302與基板106間以及該跡線304與其上之阻銲材料306間之剝離。一旦將晶粒302接置於該基板106，便可移除熱及/或壓力，以允許該膜108固化(例如：軟固化)。進一步固化(例如：施加熱)係能如所需而實施，以促使該晶粒302及該基板106之接置。
接著，該晶粒302能如所需使導線連結至該晶粒302(例如：110)(未圖示)，以將該晶粒302電性連接至該基板106。所需數量之導線能藉由將每條導線之一端對應地連結至基板106上之所需跡線而電性連接至該基板106。每條導線110之另一端能對應地連結至於該晶粒302之主動側上之銲墊(未圖示)。
應注意的是，雖然顯示於第3圖中之裝置300並未具有導線，但可對晶粒302進行導線連結以具有任何所需數量之導線110。亦應注意的是，不顯示廣為周知之結構，以避免不必要地混淆本新穎主題。
裝置300、裝置200、及/或裝置100能包含於大部分任何含有半導體晶片之電子裝置中(例如：裝置300、裝置200、裝置100)。此電子裝置之範例能包含電腦、個人數位助理(personal digital assistant,PDA)、行動電話(cellular phone)、數位電話(digital phone)、答錄機、影像裝置、電視機、多功能數位碟盤播放器/記錄器(digital versatile diskplayer/recorder)、錄/放音機、MP3播放器、數位記錄器、數位相機、微波爐、電子萬用記事本(electronic organizer)、電子玩具、電子遊樂器(electronic game)、掃描器、讀取器(reader)、列印機、影印機、或傳真機。
再者，裝置300、裝置200、及/或裝置100能為包含非揮發性記憶體之記憶裝置，例如快閃記憶體、唯讀記憶體(read only memory,ROM)、可編程(programmable)唯讀記憶體(PROM)、可抹除(erasable)可編程唯讀記憶體(EPROM)、電子式(electronically)可抹除可編程唯讀記憶體(EEPROM)等等；以及揮發性記憶體，例如隨機存取記憶體(random access memory,RAM)，係包含：靜態(static)RAM(SRAM)、動態(dynamic)RAM(DRAM)、同步(synchronous)、DRAM(SDRAM)、雙通道(double data rate)SDRAM(DDR SDRAM)、增強型(enhanced)SDRAM(ESDRAM)、Synchlink DRAM(SLDRAM)、Rambus直接型RAM(RDRAM)、直接型Rambus動態RAM(DRDRAM)、以及Rambus動態RAM(RDRAM)。
第4圖係按照所揭露主題，說明促使形成半導體裝置之系統400之方塊圖。系統400能包含基板部件106，該基板部件106能為基板，該基板能具有形成於其上之跡線，其中該跡線能如先前揭露於此者地形成於該基板部件106上。可將基板106與晶粒接置膜108結合，該晶粒接置膜108能為非導電黏著材料，以用來促使第一晶粒部件402接置於該基板部件106以及促使第二晶粒部件404接置於該第一晶粒部件402，如於此之進一步描述。
第一晶粒部件402及第二晶粒部件404之各者能具有主動側及非主動側，其中銲墊(未圖示)能形成於該主動側上，以促使導線連結而使該第一晶粒部件402及第二晶粒部件404之各者電性連接至該基板部件106。第一晶粒部件402、第二晶粒部件404、以及基板部件106能與導線部件406結合，該導線部件406能如所需由一條或多條導線(例如：110)構成，以使基板部件106上之跡線電性連接至形成於第一晶粒部件402及/或第二晶粒部件404上之銲墊。
系統400可復包含晶粒接置部件408，該晶粒接置部件408能促使該第一晶粒部件402接置於該基板部件106以及使該第二晶粒部件404接置於該第一晶粒部件402。為了將該第一晶粒部件402接置於該基板部件106，晶粒接置部件408能促使晶粒接置膜108鋪設於該第一晶粒部件402之非主動側(例如：底側)。晶粒接置部件408能施加促使該第一晶粒部件402接置於該基板部件106之所需的熱等級以及所需的壓力等級，以使該晶粒接置膜108能變成半流體或呈軟化狀態，而使該膜108能模造其自身圍繞與基板部件106有關之跡線，而不傷害該跡線或其他部件(例如：106)。
再者，晶粒接置部件408能促使第二晶粒部件404接置於該第一晶粒部件402。晶粒接置部件408能促使FOW膜112鋪設於該第二晶粒部件404之非主動側(例如：底側)。晶粒接置部件408能施加促使該第二晶粒部件404接置於該第一晶粒部件402且嵌置與該第一晶粒部件402有關之導線406之所需的熱等級以及所需的壓力等級，以使該FOW膜112能變成半流體或呈軟化狀態，而使該FOW膜112能模造其自身圍繞連結至該第一晶粒部件402之導線406，以將導線406嵌置於FOW膜112中，而不會引起該導線406或其他部件(例如：402)之傷害。
按照所揭露主題之一個具體實施例，該晶粒接置部件408能促使對晶粒接置膜108或FOW膜112施加熱(視所使用的膜而定)，藉由對於其底側鋪設有膜(例如：108或112)之晶粒(例如：302、204、104)施加熱，而能經由該晶粒將熱轉移至該膜(例如：108或112)。只要此熱不會傷害該晶粒，便能對該晶粒施加熱。按照所揭露主題之另一具體實施例，該晶粒接置部件408能促使直接對該膜(例如：108或112)施加熱。舉例而言，當對晶粒施加熱可能會傷害該晶粒時，能實施直接對該膜(例如：108或112)施加熱。
晶粒接置部件408能進一步促使晶粒接置膜108固化以促使該第一晶粒部件402接置於該基板部件106，以及促使FOW膜112固化以促使該第二晶粒部件404接置於該第一晶粒部件402。舉例而言，晶粒接置部件408能如所需採用軟固化(例如：使部件於室溫下凝固)及/或硬固化(例如：施加熱，如藉由將部件放置於烤爐中進行)，以促使該些部件106、402、404之如此接置。
按照所揭露主題之一個具體實施例，該第一晶粒部件402之尺寸能與第二晶粒部件404之尺寸相同或相似，且晶粒部件402、404能以令該第二晶粒部件404位於該第一晶粒部件402上方之方式於晶粒堆疊中彼此相鄰。該第一晶粒部件402能藉由將晶粒接置膜108鋪設於該第一晶粒部件402之底側以及使用該晶粒接置部件408而接置於該基板106，以促使該第一晶粒部件402接置於該基板106。能如先前描述地實施導線連結，以將與該導線部件406有關之導線(例如：110)接置於該第一晶粒部件402之銲墊以及於該基板部件106上之跡線。當該第二晶粒部件404接置於該第一晶粒部件402上時，由於晶粒部件402及404係由相同或相似尺寸構成，因此與該第一晶粒部件402有關之銲墊及導線406不會延伸超出該第二晶粒部件404之表面區域。
為促使該第二晶粒部件404堆疊至該第一晶粒部件402之頂端上而不傷害接置於該第一晶粒部件402之導線406，能藉由將FOW膜112鋪設於該第二晶粒部件404之底側(例如：非主動側)來採用FOW。當第二晶粒部件404放置且接置於該第一晶粒部件402之頂端上且於其間夾設FOW膜112時，晶粒接置部件408能促使對FOW膜部件112施加熱及壓力，而軟化該膜112以使該膜112能模造其自身圍繞接置於該第一晶粒部件402之導線406，而使該導線406能嵌置於FOW膜112中，且該導線406不會有損壞、變得不接置或其他變得毀壞的情形。
該FOW膜112之厚度(例如：高度)可使該導線406能嵌置於該膜112中，該膜112係於高度上延伸超過該導線406之高點，以使導線406之頂端及第二晶粒部件404之底側間具有緩衝區域。舉例而言，導線406能延伸至約60微米之高度；於此範例中，該FOW膜112則能具有約75微米之厚度，以便能嵌置該導線406，且能於超出該導線406之頂端及該第二晶粒部件404之底側具有約15微米之緩衝區域。
能於第二晶粒部件404上實施導線連結，以視需要使用導線部件406來電性連接該基板106及該第二晶粒部件404。再者，應注意到，晶粒接置部件408能促使該晶粒接置膜108及FOW膜112固化，以維持及/或完成個別部件106、402、及404之接置。
按照所揭露主題之另一具體實施例，比起第二晶粒部件404，該第一晶粒部件402於尺寸(例如：長度、寬度、及/或高度)上能為較小尺寸。系統400能有助於將較小晶粒部件(例如：第一晶粒部件402)包裏於較大晶粒部件(例如：第二晶粒部件404)下方，且嵌置經接置於該較小晶粒部件402之導線406。能如此處所述地使用晶粒接置膜108將該第一晶粒部件402接置於該基板106。再者，能如此處所述地實施導線連結，以將與導線部件406有關之導線接置於該第一晶粒部件402以及該基板部件106。可使用FOW膜部件112將表面面積明顯比該第一晶粒部件402大之第二晶粒部件404予以接置於該第一晶粒部件402。
應注意的是，未採用FOW膜112時，在該第二晶粒部件404延伸超出該第一晶粒部件402處，該第二晶粒部件404將具有明顯部分懸出。藉由採用FOW，膜112能以下述厚度鋪設於該第二晶粒部件404之底端，該厚度係使該第一晶粒部件402能完全包裹於該FOW膜112中，使接置於該第一晶粒部件402之導線406能嵌置於該FOW膜112中，以及於該第二晶粒部件404懸出或延伸超出該第一晶粒部件402之表面區域的區域中，使該膜112能從該第二晶粒部件404之底端延伸至該基板部件106之頂端。舉例而言，倘若該第一晶粒部件402加上該晶粒接置膜108具有約100微米之結合厚度，FOW膜112能以170微米之厚度鋪設於該第二晶粒部件404之底端，以包裹該第一晶粒部件402並嵌置其所連結之導線406。
大部分任何含有半導體晶片之電子裝置能包含系統400，或其中一部分(例如：其中之部件)。此電子裝置之範例能包含電腦、個人數位助理、行動電話、數位電話、答錄機、影像裝置、電視機、多功能數位碟盤播放器/記錄器、錄/放音機、MP3播放器、數位記錄器、數位相機、微波爐、電子萬用記事本、電子玩具、電子遊樂器、掃描器、讀取器、列印機、影印機、或傳真機。
再者，大部分任何記憶裝置能包含系統400，或其中一部分(例如：其中之部件)，係包含非揮發性記憶體之記憶裝置，例如快閃記憶體、唯讀記憶體(ROM)、可編程唯讀記憶體(PROM)、可抹除可編程唯讀記憶體(EPROM)、電子式可抹除可編程唯讀記憶體(EEPROM)等等；以及揮發性記憶體，例如隨機存取記憶體(RAM)，係包含：靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、雙通道SDRAM(DDR SDRAM)、增強型SDRAM(ESDRAM)、Synchlink DRAM(SLDRAM)、Rambus直接型RAM(RDRAM)、直接型Rambus動態RAM(DRDRAM)、以及Rambus動態RAM(RDRAM)。
第5圖係按照所揭露主題之具體實施例之晶粒接置部件408之方塊圖500。晶粒接置部件408能包含晶粒放置部件502，該晶粒放置部件502能如所需有助於將晶粒部件(例如：402、404)放置於基板部件106上或另一晶粒部件上。舉例而言，按照所揭露主題，晶粒放置部件502能為下述之晶粒接置工具，亦即，該晶粒接置工具能拾起(pick up)並抓握晶粒部件，且於之後將該晶粒部件放置於另一晶粒部件或基板部件106上。
晶粒接置部件408亦能包含膜鋪設部件504，該膜鋪設部件504能有助於將晶粒接置膜108鋪設於晶粒部件(例如：402、404)之底端以促使該晶粒部件接置於基板部件106，及/或促使鋪設FOW膜112以促使該晶粒部件接置於另一晶粒部件及/或促使連結至務一晶粒部件之導線嵌置於該FOW膜112內。
晶粒接置部件408復能包含加熱部件506，該加熱部件506能於將晶粒部件接置於另一晶粒部件期間對FOW膜112進行加熱，及/或於將晶粒部件接置於基板106期間對晶粒接置膜108進行加熱。該加熱部件506能施加得以使該FOW膜112於呈軟化或半流體狀態之等級之熱，以使該膜112能模造其自身圍繞其他部件(例如：導線110等等)，而將該晶粒部件接置於另一晶粒部件，以便於將連結至另一晶粒部件之導線嵌置於該FOW膜112內，並便於將該晶粒部件連結在一起，而以使得於該二個晶粒部件間沒有間隙，或實質上沒有間隙，而能最小化或減少剝離現象。再者，當將晶粒部件接置於基板部件106時，能進行加熱而使該晶粒接置膜108能模造其自身圍繞形成於基板部件106上之跡線(以及於基板部件106上之其他不平坦面積)，以使得於該晶粒部件與該基板部件106間沒有間隙，或實質上沒有間隙，而能最小化或減少剝離現象。
按照所揭露主題之一個具體實施例，該加熱部件506能藉由加熱具有晶粒接置膜108及/或FOW膜112鋪設於其底側之晶粒，而對晶粒接置膜108及/或FOW膜112進行加熱，而該熱可經由該晶粒轉移至該晶粒接置膜108及/或FOW膜112。只要此熱將不會對於該晶粒造成傷害，便能對該晶粒施加此熱。按照所揭露主題之另一具體實施例，該加熱部件506能直接對該晶粒接置膜108及/或FOW膜112加熱。舉例而言，當對於晶粒加熱可能對該晶粒造成傷害時，便可實施直接對該晶粒接置膜108及/或FOW膜112加熱。
晶粒接置部件408能包含加壓部件508，該加壓部件508能結合加熱部件506及/或晶粒放置部件502一同作業，以促使晶粒部件接置於另一晶粒部件或基板部件106。當將晶粒部件接置於另一晶粒部件之頂側且嵌置經連結至較低晶粒部件之導線406時，可對晶粒部件施加壓力，結果，以能促使該晶粒部件接置於其下方之另一晶粒部件的量對鋪設於此晶粒部件的底端之FOW膜112施加壓力(以及從加熱部件506加熱)，以使接置於該另一晶粒部件之導線406能嵌置於該FOW膜112內，而使該導線406無論如何皆不會損壞或變得毀壞，以及接置二個晶粒部件以使其不具有間隙或空隙以使剝離現象最小化。
關於將晶粒部件接置於基板部件106，加壓部件508能對晶粒部件(以及鋪設於該晶粒部件之底側之晶粒接置膜108)施加壓力，以使該膜108能模造其自身圍繞形成於該基板部件106(以及該基板部件106之任何其他不平坦面積)上之跡線，而不造成對於該跡線或該基板部件106之傷害，且填入所有間隔，以使於該晶粒部件及基板部件106間沒有間隙或空隙，而能消除或減少剝離現象。該晶粒放置部件502、加熱部件506、及/或加壓部件508能有助於將熱及/或壓力從晶粒部件移除，並接置該晶粒部件及/或鋪設於其上之膜108。
晶粒接置部件408能進一步包括固化部件510，該固化部件510能於晶粒部件接置於另一晶粒部件或該基板106期間促使該部件(例如：晶粒接置膜108、FOW膜112)固化。固化部件510能例如緊接於使用FOW膜112將該晶粒部件接置於另一晶粒部件之後促進軟固化。固化部件510亦能採用其他固化步驟，例如硬固化，以促使維持及/或完成將該晶粒部件連結或接置於另一晶粒部件，以使於該晶粒部件、晶粒接置膜108及/或FOW膜112、以及/或其他所接置之部件之間不存在有間隙或空隙，以求消除或減少剝離現象。
第6至10圖係按照所揭露主題而說明之方法。為了簡化解釋內容，該方法係以一系列的動作(act)來敘述及描述。應了解及體會到，新穎主題並非由所說明之動作及/或動作之順序所限制，例如動作能以各種順序及/或同時發生，以及伴隨其他未呈現及描述於此之動作。再者，可能需要並未全部說明之動作以實行按照所揭露主題之方法。此外，熟習該項技藝者將了解或體會到，該方法能經由階段圖或項目(event)替換地代表成一系列相關的階段。另外，應進一步體會到，之後揭露於此之方法以及整個說明書能儲存於製造規範(article of manufacture)上，以促使將此方法運輸或轉移給電腦。
參照第6圖，係按照所揭露主題，說明用於接置晶粒之方法600。於步驟602，能以FOW膜112藉由將膜112鋪設於較高晶粒之底側來積層晶粒(例如：較高晶粒)。較高晶粒相較於另一晶粒(例如：較低晶粒)能為相同尺寸(例如：長度及/或寬度)、相似尺寸、或較大尺寸，該另一晶粒於晶粒堆疊中係位於該較高晶粒下方，其將於以下更加完整描述。於步驟604，可將較高晶粒之底側黏置及/或接置於該較低晶粒之具有導線連結於其上之頂側，且連結於該較低晶粒之頂側之導線能嵌置於該FOW膜112中。能以可促使該較高晶粒之底側黏置於及/或接置於該較低晶粒之頂側的量鋪設該膜112，以使連結於該較低晶粒之導線能嵌置於該FOW膜112內，且於該較低晶粒之導線的頂端及該較高晶粒之底側間具有膜112之緩衝區域。該些晶粒能以FOW膜112接置，以使於該較高晶粒之底側及較低晶粒之頂側間無間隙，或實質上無間隙。於此時，可能結束方法600。
第7圖係按照所揭露主題，說明用於將晶粒接置於基板之方法700。於步驟702，能形成基板。該基板能例如具有形成於其上之跡線。於步驟704，能將阻銲材料鋪設於該基板及形成於其上之跡線。於步驟706，能將晶粒接置膜108鋪設於晶粒之底側(例如：非主動側)，該晶粒能具有主動側及非主動側。該晶粒接置膜108所鋪設的量可為有助於填入該基板上任何不平坦區域(例如從可為在基板上突起之區域之跡線而來之不平坦區域)、且促使該晶粒接置於該基板、而同時為了於多晶粒封裝中有效利用空間而最小化由膜108所使用之間隔者。
於步驟708，能對晶粒接置膜108及/或已鋪設晶粒接置膜108之晶粒進行加熱，其中該熱可轉移至該膜108。所加熱之等級係使該膜108能進入軟化或半流體狀態，而使該膜108能模造其自身以填入於基板表面上之任何區域或間隔，例如藉由將膜108模造圍繞形成於該基板上之跡線。於步驟710，能對晶粒接置膜108及/或已鋪設晶粒接置膜108於其上之晶粒施加壓力。所施加之壓力的等級可為能移動且模造該已加熱的膜108填入於該晶粒及該基板間之間隔，以使該晶粒及該基板之間不存在有間隙或空隙，而能減少或消除剝離現象或該晶粒從基板分離(detachment)者。該壓力的量可為不對晶粒、基板、或其他相關部件造成傷害者。
於步驟712，能將該晶粒黏置及/或接置於該基板。如所述，能使用該晶粒接置膜108而將該晶粒之底側接置於該基板之頂側，以使於該晶粒及該基板之間無間隙或空隙。於步驟714，一旦將該晶粒黏置及/或接置於該基板，便能從該膜108及/或晶粒移除該熱及壓力。於步驟716，能固化該膜108，例如藉由軟固化製程及/或硬固化製程。該固化能於固化期間，不形成間隙或空隙，以便最小化剝離現象。於此時，能結束方法700。
第8圖係按照所揭露主題，說明用於將晶粒接置於基板之另一方法800。於步驟802，能使用如背研磨膠帶(backginding tape)之傳統膠帶對半導體晶圓進行貼付，其中，該膠帶能鋪設於該晶圓之主動側。能例如使用膠帶包裝機實施晶圓之貼付。於步驟804，能藉由研磨該晶圓之非主動側來背研磨該晶圓，而能減少該晶圓之厚度至所需厚度。於步驟806，減輕已背研磨之晶圓之應力以求移除該晶圓可能已由晶圓背研磨造成傷害之任何部分。於步驟808，能使用晶粒接置膜108對該晶圓之非主動側進行積層。鋪設於該晶圓之膜108之量係為可促使晶圓接置於該基板，且膜108能模造其自身圍繞於基板表面上之跡線及其他不平坦部分者。舉例而言，具有30微米厚度之晶粒接置膜108能鋪設於該晶圓之非主動側。
於步驟810，能將晶圓安裝於切單膠帶(dicing tape)。於步驟812，能實施去除膠帶(detaping)以移除於步驟802中鋪設於該晶圓之膠帶。於步驟814，能如所需將晶圓切單，以從晶圓產生一個或更多個晶粒。舉例而言，能使用切單鋸(dicing saw)以將晶圓切單成一個或更多個晶粒。於步驟816，按照所揭露主題，能藉由將具有促使晶粒接置於基板之晶粒接置膜108之積層晶粒放置於基板之頂側上，而將由切單的晶圓形成之晶粒接置於該基板。於此時，能結束方法800。
第9圖係按照所揭露主題，敘述用於堆疊晶粒之方法900。於步驟902，一些導線能接置於第一晶粒。能如所需選擇該些導線之數量，以電性連接第一晶粒至基板，其中每條導線之一端能連結至於該第一晶粒之主動側上之個別的銲墊，而每條導線之另一端亦能連結至基板上之所需跡線。於步驟904，能將FOW膜112鋪設於第二晶粒之底側(例如：非主動側)，其中，該晶粒能具有主動側及非主動側。該FOW膜112所鋪設的量可為能促使第二晶粒接置於第一晶粒之頂側上、嵌置連結於該第一晶粒之頂側上之導線於FOW膜112內、以及於連結至該第一晶粒之導線之頂端與該第二晶粒之底側之間提供緩衝區域、而同時為了於多晶粒封裝中之有效空間利用而最小化於晶粒間由膜112所使用之間隔者。
於步驟906，能對FOW膜112及/或已鋪設FOW膜112之第二晶粒進行加熱，其中該熱可轉移至該膜112。所加熱之等級可為能使該膜112能進入軟化或半流體狀態，而使該膜112能模造其自身圍繞連結至第一晶粒上之導線者。於步驟908，能對FOW膜112及/或已鋪設FOW膜112於其上之第二晶粒施加壓力。所施加之壓力的等級可為能移動且模造該已加熱的膜112流動圍繞該導線以嵌置該導線於膜112內、以及填入於該第一晶粒及第二晶粒間之任何間隙或空隙者。該壓力的量能使該壓力將不對第一晶粒、第二晶粒、導線、基板、以及其他相關部件造成傷害。
於步驟910，能將連結至該第一晶粒上之導線嵌置於鋪設於該第二晶粒之底側之膜內。於步驟912，由於該膜112能模造其自身圍繞連結至該第一晶粒上之導線以達到該第一晶粒之頂表面，故該第二晶粒能利用有助於將該第二晶粒黏置及/或接置於該第一晶粒的FOW膜112而黏置及/或接置於該第一晶粒。如所述，該第二晶粒能使用該膜112而接置於該第一晶粒，以使於該第二晶粒及該第一晶粒之間無間隙或空隙，以求減少或消除該些晶粒之剝離現象。於步驟914，一旦將該第二晶粒黏置及/或接置於該第一晶粒，便能從該膜112及/或該第二晶粒移除該熱及壓力。於步驟916，能固化該膜112，例如藉由軟固化製程及/或硬固化製程。該固化能於固化期間，不形成間隙或空隙，以便於最小化該些晶粒之剝離現象。於此時，能結束方法900。
第10圖係按照所揭露主題，敘述另一用於堆疊晶粒之方法1000。於步驟1002，能使用如背研磨膠帶之傳統膠帶對半導體晶圓進行貼付，該膠帶能鋪設於該晶圓之主動側。能例如使用膠帶包裝機實施晶圓之貼付。於步驟1004，能藉由研磨該晶圓之非主動側來背研磨該晶圓，而減少該晶圓之厚度至所需厚度。於步驟1006，減輕已背研磨之晶圓之應力以求移除該晶圓可能已由晶圓背研磨造成傷害之任何部分。
於步驟1008，能使用FOW膜112對該晶圓之非主動側進行積層。鋪設於該晶圓之膜112之量可為能有助於將最終能從晶圓形成之晶粒予以接置於另一個位於所層壓的晶粒下方之晶粒以形成晶粒堆疊、以及嵌置連結至較低晶粒上之導線以使該FOW膜112能模造其自身圍繞該較低晶粒之導線者，且進一步具有使於已積層的晶粒之底側及連結至該較低晶粒上之導線之頂端之間具有緩衝區域的厚度。舉例而言，具有75微米厚度之FOW膜112能鋪設於該晶圓之非主動側。舉例而言，該經積層的晶粒與該較低晶粒能為相似或相同之尺寸(例如：長度及/或寬度)，或是比該較低晶粒能為較大尺寸，以使該經積層的晶粒能具有伸出超過該較低晶粒之表面區域之部分。
於步驟1010，能將晶圓安裝於切單膠帶。於步驟1012，能實施去除膠帶以移除於步驟1002中鋪設於該晶圓之膠帶。於步驟1014，能如所需將晶圓切單，以從晶圓產生一個或更多個晶粒。舉例而言，能使用切單鋸以將晶圓切單成一個或更多個晶粒。於步驟1016，按照所揭露主題，能藉由將帶有促使二個晶粒之接置之FOW膜112之積層晶粒放置於較低晶粒之頂端上，並嵌置連結至該較低晶粒上之導線。於此時，能結束方法1000。
如使用於此，術語「部件」、「系統」等等能包含與電腦相關之實體(entity)，不論是硬體、軟體(例如：執行中的)、及/或韌體。舉例而言，部件能為運行於處理器上之處理過程(process)、物件、可執行(executable)、程式、及/或電腦。藉由說明，運行於伺服器上之應用程式以及該伺服器二者皆能為部件。一個或多個部件能存留(reside)於處理過程內，且部件能位於一台電腦上及/或散佈於二台或多台電腦。
雖然新穎主題已顯示並描述於特定說明的實施態樣，將體會到同等替代物及修改將發生於熟習該項技藝者基於對本說明書及附圖之閱讀及了解。尤其關於由上述部件(component)(組件(assembly)、裝置(device)、電路(circuit)、系統(system)等等)實施之各種功能，使用於描述如此部件之術語(包含「手段(mean)」之參照)，係有意於相應(除非另外指明)任何實施所描述部件之指定功能(例如：功能上的相等)，甚至不在結構上相等於所揭露的結構，而能實施所揭露主題之於此說明的實施態樣中之功能。在這點上，將亦承認本新穎主題能包含系統以及具有電腦可執行的指令之電腦可讀取之媒介，該指令係用於實施本新穎主題之各種方法之動作及/或項目。
以上已描述者，係包含所揭露主題之實施態樣之範例。理所當然地，對於描述所揭露之主題之目的而言，不可能描述部件或方法之每個可想到的組合，但一般熟習該項技藝者能承認所揭露主題可能有許多更進一步的組合及變化。因此，所揭露主題係有意於涵蓋所有如此落入所附加的申請專利範圍之精神及範疇中之替代物、修改及變更。再者，當採用成申請專利範圍中之過渡用語(transitional word)時，針對不論是使用於實施方式還是申請專利範圍中之術語「包含(include)」、「具有(has)」、「具有(having)」或其變化之範圍，係有意以相似於如詮釋「包括(comprise)」之術語「包括(comprise)」之方式而包含。
 (產業利用性)
本發明之裝置、結構、及方法係應用於半導體處理及製造之領域中。舉例而言，於多晶粒堆疊中，本發明能採用膜包覆導線技術以嵌置導線及/或較小的晶粒於較大晶粒下方之膜中，及/或嵌置較低晶粒之導線於與較低晶粒相同或相似尺寸之較高晶粒下方之膜中，以促使晶粒之導線連結，且/或減少及/或消除晶粒及/或基板之剝離現象。
100、200、300．．．裝置
102、202、302．．．第一晶粒
104、204．．．第二晶粒
106．．．基板
108．．．晶粒接置膜
110．．．導線
112．．．FOW膜
304．．．跡線
306．．．阻銲材料
400．．．系統
402．．．第一晶粒部件
404．．．第二晶粒部件
406．．．導線部件
408．．．晶粒接置部件
500．．．方塊圖
502．．．晶粒放置部件
504．．．膜鋪設部件
506．．．加熱部件
508．．．加壓部件
510．．．固化部件
600、700、800、900、1000．．．方法
602、604、702、704、706、708、710、712、714、716、802、804、806、808、810、812、814、816、902、904、906、908、910、912、914、916、1002、1004、1006、1008、1010、1012、1014、1016．．．步驟
第1圖係按照所揭露主題之具體實施例，說明多晶粒裝置之剖面圖。
第2圖係按照所揭露主題之另一具體實施例，說明多晶粒裝置之剖面圖。
第3圖係按照所揭露主題之又一具體實施例，說明裝置之剖面圖。
第4圖係按照所揭露主題，說明促使形成半導體裝置之系統之方塊圖。
第5圖係按照所揭露主題，說明晶粒接置部件之方塊圖。
第6圖係按照所揭露主題，說明用於接置晶粒之方法。
第7圖係按照所揭露主題，說明用於將晶粒接置於基板之方法。
第8圖係按照所揭露主題，說明另一用於將晶粒接置於基板之方法。
第9圖係按照所揭露主題，說明用於堆疊晶粒之方法。
第10圖係按照所揭露主題，說明另一用於堆疊晶粒之方法。
100．．．裝置
102．．．第一晶粒
104．．．第二晶粒
106．．．基板
108．．．晶粒接置膜
110．．．導線
112．．．FOW膜

Claims (9)

  1. 一種半導體裝置(100、200、300)，係包括：第一晶粒(102、202、302)，具有與其接置的導線；以及第二晶粒(104、204)，係堆疊於該第一晶粒(102、202、302)之頂端上，該第二晶粒(104、204)之底側係使用積層在該第二晶粒之該底側上的膜(112)而黏置於該第一晶粒(102、202、302)之頂側，且該第二晶粒(104、204)相較於該第一晶粒(102、202、302)係於長度或寬度之其中至少一者為相同尺寸、實質上相同尺寸或較大尺寸之其中一者，或為其組合，其中，積層在該第二晶粒之該底側上的該膜係組構成為可塑狀態，以回應熱及壓力的施加，並模造其自身圍繞該導線，而使該膜、該第一晶粒及與其接置之該導線之間沒有間隙。
  2. 如申請專利範圍第1項之裝置(100、200、300)，復包括：基板(106)，係具有形成於其上之複數條跡線(304)，其中，該導線(110)電性連接該基板(106)以及該第一晶粒(102、202、302)。
  3. 如申請專利範圍第2項之裝置(100、200、300)，其中，該導線(110)係嵌置於該膜(112)中，以使該膜係形成在該導線及該第一晶粒之間。
  4. 如申請專利範圍第3項之裝置(100、200、300)，該膜(112)之厚度係使於該第二晶粒(104、204)之底側及該 導線(110)之每條導線之頂端部分間具有緩衝區域。
  5. 如申請專利範圍第2項之裝置(100、200、300)，該第二晶粒(204)於尺寸上係大於該第一晶粒(202)，且該膜(112)之厚度係使該第一晶粒(202)及連接至該第一晶粒(202)之該導線(110)嵌置於該膜(112)中，而於該第二晶粒(204)之底端及該導線(110)之每條導線之頂端部分間帶有緩衝區域。
  6. 一種電子產品，包括申請專利範圍第1項之裝置，該電子產品復包括：電腦、個人數位助理、行動電話、數位電話、答錄機、影像裝置、電視機、多功能數位碟盤播放器/記錄器、錄/放音機、MP3播放器、數位記錄器、數位相機、微波爐、電子萬用記事本、電子玩具、電子遊樂器、掃描器、讀取器、列印機、影印機或傳真機之其中至少一者。
  7. 一種促使晶粒部件接置於另一晶粒部件或基板之系統(400)，係包括：第一晶粒部件(402)；第二晶粒部件(404)，該第一晶粒部件(402)係使用在該第一晶粒部件接置於該第二晶粒部件前積層於該第二晶粒部件(404)之底側之膜(112)而接置於該第二晶粒部件，且該第一晶粒部件(402)相較於該第二晶粒部件(404)係為相同尺寸、相似尺寸或較小尺寸之其中一者；一條或多條導線(406)，該一條或多條導線(406) 係連結至該第一晶粒部件(402)；以及晶粒接置部件(408)，該晶粒接置部件(408)係藉由施加熱以促使將該第一晶粒部件(402)接置於該第二晶粒部件(404)，以使積層在該第二晶粒之該底側上的該膜成為可塑狀態，並模造其自身圍繞該導線，而使該膜、該第一晶粒及與其連結之該導線之間沒有間隙。
  8. 一種用於將第一晶粒(102、202、302)接置於第二晶粒(104、204)之方法，係包括：將一條或多條導線(110)接置於該第一晶粒(102、202、302)及基板(106)，以電性連接該第一晶粒(102、202、302)及該基板(106)；以膜(112)積層該第二晶粒(104、204)之底側；將熱施加於該第二晶粒(104、204)或該膜(112)之其中至少一者，以使該膜成為可塑狀態，並模造其自身圍繞該導線，而使該膜、該第一晶粒及與其接置之該導線之間沒有間隙；將該一條或多條導線(110)嵌置於該膜(112)中；以及將該第二晶粒(104、204)之底側接置於該第一晶粒(102、202、302)之頂側。
  9. 如申請專利範圍第8項之方法，其中，將該一條或多條導線(110)嵌置於該膜(112)中包括嵌置該一條或多條導線(110)，以使該膜(112)係形成在該一條或多條導線(110)與該第一晶粒(102、202、302)之間。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
US8058715B1 (en) * 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
TWI401773B (zh) * 2010-05-14 2013-07-11 Chipmos Technologies Inc 晶片封裝裝置及其製造方法
US8564954B2 (en) * 2010-06-15 2013-10-22 Chipmos Technologies Inc. Thermally enhanced electronic package
US20110309393A1 (en) 2010-06-21 2011-12-22 Micron Technology, Inc. Packaged leds with phosphor films, and associated systems and methods
US8680686B2 (en) * 2010-06-29 2014-03-25 Spansion Llc Method and system for thin multi chip stack package with film on wire and copper wire
US8357563B2 (en) * 2010-08-10 2013-01-22 Spansion Llc Stitch bump stacking design for overall package size reduction for multiple stack
US8642382B2 (en) 2011-06-20 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with support structure and method of manufacture thereof
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
KR102116979B1 (ko) 2013-10-28 2020-06-05 삼성전자 주식회사 적층 반도체 패키지
US10224260B2 (en) 2013-11-26 2019-03-05 Infineon Technologies Ag Semiconductor package with air gap
US10056294B2 (en) * 2013-12-02 2018-08-21 Maxim Integrated Products, Inc. Techniques for adhesive control between a substrate and a die
TWI559829B (zh) * 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
KR102362654B1 (ko) 2015-07-03 2022-02-15 삼성전자주식회사 오븐
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9837359B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US9953933B1 (en) 2017-03-30 2018-04-24 Stmicroelectronics, Inc. Flow over wire die attach film and conductive molding compound to provide an electromagnetic interference shield for a semiconductor die
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
JP7034706B2 (ja) * 2017-12-27 2022-03-14 キオクシア株式会社 半導体装置
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
JP7042713B2 (ja) 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置
US10825781B2 (en) 2018-08-01 2020-11-03 Nxp B.V. Semiconductor device with conductive film shielding
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11056457B2 (en) 2018-09-28 2021-07-06 Nxp Usa, Inc. Semiconductor device with bond wire reinforcement structure
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11004777B2 (en) 2019-06-28 2021-05-11 Semiconductor Components Industries, Llc Semiconductor device assemblies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167810A1 (en) * 2004-01-29 2005-08-04 Stack Devices Corp. Stacked semiconductor device
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
TW200532873A (en) * 2004-03-31 2005-10-01 Advanced Semiconductor Eng Process for packaging and stacking multiple chips with the same size

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2600929B2 (ja) * 1989-01-27 1997-04-16 松下電器産業株式会社 液晶画像表示装置およびその製造方法
US5291061A (en) * 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
JPH08111478A (ja) * 1994-10-06 1996-04-30 Toshiba Corp 樹脂封止型半導体装置
US5653811A (en) * 1995-07-19 1997-08-05 Chan; Chung System for the plasma treatment of large area substrates
JP3195236B2 (ja) * 1996-05-30 2001-08-06 株式会社日立製作所 接着フィルムを有する配線テープ，半導体装置及び製造方法
JP3639088B2 (ja) * 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
US6337225B1 (en) * 2000-03-30 2002-01-08 Advanced Micro Devices, Inc. Method of making stacked die assemblies and modules
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
DE60217477T2 (de) * 2001-01-29 2007-10-11 Jsr Corp. Kompositteilchen für dielektrika, ultrafeine harzkompositteilchen, zusammensetzung zur herstellung von dielektrika und verwendung derselben
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
US6569709B2 (en) * 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
JP4135565B2 (ja) * 2003-06-06 2008-08-20 松下電器産業株式会社 電子回路装置およびその製造方法
US7190058B2 (en) * 2004-04-01 2007-03-13 Chippac, Inc. Spacer die structure and method for attaching
KR20070004100A (ko) * 2004-04-20 2007-01-05 히다치 가세고교 가부시끼가이샤 접착시트, 반도체장치, 및 반도체장치의 제조방법
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
JP4701914B2 (ja) * 2004-10-29 2011-06-15 宇部興産株式会社 耐燃性が改良されたテープキャリアパッケージ用柔軟性配線板
TW200727446A (en) * 2005-03-28 2007-07-16 Toshiba Kk Stack type semiconductor device manufacturing method and stack type electronic component manufacturing method
US7163839B2 (en) * 2005-04-27 2007-01-16 Spansion Llc Multi-chip module and method of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167810A1 (en) * 2004-01-29 2005-08-04 Stack Devices Corp. Stacked semiconductor device
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
TW200532873A (en) * 2004-03-31 2005-10-01 Advanced Semiconductor Eng Process for packaging and stacking multiple chips with the same size

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