TWI426555B - 製作可補償徑向失準之分子黏附鍵結之方法 - Google Patents

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TWI426555B
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Description

製作可補償徑向失準之分子黏附鍵結之方法
本發明係有關於依據三度空間集積(3D integration)之技術所產製多層半導體晶圓或構造之領域，此技術牽涉到將形成於一第二晶圓上的至少一層移轉到稱為最終底材的一第一晶圓上，此移轉層係對應於第二層中元件形成所在的部份，其例如是為數多個的微元件(microcomponent)，其他的對應元件則亦被形成於第一晶圓中。
特別是因為在一給定層中所出現之微元件的極小尺寸及極大數量之故，每一層的移轉層，即，包含了該層的每一片晶圓，必須以極大精確度定置於最終底材(第一晶圓其自身，其中或者也已包含有其他移轉層)之上，以便符合與其底下層之間的極為嚴格的互相對正。其更可能會需要在該層移轉之後對該層進行處理，以便，例如，形成其他的微元件，以便露出其表面上的微元件，以便製作連結，等等，此些處理操作亦必須以相對於該層中所存在的元件極大的精確度進行。
將一層移轉到最終底材上所牽涉的是如上述形式的，在一第一晶圓與一第二晶圓之間進行分子黏附鍵結(molecular adhesion bonding)，其中第二晶圓通常會逐漸變薄。在進行鍵結的期間，兩晶圓係以機械方式進行對準。在兩片晶圓之間所可能見到的有三種型態的對準缺陷(alignment defects)，亦即，轉動型態的「偏移」("offset")或「位移」("shift")型態，以及徑向型態(亦稱為「跑位」("run-out")，放大錯誤或形變錯誤)。
當在單一片晶圓上進行一序列的微影步驟時，此類型態的缺陷通常會利用在微影機器上使用一種補償演算法(compensation algorithm)來加以更正，以便在各步驟之間保持完美的對準。
在考量兩晶圓之間的鍵結對準時，位移及旋轉型態的對準缺陷，可以在鍵結機器之中利用修訂晶圓的相對位置，而以機械方式加以補償。不過，徑向型態的對準缺陷則無法利用此種晶圓的再定位方式加以補償。
當兩片要相對準的晶圓具有不同的徑向擴張情形時，徑向失準即會發生；徑向擴張可能是由於各晶圓皆會接受因製作微元件的不同製程處理之事實，及/或施加於一或另一片晶圓上的製程可能導致晶圓承受應變，並使其尺寸在微尺度上產生變化之事實之故，例如，在進行層沉積或氧化時皆會使晶圓產生伸張形變。
圖1A顯示為了進行分子黏附以進行鍵結時在一第一晶圓10及一第二晶圓20之間進行對準的情形。在此之前一第一系列的微元件11已被形成於第一晶圓10的鍵結面上，而一第二系列的微元件12在此之前，亦已被形成於第二晶圓20要與第一晶圓鍵結的上表面。在晶圓進行鍵結之後微元件11應需與微元件21互相對準。
不過，在上述例中，第一及第二晶圓具有不同的徑向擴張，因此在進行鍵結之後即在兩晶圓之間產生了徑向失準的情形，此會在微元件的主要部份之間產生偏移，例如圖1B中以Δ11 ，Δ22 ，Δ33 ，Δ55 ，Δ66 或Δ77 所標示的偏移(分別對應於在成對的微元件111 /121 ，112 /122 ，113 /123 ，115 /125 ，116 /126 與117 /127 之間所觀察到的偏移)。
兩晶圓之間必須為徑向失準負責的徑向擴張在晶圓上通常是均勻的，如此即產生會在晶圓的中心及週緣依照近線性(quasi-linearly)而演進(即，增加)的徑向失準。
特別是在利用微影技術形成元件的習知步驟期間，徑向失準利用更正演算法，並作為在一片晶圓上所執行的失準量測值的一個函數，是可加以更正的。
不過，徑向失準的更正只能在一片晶圓的自身之上進行。此外，當微元件的製作牽涉到兩片晶圓之間的鍵結步驟時，如同在製作三度空間的情況之中，便不再可能進行有關於徑向失準的更正。
再者，當一層微元件被移轉到具有一第一層微元件的一最終底材上時，要能夠將打算要互相連結的各層的此些微元件之間的徑向失準減至最小乃是極為重要的。其事實上是不可能利用微影而為兩層的微元件之間所存在的失準進行補償的。
本發明之一目的係在於提供一種解決方式，其可以補償存在於兩片將要鍵結在一起的晶圓之間的初始徑向失準。
為達此目的，本發明提供一種利用分子黏附而將一第一晶圓鍵結至一第二晶圓之方法，該些晶圓之間有一初始徑向失準，該方法包含有將兩晶圓帶至相接觸以便啟始兩晶圓之間的鍵結波之前遞(propagation)之至少一步驟，其特徵為在接觸步驟期間，作為初始徑向失準之函數的一預先設定之鍵結曲率被加至兩晶圓中之至少其一之上。
如同以下所將詳細解釋的，利用監控鍵結期間晶圓的曲率，便可能可以誘發額外的徑向失準，其可以補償初始所存在的徑向失準。
依據本發明之一要點，第二晶圓在鍵結波前遞期間可自由調適至加至第一晶圓上的預先設定之鍵結曲率。
依據本發明另一要點，其晶圓係為矽質之圓形晶圓，其具有300 mm之直徑，其各並包含有微元件。
依據本發明一要點，該方法在該兩晶圓鍵結之前包含有以下步驟：
-　測量兩晶圓之間所要予以補償的初始徑向失準，
-　在鍵結之前測量每一晶圓的曲率，
-　為兩晶圓之間的初始徑向失準決定一補償徑向失準，
-　計算可以產生兩晶圓之間的該補償徑向失準的一鍵結後曲率，
-　計算出作為被計算得之鍵結後曲率之函數的預定鍵結曲率。
依據本發明一特定要點，該方法包含有以下步驟：
-　利用一第一固持支撐與一第二固持支撐而將第一晶圓與第二晶圓固持互相面對，該第一固持支撐將該預定鍵結曲率加至第一晶圓上，
-　將該兩晶圓帶至互相接觸，以便啟始該兩晶圓之間的一個鍵結波的前遞，
-　在第二晶圓被帶至與第一晶圓接觸之時或之前，由第二固持支撐上釋放開第二晶圓，以使該第二晶圓調適至在鍵結波前遞期間加至第一晶圓上的鍵結曲率。
依據本發明一特徵，該預定鍵結曲率係利用致動安裝於第一固持支撐上的一千斤頂而加至第一晶圓上。
依據本發明另一特徵，該預定鍵結曲率係利用間置於第一晶圓與第一固持支撐之間的一膜片而加至第一晶圓上，該膜片具有對應於該預定鍵結曲率的曲率。
依據本發明又另一特徵，該預定鍵結曲率係利用第一固持支撐而加至第一晶圓上，該第一固持支撐具有對應於該預定鍵結曲率的曲率。
依據本發明一特定要點，該兩晶圓各在其各自鍵結面上包含有微元件，兩晶圓中之一的微元件其中的至少某些，被打算要與另一晶圓的微元件其中的至少某些所對準。
本發明亦相關於利用分子黏附而將一第一晶圓鍵結至一第二晶圓之裝置，該些晶圓之間具有一初始徑向失準，該裝置包含有各可固持第一晶圓與第二晶圓的一第一與一第二固持支撐，其中該第一固持支撐包含有可將作為初始徑向失準函數的一預定鍵結曲率加至該第一晶圓上之機制，該裝置控制第二固持支撐以便在第二晶圓被帶至與第一晶圓接觸之時或之前，由該第二固持支撐上釋放開第二晶圓，以使該第二晶圓調適至在鍵結波前遞期間加至第一晶圓上的鍵結曲率。
依據本發明之一特徵，此鍵結裝置包含有處理裝置以便計算作為初始徑向失準之函數的預定鍵結曲率，或對應於作為初始徑向失準之函數的該預定鍵結曲率之曲率半徑。
依據本發明之一特徵，該第一固持支撐更包含有一千斤頂，其可將該預定鍵結曲率加至第一晶圓上，該千斤頂係依對應於該預定鍵結曲率之曲率的半徑而被驅動，該裝置控制第二固持支撐以便在第二晶圓被帶至與第一晶圓接觸之後，由該第二固持支撐上釋放開第二晶圓，以使該第二晶圓調適至在鍵結波前遞期間加至第一晶圓上的鍵結曲率。
依據本發明之另一特徵，該裝置更包含有間置於第一晶圓與第一固持支撐之間的一膜片，該膜片具有對應於該預定鍵結曲率的曲率。
依據本發明之又另一特徵，該第一固持支撐具有對應於該預定鍵結曲率之曲率。
依據本發明之一要點，第一及第二固持支撐包含有利用吸力或利用靜電力而固持晶圓之裝置。
依據本發明之另一要點，第一及第二固持支撐可適於承接直徑為100 mm，150 mm，200 mm或300 mm的圓形底材。
本發明大致係應用於在具有不同徑向擴張的兩片晶圓之間，利用分子黏附所進行之鍵結，其在鍵結之後造成徑向失準的情形。
本發明特別可應用於，但不限定於，在各包含有元件的至少兩片晶圓之間利用分子黏附所進行之鍵結，其中兩晶圓中的至少某些元件在鍵結之後應要對準。
為了補償鍵結之後晶圓徑向失準的現象，本發明提出在晶圓進行鍵結的期間施以一個鍵結曲率，此曲率在先前已先被定義為初始徑向失準的一個函數。
更特定而言，在鍵結之前，兩晶圓各具有其自身之曲率，其可能為圖2中晶圓30的凹陷，或圖3中晶圓40的凸起。此曲率決定了晶圓的彎曲變形，其在半導體技藝中以「彎頭」(“bow”)稱之。如圖2及3所顯示的，一晶圓之彎頭Δz係對應於其上可讓晶圓自由停置的一參考平面P(通常是完美的平面)，與晶圓本身之間的距離(箭頭所示)，其大致係由晶圓中心處水平量測。在半導體領域中一般所使用的晶圓直徑之尺度上，即在數十毫米至300毫米之間，其彎頭是以微米進行量測的，而其曲率則大致以m-1 或km-1 進行量測，此係因半導體領域中所使用晶圓的曲率乃是極為微小，因此，其所對應之曲率半徑亦極龐大。
圖4A至4C顯示的第一晶圓50(頂)在一支撐晶圓60(底)上進行鍵結之前及之後的曲率變化，其中兩晶圓分別各具有K1 與K2 曲率(圖4A)。在進行分子黏附鍵結的期間，稱為鍵結曲率的的一個曲率KB 被施加在兩晶圓50及60其中之一之上(圖4B)，另一晶圓則在鍵結波前遞之時可適應於施加在此第一晶圓上的曲率，如同以下所將詳細說明的情形。曲率KB 可利用一鍵結機器的特定固持支撐而施加，如同以下所將詳細說明者，其中曲率KB 只給兩晶圓其中之一，而另一晶圓則在鍵結波的前遞啟始之後可以自由地變形，以便在此前遞波行進的期間適應於施加在另一晶圓上的曲率。
一旦鍵結執行，兩晶圓各自由其固持支撐上被釋放下來，由已鍵結的晶圓50與60所結合構成的構造便具有一個曲率KF ，稱為鍵結後曲率。
鍵結後曲率KF 可依下式計算：
KF=(2(K1+K2)+12KB)/16　(1)
此式係依T. Turner等人題為"Mechanics of wafer bonding:Effect of clamping",Journal of Applied Physics,Vol. 95,N°1,January 1,2004的文章中的式(12)而決定。
在此式的基礎之上可見，鍵結曲率KB 在鍵結後曲率KF 上的影響遠大(約6倍因素)於兩晶圓50及60的初始曲率K1 與K2 。
此外，在鍵結之後兩晶圓之間所造成的徑向失準DR即可依下式決定：
DR=-2(εR)　(2)
其中R為兩晶圓中心之間於徑向失準的量測點處的距離，而ε則為施加在第一晶圓50(頂)表面上的應變。
另外在施加在第一晶圓表面上的應變與鍵結後曲率KF之間更有以下關係：
ε=KF(h/2)　(3)
其中h為第一晶圓的厚度。
利用將對應於式(3)應變ε的元素引入式(2)中，鍵結後所造成徑向失準DR與鍵結後曲率KF 之間的關係便可依下式而建立：
DR=-KFhR(4)
其中可見徑向失準DR係為鍵結後曲率KF之函數。
其結果，由於初始徑向失準DRi係為已知，因此便可以決定一個補償徑向失準DRc，以使DRc=DRi，而依據式(4)便可得出DRc=KFhR。
初始之徑向對準可利用在相同批次的兩片晶圓之間進行鍵結並測量其間的失準而測量得出其初始徑向值。兩晶圓各有對準標記，例如簡單的十字叉(利用游標(Vernier)或波紋(Moir)結構的量測方法)，這使得利用紅外線顯微學(infrared microscopy)或共焦紅外線顯微學(confocal infrared microscopy)而以微米尺度來量測失準變成可能，並得以在晶圓的許多位置上進行此種量測，此些點通常是在其中心及週緣部份。利用此類量測便可以取得各種的失準成份，特別是徑向失準。此類量測通常是以其對準標記安排於晶圓的中心及週緣處之方式而進行的，例如，在離一片300 mm晶圓中心147 mm之處。在週緣部份，其徑向失準最大便可能會超過一微米，如圖7所示，此利用前述顯微學量測技術是可以測量出來的。
利用此種方式便可以得知整批晶圓的初始徑向失準值，針對此些失準情況，利用施行本發明之鍵結方法便可加以補償。用來量測初始徑向失準的該對晶圓可由該批中被撤下，或加以分離以便利用依據本發明所得之預定鍵結曲率而重新進行鍵結。
此初始徑向失準亦可利用分別精確測量在兩晶圓每一片上的兩微元件之間的距離(達0.33 ppm)，並比較此兩差異而加以判定。
在上列式(4)的基礎上，所要獲取的容許補償徑向失準目標鍵結後曲率KFc可依下式計算：
KFc=DRc/(h.R)(5)
式(1)顯示目標鍵結後曲率KFc係作為兩晶圓的初始曲率K1及K2與鍵結曲率KB的函數而得以判定。由於曲率K1及K2係對應於兩晶圓的本質曲率，只有曲率KB才代表可變參數，此使得調整鍵結後曲率KF變成可能。
如此，鍵結後曲率KFc的目標值使得在式(5)以及先前已先被量測得的曲率K1及K2的基礎上計算以獲得補償徑向失準變為可能，例如，利用諸如KLA-Tencor Corp的KLA-TencorFlexus光學量測工具(或者，利用以電容式量表，光學表面性質量測儀(optical profilometry)或機械式表面性質量測儀(mechanical profilometry)所進行的任何量測，其使得彎頭的判定變成可能)，在被加至晶圓上以便獲得目標鍵結後曲率KFc的鍵結曲率KB即得以計算：
KB=(8KF-(K1+K2))/6　(6)
使用依據本發明一實施例之補償徑向失準之鍵結方法，利用將形成於一第一晶圓100上的一層微元件移轉到一第二晶圓200上的一種三度空間構造之建造實例，將參考圖5A至5G及6加以說明。此些晶圓特別地可能具有150 mm，200 mm與300 mm的直徑。
此三度空間構造的製作以在第一晶圓100的表面上製作一第一系列的微元件110(圖5A，步驟S1)，以及在第二晶圓200的表面上製作一第二系列的微元件210(圖5B，步驟S2)作為開始。微元件110與210可為完整的元件及/或只為其一部份。在此一實例之中，第一晶圓100係為直徑300 mm的SOI型態(Silicon on Insulator)晶圓，其包含亦以矽製作的一支撐101上的一層矽103，一層埋置的氧化物層102，例如SiO2 ，被安排在該層與矽質支撐之間。晶圓100亦可由另一種型態的多層構造或單層構造所構成。
第二晶圓200係為直徑300 mm的一片矽晶圓。
微元件110與210係利用微影技術，使用光罩使之得以定義形成對應於所要製作之微元件的圖像形成的區域。
微元件110與210是打算要互相交互作用的，例如，以便利用將微元件110與210成對地連結起來以形成完整的元件，其各構成了所要製作之元件的一部份，或者以便為對應的微元件110與210形成連接在一起的電路。因此，能夠在晶圓鍵結之後確保微元件110與210之間的良好對準乃是重要的事。
依據本發明需使用一部鍵結機器，其可在鍵結進形時，將一鍵結曲率KB加至兩晶圓其中之一之上，而同時亦容許另一晶圓在鍵結波於兩晶圓之間前遞時適應於所施加的曲率。此操作使獲得一目標鍵結後曲率KFc變為可能，此曲率在兩晶圓之間引入一個補償徑向失準DRc，其可補償存在於兩晶圓之間(兩晶圓之間徑向擴張的差異)，以及在兩晶圓進行鍵結之前分別所進行的各種處理步驟(微影，層沉積，熱處理等)所引起的初始徑向失準DRi。
如圖5C所示，此鍵結操作係在一鍵結機器或裝置300中進行，其包含有具有用於固持第一晶圓100使之面向一第二晶圓200的一固持表面311的一第一支撐板310，第二晶圓200則被固持在機器300的一第二支撐板320的固持表面321上。支撐板310及320各設置有固持裝置(圖5C中未顯示)，諸如靜電或吸附式的固持裝置。第一及第二支撐板310及320各沿著移動方向dpx及dpy而各自可以移動，此使得兩晶圓一方面可以互相面對而同時可補償旋轉及平移上的失準，另一方面則可分別帶動第一及第二支撐板310及320的固持表面311及321互相靠近或分離。為此，每一支撐板必須，例如，安裝在一致動器上(圖5C中未顯示)，其可由鍵結機器加以控制，以便調節兩支撐沿著dP方向的距離。
在鍵結啟始之時，兩晶圓100及200各被壓制在其對應支撐板(圖5C步驟S3)的固持表面上。
接著，依據本發明，對應於鍵結曲率KB，其已先利用前述式(6)而被計算出來，且因而得以獲致先前已決定好的目標鍵結後曲率KFc的一個曲率，便被施加在第一晶圓100(亦或，第二晶圓)上，以便引出一個補償徑向失準DRc，如同前述(圖5C步驟S4)。
為此，第一支撐板310包含有設有一桿313的一千斤頂或線性致動器312，當被致動時，其可延伸超越板310的固持表面311，而第一晶圓100則被壓抵於其上。如圖5D所顯示，在此種情況下，桿313的自由端313a推向第一晶圓，此便可將一個預先決定的鍵結曲率施加在其上。在千斤頂312被致動時，支撐板310的固持裝置的吸引力，即吸附或靜電力，便可由鍵結機器加以控制，以便使板310的固持表面311上的中央同心區的力得以減低甚至變為負，以便在桿313施予曲率時減低晶圓上的應力。
鍵結機器300控制了桿313伸展超出固持表面311的距離dt，此距離dt係做為要予施加在晶圓上的鍵結曲率KB的函數而決定的。更精確而言，千斤頂312設有一伺服控制器(未顯示)，其可將桿313的線性位置做為鍵結機器300所界定的一設定點之位置的函數而加以控制。
鍵結機器300設有處理裝置，諸如可程式微處理器，當在機器300中使用上述的千斤頂時，其可計算鍵結曲率KB或等效於鍵結曲率KB的曲率半徑。更精確而言，晶圓100及200的各自初始曲率K1及K2，以及目標鍵結後曲率KFc全皆被輸入至鍵結機器中，而鍵結機器的處理裝置便利用前述式(6)而計算所要施加的鍵結曲率KB，並反轉此數值以便獲得對應的目標曲率半徑Rcb(Rcb=1/KB)。
最後需要界定的一個參數，其需要被送至千斤頂312的伺服控制器者，是為對應於曲率半徑Rcb的彎頭Δz，因為如同前述，晶圓之彎頭係對應於在晶圓之中心處所量取的一個距離，即一參考平面，在此為固持表面311，與晶圓之表面，在此為晶圓面向固持表面311之表面，兩者之間的距離。彎頭Δz係對應於距離dt，此距離係為當施加鍵結曲率時桿313所必須伸張的距離。
目標彎頭Δzc做為目標曲率半徑Rcb的一個函數可依下式計算：
其中D為所要加以彎曲的晶圓之直徑。
一旦計算出來，目標彎頭Δzc的數值便被傳送至千斤頂312的伺服控制器，其可致動桿以便將之定位在等效距離dt(dt=Δzc)上。
當鍵結曲率KB被施加在第一晶圓100上時，支撐板310及320便互相朝向對方移動以使晶圓100的最前端部份100a(頂點)輕巧地與第二晶圓200的曝露表面接觸，因此便啟始了鍵結波的前遞(圖5D步驟S5)。將第二晶圓200固持在其支撐板320上的裝置，在兩晶圓被帶至互相接觸之前或之時，已被關斷，以便容許第二晶圓200適應於當進行鍵結時所施加在第一晶圓100上的形變(曲率Kc)。
做為另一種作法，兩片晶圓可被置於互相離開一個距離Δzc的位置上，且兩晶圓中之一可持續其變形直到兩者表面因為將桿313致動超越一個距離dt=Δzc而被帶至緊密接觸時為止。鍵結曲率KB的施加與鍵結波前遞的啟始因此即同時進行。在此情況下亦然，未被變形到預定鍵結曲率的晶圓，在鍵結波前遞啟始時必須要能自由地適應於施加在另一晶圓上的鍵結曲率。
分子黏附鍵結目前已是習知之技術。分子黏附鍵結的原理係基於將兩表面帶至直接接觸，亦即，不需使用特定的材料(黏劑，臘，硬焊等)。此種操作需要其兩將要鍵結的表面足夠地平坦，沒有粒狀汙染，且兩者必須被帶到足夠地互相接近以便能夠啟始其接觸，通常需少於數奈米的距離。在此種情況下，兩表面之間的吸引力便高到足以造成鍵結波的前遞，並導致分子黏附(因所要鍵結兩表面的原子或分子間的電子作用之所有吸「力(凡德瓦力)所「起的鍵結)。
一旦鍵結波的前遞啟始，此時已由其支撐板320上釋放開的第二晶圓200，便在鍵結波進行前遞之時，適應於施加在第一晶圓100上的曲率(圖5C步驟S6)。
當兩晶圓完成鍵結時，第一晶圓100便完全由其支撐上被釋放開(圖5F步驟S7)。此時便可獲得一個三度空間的構造400，其具有前此所界定之目標曲率KFc。
如此便可以利用施加一個預定鍵結曲率的方式而補償兩晶圓100與200之間既有的徑向失準。在鍵結之後，微元件110保持與微元件210的對準，雖然在鍵結之前其間存在有初始徑向失準的情形。
圖7中的曲率係對應於以300 mm直徑及775 μm厚度的兩晶圓所進行的量測結果，兩者各有兩層的金屬及一層鍵結層，其係由TEOS形式的沉積氧化物所構成的。圖7顯示徑向失準做為晶圓之鍵結後曲率KF之函數的變化情形。圖中可見約為0.005 m-1 的鍵結後曲率KF，其對應於約為55 μm的彎頭，其初始徑向失準已完全被補償。此曲線顯示，利用調節鍵結後曲率，便可以產生出一個額外的徑向失準分量，其可以被用來補償原先存在於晶圓上的初始徑向失準。
在鍵結之後，構造400可以接受中等程度的熱處理(低於500℃)，以便增進兩晶圓之間的鍵結能量並容許其中之一接續被薄化。
如圖5G所顯現的，第一晶圓100被薄化以便移除出現在微元件110層以上的一部份材料(步驟S8)。晶圓100之薄化可，特定地，利用化學機械研磨(CMP)，化學蝕刻，或利用沿著底材中先前所形成的一弱化平面，例如，利用原子植入，而剝離或裂開。在第一晶圓100做為SOI形式之底材的情況之中，如同這裡所描述的情況，其被埋置之絕緣層可以有利地被使用做為化學蝕刻阻擋層以便限制餘留層100a的厚度。依另一種作法，若初始底材係以大塊材料，深層區，例如通常規則性地分開在材料表面上的金屬材料之區域，便可以在元件製作成形時便先形成於其中以便阻擋機械性的薄化(研磨)。
接著便可以獲得一個三度空間的構造500，其係由第二晶圓200與對應於第一晶圓100之餘留部份的一層100a所形成。
依另一種實施例，在微元件形成之後，一層氧化物層，例如SiO2 ，便可以沉積在第一及/或下方晶圓的表面上，其係準備進行鍵結之用。此氧化物層或此些氧化物層可進一步利用在其中形成金屬區，例如銅，以與所有或某微元件接觸，以便能夠將一晶圓的微元件帶至與另一晶圓的該些微元件接觸。
晶圓的鍵結表面可進一步進行處理。其表面之整備所進行的處理可因所要獲得的鍵結能量不同而變化。若目的是要獲得標準的鍵結能量，亦即相對較低的能量，則其表面便可以利用進行化學機械研磨並接著進行清洗而進行整備。否則，若目的是要獲得兩底材之間的高鍵結能量，則其表面的整備便要包含有RCA型態的清洗(即一SC1浴(NH4 OH,H2 O2 ,H2 O)，其被調適至可以移除顆粒及碳氫化物，以及一SC2浴(HCl,H2 O2 ,H2 O)，其被調適至可以移除金屬汙染物)，利用電漿進行表面活化，以及額外的清潔以及接續的刷洗。
鍵結最好應在受控的溫度之下進行以便減低兩晶圓之間的溫度差異。
鍵結曲率的施加亦可利用包含有間置於第一晶圓與將之固持的支撐之間一膜片的鍵結機器來執行，該膜片具有對應於該預定鍵結曲率的一個曲率，或亦可以包含有第一晶圓之一固持支撐的鍵結機器來執行，其具有對應於該預定鍵結曲率的一個曲率，在此情況下，該固持支撐特別地可以變形，並以機器驅動，以便適應於先前先計算出來鍵結曲率。在一鍵結波的前遞啟始之前，第二晶圓與第一晶圓的接觸與第二晶圓的釋放將依前此所描述方式先進行。
利用本發明之鍵結方法補償徑向失準的優點，便可以將第一晶圓100(頂)鍵結在第二晶圓200(底)之上而無微元件110與210之間的顯著偏移。其因此便得以將徑向失準均勻地在晶圓的整個表面限制在可忽略的程度。微元件110與210，即便其具有極小的尺寸(例如<1 μm)，便可以容易地進行互相對準並製作形成。如此便可以，例如，利用金屬連結而將微元件連結在一起，而同時亦將連結失誤的情形減至最低。
100．．．第一晶圓
110、210．．．微元件
101．．．支撐
102．．．氧化物層
103．．．矽
201．．．第二晶圓
300、312．．．線性致動器
310、320．．．支撐板
311、321．．．固持表面
313．．．千斤頂
313．．．桿
313a．．．自由端
500．．．三度空間的構造
圖1A及1B顯示習知技術一種三度空間構造的製作情形之示意圖，
圖2及3顯示具有「彎頭」型態形變之晶圓，
圖4A至4C顯示在兩晶圓利用分子黏附進行鍵結之前，之時與之後所可能形成的各種曲率，
圖5A至5G顯示利用本發明之分子黏附鍵結而製作一種三度空間構造之示意圖，
圖6為圖5A至5G製作三度空間構造時所採用步驟的流程圖，
圖7顯示在兩晶圓利用分子黏附而鍵結的期間，作為加至兩晶圓上的曲率之函數的最終徑向失準的變動圖。
100．．．第一晶圓
110、210．．．微元件
200．．．第二晶圓
310、320．．．支撐板
311、321．．．固持表面
312．．．千斤頂
313．．．桿
313a．．．自由端

Claims (15)

  1. 利用分子黏附將一第一晶圓鍵結至一第二晶圓之方法，該些晶圓之間具有一初始徑向失準，該方法包含：計算出作為初始徑向失準之函數的一預定鍵結曲率；與將兩晶圓帶至相接觸以便啟始兩晶圓之間的鍵結波之前遞，其中在接觸步驟期間，該預定鍵結曲率被加至兩晶圓中之至少其一之上，且其中該預定鍵結曲率之計算更包含有：測量兩晶圓之間所要予以補償的初始徑向失準；在鍵結之前測量各晶圓的曲率；至少局部地依據兩晶圓之間的初始徑向失準而決定一補償徑向失準；計算可以產生兩晶圓之間的該補償徑向失準的一鍵結後曲率；與至少局部地依據該計算得之鍵結後曲率與各晶圓之該測得曲率而計算出該預定鍵結曲率。
  2. 申請專利範圍第1項之方法，其中該鍵結後曲率係利用以下公式計算所得：KFc =DRc /(h．R)其中KFc 係為鍵結後曲率，DRc 係為補償徑向失準，h係為第一晶圓之厚度，而R則為由晶圓中心至徑向失準之測量點的距離。
  3. 申請專利範圍第1項之方法，其中該預定之鍵結曲率係利用以下公式計算所得：其中KB 係為預定鍵結曲率，K1 係為第一晶圓之初始曲率，K2 係為第二晶圓之初始曲率，而KFc 則為為鍵結後曲率。
  4. 申請專利範圍第1項之方法，其中將兩晶圓之鍵結面帶至相接觸包含有：利用一第一固持支撐而固持第一晶圓，該第一支撐將該預定鍵結曲率加至第一晶圓上；利用一第二固持支撐固持第二晶圓以使其面向第一晶圓；使晶圓之鍵結面接觸，以便啟始該兩晶圓之間的一個鍵結波的前遞；與 在第二晶圓被帶至與第一晶圓接觸之時或之前，由第二固持支撐上釋放開第二晶圓，以在鍵結波前遞期間使該第二晶圓調適至加至第一晶圓上的鍵結曲率。
  5. 申請專利範圍第4項之方法，其中該預定鍵結曲率係利用致動安裝於第一固持支撐上的一千斤頂而加至第一晶圓上。
  6. 申請專利範圍第4項之方法，其中該預定鍵結曲率係利用間置於第一晶圓與第一固持支撐之間的一膜片而加至第一晶圓上，該膜片具有對應於該預定鍵結曲率的曲率。
  7. 申請專利範圍第4項之方法，其中該預定鍵結曲率係利用第一固持支撐而加至第一晶圓上，該第一固持支撐具有對應於該預定鍵結曲率的曲率。
  8. 申請專利範圍第4項之方法，其更包含在被帶至與第一晶圓接觸之時或之前將第二晶圓由第二固持支撐上釋放開，以使該第二晶圓在鍵結波前遞期間調適至加至第一晶圓上的鍵結曲率。
  9. 申請專利範圍第4項之方法，其中計算作為初始徑向失準之函數之該預定鍵結曲率或對應於預定之鍵結曲率之曲率半徑，係利用標準微處理器或微處理器系統而執行。
  10. 申請專利範圍第4項之方法，其更包含有使用可在該第一晶圓上施加該預定鍵結曲率之一千斤頂，該千斤頂係依據對應於該預定鍵結曲率之一曲率半徑而被驅動。
  11. 申請專利範圍第4項之方法，其更包含有在第一晶圓與第一固持支撐之間間置一膜片，該膜片具有對應於該預定鍵結曲率的曲率。
  12. 申請專利範圍第4項之方法，其更包含有利用一標準微控制器或邏輯元件而控制該些固持支撐，接收界定徑向晶圓失準之感測器資訊，並由之計算出可用於控制該些固持支撐的鍵結曲率資訊與晶圓偏移資訊。
  13. 申請專利範圍第1項之方法，其中該些晶圓各在其各自鍵結面上包含有微元件，且當兩晶圓被帶至互相接觸時，其中該預 定鍵結曲率被施加在至少一晶圓上，以使兩晶圓中之一的微元件其中的至少某些得與另一晶圓的微元件其中的至少某些對準。
  14. 申請專利範圍第1項之方法，其中該第二晶圓在鍵結波前遞期間可自由調適至加至第一晶圓上的預先設定之鍵結曲率。
  15. 申請專利範圍第1項之方法，其中該兩晶圓係為矽質之圓形晶圓，其具有300mm之直徑，其各包含有微元件。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2962594B1 (fr) 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
FR2965398B1 (fr) * 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
CN106887399B (zh) * 2010-12-20 2020-02-21 Ev 集团 E·索尔纳有限责任公司 用于保持晶片的容纳装置
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
CN103367374B (zh) 2012-04-02 2017-06-09 索尼公司 固体摄像装置及其制造方法、半导体器件的制造装置和方法、电子设备
WO2013161906A1 (ja) * 2012-04-27 2013-10-31 並木精密宝石株式会社 複合基板の製造方法、半導体素子の製造方法、複合基板および半導体素子
FR2992772B1 (fr) * 2012-06-28 2014-07-04 Soitec Silicon On Insulator Procede de realisation de structure composite avec collage de type metal/metal
KR102580501B1 (ko) * 2013-05-29 2023-09-19 에베 그룹 에. 탈너 게엠베하 기판을 결합하기 위한 방법 및 장치
US9058974B2 (en) * 2013-06-03 2015-06-16 International Business Machines Corporation Distorting donor wafer to corresponding distortion of host wafer
WO2015050852A1 (en) 2013-10-01 2015-04-09 President And Fellows Of Harvard College Manufacturing soft devices out of sheet materials
KR102189046B1 (ko) * 2013-12-18 2020-12-09 인텔 코포레이션 부분적 층 전사 시스템 및 방법
US9837291B2 (en) * 2014-01-24 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer processing method and apparatus
DE102014106231A1 (de) * 2014-05-05 2015-11-05 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zum permanenten Bonden
US9576827B2 (en) 2014-06-06 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for wafer level bonding
JP6617718B2 (ja) 2014-12-10 2019-12-11 株式会社ニコン 基板重ね合わせ装置および基板処理方法
US9490158B2 (en) 2015-01-08 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bond chuck, methods of bonding, and tool including bond chuck
FR3039699B1 (fr) * 2015-07-31 2017-07-28 Commissariat Energie Atomique Procede de realisation d'un dispositif electronique
DE102015114521B4 (de) * 2015-08-31 2018-07-26 Infineon Technologies Ag Verfahren zum Auflöten eines Isoliersubstrats auf einen Träger
KR20230133405A (ko) * 2016-02-16 2023-09-19 에베 그룹 에. 탈너 게엠베하 기판 결합 방법
JP6745886B2 (ja) 2016-02-16 2020-08-26 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングするための方法および装置
WO2018012300A1 (ja) 2016-07-12 2018-01-18 株式会社ニコン 積層基板製造方法、積層基板製造装置、積層基板製造システム、および基板処理装置
CN105957817A (zh) * 2016-07-12 2016-09-21 武汉新芯集成电路制造有限公司 一种晶圆键合方法
KR102395194B1 (ko) 2017-06-21 2022-05-06 삼성전자주식회사 웨이퍼 본딩 장치 및 그 장치를 포함한 웨이퍼 본딩 시스템
US11056356B1 (en) * 2017-09-01 2021-07-06 Intel Corporation Fluid viscosity control during wafer bonding
US10707186B1 (en) * 2017-09-15 2020-07-07 Intel Corporation Compliant layer for wafer to wafer bonding
CN110168711B (zh) 2017-09-21 2024-02-13 Ev 集团 E·索尔纳有限责任公司 接合基板的装置和方法
JP6552570B2 (ja) * 2017-09-26 2019-07-31 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
US10497667B2 (en) * 2017-09-26 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for bond wave propagation control
US10872873B2 (en) * 2017-11-14 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for bonding wafers and bonding tool
KR102468794B1 (ko) 2018-07-06 2022-11-18 삼성전자주식회사 웨이퍼 본딩 장치 및 이를 이용한 웨이퍼 본딩 시스템
KR20200015264A (ko) 2018-08-03 2020-02-12 삼성전자주식회사 웨이퍼 접합 방법 및 웨이퍼 접합 시스템
KR102648711B1 (ko) 2018-09-20 2024-03-20 삼성전자주식회사 기판 본딩 장치 및 그를 이용한 기판 본딩 방법
CN113302727A (zh) 2019-01-18 2021-08-24 Ev 集团 E·索尔纳有限责任公司 确定结合波的走向的测量装置及方法
JP7186632B2 (ja) * 2019-02-13 2022-12-09 三菱電機株式会社 測定装置および測定方法
CN111862799A (zh) * 2019-04-26 2020-10-30 华为技术有限公司 贴合设备及其承载膜
JP7264983B2 (ja) * 2019-07-02 2023-04-25 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP7002500B2 (ja) * 2019-07-02 2022-01-20 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
DE102019127867A1 (de) * 2019-10-16 2021-04-22 HELLA GmbH & Co. KGaA Verfahren zum Rüsten einer Fügevorrichtung zum Fügen einer Lichtscheibe mit einem Gehäuse einer Kraftfahrzeugbeleuchtungseinrichtung
CN110767589B (zh) * 2019-10-31 2021-11-19 长春长光圆辰微电子技术有限公司 一种soi硅片对准键合的方法
JP7109489B2 (ja) * 2020-02-06 2022-07-29 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハの装着用受け取り手段
DE102020126211A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Photolithographie-Ausrichtungsprozess für gebondete Wafer
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
CN112967965B (zh) * 2021-03-12 2023-11-07 长江存储科技有限责任公司 对准方法、对准装置、对准设备及计算机存储介质
US11594431B2 (en) * 2021-04-21 2023-02-28 Tokyo Electron Limited Wafer bonding apparatus and methods to reduce post-bond wafer distortion
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060141742A1 (en) * 2002-12-09 2006-06-29 Franck Fournel Method of producing a complex structure by assembling stressed structures
US20070117258A1 (en) * 2003-12-08 2007-05-24 Commissariat A L'energie Atomique Method for the molecular bonding of microelectronic components to a polymer film
US20090280595A1 (en) * 2008-05-06 2009-11-12 S.O.I. Tec Silicon On Insulator Technologies Process for assembling wafers by means of molecular adhesion

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4752180A (en) * 1985-02-14 1988-06-21 Kabushiki Kaisha Toshiba Method and apparatus for handling semiconductor wafers
JP2751261B2 (ja) * 1988-11-16 1998-05-18 ソニー株式会社 半導体基体の張り合わせ方法
US5273553A (en) * 1989-08-28 1993-12-28 Kabushiki Kaisha Toshiba Apparatus for bonding semiconductor substrates
US5131968A (en) 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
JP3160936B2 (ja) * 1991-04-24 2001-04-25 ソニー株式会社 ウエハの貼り合わせ方法
KR100289348B1 (ko) * 1992-05-25 2001-12-28 이데이 노부유끼 절연기판실리콘반도체장치와그제조방법
JP3371145B2 (ja) * 1992-05-27 2003-01-27 ソニー株式会社 基板はり合わせ方法
JP3171366B2 (ja) * 1994-09-05 2001-05-28 三菱マテリアル株式会社 シリコン半導体ウェーハ及びその製造方法
JP4243499B2 (ja) * 2002-06-11 2009-03-25 富士通株式会社 貼合せ基板製造装置及び貼合せ基板製造方法
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
US7094666B2 (en) * 2004-07-29 2006-08-22 Silicon Genesis Corporation Method and system for fabricating strained layers for the manufacture of integrated circuits
EP1815500A2 (en) * 2004-10-09 2007-08-08 Applied Microengineering Limited Equipment for wafer bonding
JP4624836B2 (ja) * 2005-03-30 2011-02-02 信越半導体株式会社 貼り合わせウエーハの製造方法及びそれに用いるウエーハ保持用治具
WO2007047536A2 (en) 2005-10-14 2007-04-26 Silicon Genesis Corporation Method and apparatus for flag-less wafer bonding tool
JP2009529785A (ja) 2006-03-09 2009-08-20 ウルトラテック インク 基板の曲率および応力マッピングデータに基づくリソグラフィ位置ずれの判定方法
US7682933B1 (en) 2007-09-26 2010-03-23 The United States Of America As Represented By The Secretary Of The Air Force Wafer alignment and bonding
KR101650971B1 (ko) 2008-11-16 2016-08-24 수스 마이크로텍 리소그라피 게엠바하 웨이퍼 메이팅이 개선된 웨이퍼 본딩 방법 및 그 장치
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060141742A1 (en) * 2002-12-09 2006-06-29 Franck Fournel Method of producing a complex structure by assembling stressed structures
US20070117258A1 (en) * 2003-12-08 2007-05-24 Commissariat A L'energie Atomique Method for the molecular bonding of microelectronic components to a polymer film
US20090280595A1 (en) * 2008-05-06 2009-11-12 S.O.I. Tec Silicon On Insulator Technologies Process for assembling wafers by means of molecular adhesion

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