TWI422162B - 數位／類比轉換裝置、周邊裝置及可程式邏輯控制器 - Google Patents

數位／類比轉換裝置、周邊裝置及可程式邏輯控制器 Download PDF

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TWI422162B
TWI422162B TW099135510A TW99135510A TWI422162B TW I422162 B TWI422162 B TW I422162B TW 099135510 A TW099135510 A TW 099135510A TW 99135510 A TW99135510 A TW 99135510A TW I422162 B TWI422162 B TW I422162B
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Atsuko Onishi
Yoshiyuki Kubota
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Mitsubishi Electric Corp
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Description

數位/類比轉換裝置、周邊裝置及可程式邏輯控制器
本發明係有關數位/類比轉換裝置、周邊裝置、及具備有前述數位/類比轉換裝置之可程式邏輯控制器。
就以往的數位/類比轉換裝置而言，有按照各個預定週期從外部寫入數位值時，逐次將此數位值進行數位/類比轉換者。在此，即使數位/類比轉換裝置之最高的數位/類比轉換速度有多麼高速，實際的數位/類比轉換速度卻取決於從外部寫入數位值之速度，故有實際的數位/類比轉換速度降低之問題。
以解決此種問題為目的之技術，已揭示在專利文獻1。在專利文獻1揭示有一種可程式控制器用類比信號處理裝置，其係根據從外部輸入之類比信號，以不透過CPU裝置之方式，進行從類比/數位轉換到數位/類比轉換為止之一連串的動作。
(先前技術文獻) (專利文獻)
專利文獻1：日本專利第2914100號公報(例如，段落0033，第4圖)
但是，在專利文獻1中，由於可程式控制器用類比信號處理裝置係於每次進行數位/類比轉換時算出數位值，故有無法使數位/類比轉換速度充分地達到高速之問題。
本發明之數位/類比轉換裝置具備：波形資料列記憶手段，係將由複數個數位值所構成之波形資料列予以記憶；波形輸出形式資料記憶手段，係將用以指定波形輸出週期的波形輸出形式資料予以記憶；數位值輸出手段，係按各個前述波形輸出週期而從前述波形資料列記憶手段按順序將前述數位值予以讀出並輸出；以及數位/類比轉換手段，係將前述數位值輸出手段所輸出之前述數位值轉換為類比資料值。
本發明之周邊裝置具備；輸入手段；以及波形資料列支援手段，係根據來自前述輸入手段之輸入，將由複數個數位值所構成之波形資料列寫入到設置在申請專利範圍第1項至第6項中任一項記載之數位/類比轉換裝置之前述波形資料列記憶手段。
本發明之可程式邏輯控制器具備有上述數位/類比轉換裝置。
依據本發明，可活用數位/類比轉換裝置之高速性，而高速輸出波形。
 第1實施形態
參照第1圖至第3圖，就本發明之第1實施形態加以說明。
第1圖係表示包含第1實施形態的數位/類比轉換裝置之可程式邏輯控制器系統10的構成之方塊圖。第1圖所示之可程式邏輯控制器系統10具備：可程式邏輯控制器1000與電腦等周邊裝置2000。周邊裝置2000具備波形資料列支援工具500。波形資料列支援工具500係藉由將波形產生用軟體安裝在周邊裝置2000而實現。可程式邏輯控制器1000與周邊裝置2000，係透過連接電纜3000而相互連接。
可程式邏輯控制器1000至少具備數位/類比轉換裝置100與CPU裝置200。可程式邏輯控制器1000亦可復具備未圖示之裝置。以未圖示之裝置而言，例如有運動控制器裝置與溫度控制器裝置等，其中運動控制器裝置係藉由控制伺服放大器而達成多軸位置控制，而溫度控制器裝置則根據來自CPU裝置200之指令而輸出溫度控制信號。可程式邏輯控制器1000所具備之各裝置，係相互透過裝置間匯流排300進行連接。
CPU裝置200具備：演算部220，係執行整個CPU裝置200的控制；外部記憶體界面210，係與記憶卡等外部記憶體連接；以及內建記憶體230。在外部記憶體或內建記憶體230係記憶：將用戶程式、執行用戶程式所使用之資料、以及用戶程式的執行結果資料。在此，所謂用戶程式，係可程式邏輯控制器1000用以控制作為控制對象的外部機器之程式，由例如階梯程式或C語言程式所構成。此外，CPU裝置200具備：與周邊裝置2000連接之周邊裝置界面240；以及與裝置間匯流排300連接之匯流排界面250。外部記憶體界面210、演算部220、內建記憶體230、周邊裝置界面240及匯流排界面250，係相互透過內部匯流排260而連接。
CPU裝置200係按各個預定的控制週期反覆進行用戶程式的執行、執行用戶程式所用之資料的讀出、及用戶程式之執行結果的寫入。此控制週期係等於CPU裝置200執行之用戶程式的執行週期。此用戶程式之執行結果的寫入包含將數位值寫入到後述之數位/類比轉換裝置100的共用記憶體140之動作。
數位/類比轉換裝置100具備：控制整個數位/類比轉換裝置100之演算部130；可從CPU裝置200寫入之共用記憶體140；以及將數位值轉換成類比資料值之數位/類比轉換部120。此外，數位/類比轉換裝置100具備：類比輸出界面110，係連接在可程式邏輯控制器1000作為控制對象之外部機器；觸發信號輸入界面150，係連接在輸入觸發信號之外部輸入端子；匯流排界面160，係連接在裝置間匯流排300；以及計數器180，係按各個數位/類比轉換週期來輸出計數器信號。所謂數位/類比轉換週期，係指作為一個將一數位值轉換為類比資料值之週期而設定之值者。
演算部13、共用記憶體140、及匯流排界面160，係相互透過內部匯流排170而連接。此外，數位/類比轉換部120連接在演算部130，類比輸出界面110連接在數位/類比轉換部120。此外，觸發信號輸入界面150連接在演算部130。
共用記憶體140具備用以記憶波形資料列之波形資料列記憶區域142。所謂波形資料列，係由複數個數位值所構成之數位資料列。第2圖係表示波形資料列記憶區域142的資料構造圖。波形資料列記憶區域142，係以可記憶之方式確保複數個波形資料列。各波形資料列係可由任意的點數所構成。所謂點數係指資料數。1點相當於例如16位元或32位元，且對應1個數位值。
此外，共用記憶體140具備用以記憶波形輸出形式資料之波形輸出形式資料記憶區域143。所謂波形輸出形式資料係指一種參數，該參數係指定數位/類比轉換裝置100從類比輸出界面110輸出之波形的輸出形式，在本實施形態中，係指定起始位址、輸出資料數、及輸出週期。所謂起始位址，係指記憶在波形資料列記憶區域142的波形資料列之最初的數位值之位址。在第2圖之例中，記憶在波形資料列記憶區域142之「波形資料列A」的起始位址為「Aa」。所謂輸出資料數，係指波形資料列的點數，亦即相當於構成波形資料列之數位值的數目。在第2圖之例中，「波形資料列A」之輸出資料數係「An點」。輸出週期係由以1以上之整數乘數位/類比轉換週期所得的值予以指定。
第1圖所示之演算部130，係可藉由例如微周邊設備或專用LSI(large-scale integration，大型積體電路)(ASIC(application-specific integrated circuits，特殊應用積體電路))來執行記憶在未圖示之內建記憶體或外部記憶體之系統程式而實現。於功能上，演算部130具備：波形資料寫入部131，係將波形資料列寫入波形資料列記憶區域142；波形資料產生部132，係根據後述之波形特定資料而產生波形資料列；以及數位值輸出部133，係從波形資料列記憶區域142讀出數位值，且將此數位值輸出到數位/類比轉換部120。
在此，波形資料列係依照下述5個方法中之任一方法，而寫入到波形資料列記憶區域142。第一個方法係藉由CPU裝置200的演算部220執行記憶在內建記憶體230或外部記憶體之用戶程式來製作波形資料列，且將此波形資料列寫入到波形資料列記憶區域142。此係藉由將波形資料列記憶區域142設置在可從CPU裝置200直接寫入之共用記憶體140來達成。
第2個方法係首先由用戶將事先記憶有波形資料列之外部記憶體裝設在CPU裝置200的外部記憶體界面210。其次，CPU裝置200向數位/類比轉換裝置100要求從外部記憶體讀出。其次，數位/類比轉換裝置100之波形資料列寫入部131接受此要求時，即透過裝置間匯流排300將記憶在此外部記憶體之波形資料列予以讀出，且將此波形資料列寫入到波形資料列記憶區域142。
第3個方法係首先於外部的周邊裝置2000之波形資料列支援工具500上，藉由用戶操作滑鼠描繪波形來製作波形圖形資料。其次，由波形資料列支援工具500根據用戶的操作所製作之圖形式波形資料，產生波形資料列，且透過CPU裝置200及裝置間匯流排300將此波形資料列寫入到波形資料列記憶區域142。
第4個方法係首先用戶將儲存有波形資料列之CSV形式或excel形式之檔案儲存在外部的周邊裝置2000。其次，由周邊裝置2000的波形資料列支援工具500，從此檔案讀出波形資料列，且透過CPU裝置200及裝置間匯流排300將此波形資料列寫入到波形資料列記憶區域142。
第5個方法係首先藉由用戶操作周邊裝置2000等外部機器，而將確定正弦波、矩形波、三角波、PWM波等基本波形之資料(以下簡稱「波形確定資料」。)傳送到數位/類比轉換裝置100之波形資料列產生部132。以波形確定資料而言，例如，有「正弦波」等波形之種別、波形的週期、及波形的振幅等。其次，波形資料列產生部132根據此波形確定資料產生波形資料列。其次，波形資料列寫入部131將波形資料列產生部132產生之波形資料列，寫入到波形資料列記憶區域142。藉此方式，例如於可程式邏輯控制器系統10起動時，不使用CPU裝置用之用戶程式，即可容易進行數位/類比轉換裝置100之輸出確認、配線檢查等。
此外，波形資料列係藉由上述5個方法中之任一方法，以任意時序寫入到波形資料列記憶區域142。此時，新寫入到波形資料列記憶區域142之波形資料列的起始位址，係成為前一個寫入到波形資料列記憶區域142之波形資料列的最後位址之1點後面的位址。亦即，在第2圖的例中，就在「波形資料列A」隨後寫入到波形資料列記憶區域142之「波形資料B」之起始位址「Ba」，係「波形資料列A」之最後位址之1點後面的位址。
再者，波形輸出形式資料係波形資料列被寫入到波形資料列記憶區域142之時或之後，被寫入到波形輸出形式資料記憶區域143。此時，波形輸出形式資料係利用將波形資料列寫入到波形資料列記憶區域142之手段，而被寫入到波形輸出形式資料記憶區域143。亦即，例如，利用上述第1個方法將波形資料列寫入到波形資料列記憶區域142時，由CPU裝置200之演算部220將波形輸出形式資料寫入到波形輸出形式資料記憶區域143。
其次，參照第3圖說明實施形態之數位值輸出部133的動作。第3圖係表示第1實施形態之數位/類比轉換裝置100的數位值輸出部133之動作的流程圖。首先，數位值輸出部133判斷是否已接受波形輸出要求(步驟S10)。以接受波形輸出要求之方法而言，有例如以下之方法。
‧將CPU裝置200發出之波形輸出要求的專用命令予以接受之方法
‧將可程式邏輯控制器1000之內部信號的上升邊緣作為波形輸出要求而予以接受之方法
‧將輸入到觸發信號輸出界面150之觸發信號的上升邊緣作為波形輸出要求而予以接受之方法
此外，波形輸出要求係在分別將波形資料列與波形輸出形式資料寫入到波形資料列記憶區域142與波形輸出形式資料記憶區域143之後，被輸入到數位/類比轉換裝置100。
在S10中，未接受波形輸出要求時，數位值輸出部133回到S10，且再次判斷是否已接受波形輸出要求。另一方面，在S10中，已接受波形輸出要求時，接著數位值輸出部133會判斷是否已接受波形輸出停止要求(步驟S11)。以接受波形輸出停止要求之方法而言，有例如以下的方法。
‧將從CPU裝置200發出之波形輸出停止要求的專用命令予以接受之方法
‧將可程式邏輯控制器1000的內部信號之下降邊緣作為波形輸出停止要求予以接受之方法
‧將輸入到觸發信號輸入界面150之觸發信號的下降邊緣作為波形輸出停止要求予以接受之方法
在此，所謂在S10已接受波形輸出要求，且在S11已接受波形輸出停止要求之情況，係指將針對例如第2圖所示之「波形資料列A」的波形輸出要求予以接受後，開始進行對構成「波形資料列A」之各數位值的數位/類比轉換部120之輸出，而在結束對「波形資料列A」之最後的數位值之數位/類比轉換部120的輸出之前，已接受波形輸出停止要求之情況。
在S11中，已接受波形輸出停止要求時，數位值輸出部133前進到S18。另一方面，在S11中，未接受波形輸出停止要求時，接著由數位值輸出部133判斷是否正輸出波形(步驟S12)。亦即，數位值輸出部133會判斷此次是否為波形資料列之最初的數位值之輸出。
在S12中，若非為正在輸出波形時，由於必須讀出波形輸出形式資料，故接著數位值輸出部133會從波形輸出形式資料記憶區域143取得對應此次的波形資料列之波形輸出形式資料(步驟S13)，之後前進到S14。另一方面，在S12中，若為正在輸出波形時，則數位值輸出部133直接前進到S14。
在S14中，數位值輸出部133係將記憶在波形資料列記憶區域142中之讀出位址的數位值予以讀出，並將此數位值輸出到數位/類比轉換部120(步驟S14)。在此，所謂讀出位址，係指將此次輸出到數位/類比轉換部120之數位值予以讀出之波形資料列記憶區域142中之位址。亦即，將波形資料列之最初的數位值輸出到數位/類比轉換部120時之讀出位址，係前述之起始位址。如後所述，讀出位址係從起始位址開始，之後就1點1點地變更為後面的位址。
此外，在S14中輸出到數位/類比轉換部120之數位值，係藉由數位/類比轉換部120轉換為類比資料值。之後，此類比資料值經由類比輸出界面110以電流值或電壓值之形態輸出到外部機器。
在S14之後，數位值輸出部133會判斷是否為已到達下一個輸出週期(步驟S15)。亦即，數位值輸出部133係根據來自計數器180之計數器信號而進行判斷。
在S15中，未達下一個輸出週期時，數位值輸出部133然後會前進到S17。另一方面，在S15，到達下一個輸出週期時，接著，數位值輸出部133以讀出位址僅差1點即接近最後位址之方式進行變更(步驟S16)，然後前進到S17。
在S17中，數位值輸出部133係判斷是否已達到輸出資料數(步驟S17)。亦即，數位值輸出部133會判斷是否已輸出構成波形資料列之所有的數位值。在S17中，未達到輸出資料數時，數位值輸出部133回到S10，並一邊反覆S10至S17的處理，一邊輸出剩餘的數位值。另一方面，在S17中，已達到輸出資料數時，數位值輸出部133即前進到S18。
在S18中，數位值輸出部133係消去波形輸出要求(步驟S18)，然後回到S10。
依據第1實施形態，由於在將構成波形資料列之所有的數位值寫入到數位/類比轉換裝置100內之記憶體後，開始進行波形資料列的數位/類比轉換，故可不取決於CPU裝置200之控制週期，而高速地輸出波形。
此外，依據第1實施形態，由於數位/類比轉換裝置100係按照每個數位/類比轉換週期判斷是否已接受波形輸出開始要求或波形輸出停止要求，故可對應反覆執行波形的輸出及停止之複雜控制。
此外，只要可解決本發明之課題，本發明不限於在第1實施形態所說明者。例如，亦可依第1實施形態所說明之情況以外的方法及時序，將波形資料列與波形輸出形式資料各別寫入到波形資料列記憶區域142與波形輸出形式資料記憶區域143。
再者，在第1實施形態中，雖採波形輸出形式資料為指定起始位址、輸出資料數目、及輸出週期者，然而不限於此。例如，亦可取代輸出資料數目，而由波形輸出形式資料指定為記憶在波形資料列記憶區域142之波形資料列的屬於最後的位址之最後位址。
此外，波形輸出形式資料，係除了起始位址、輸出資料數、及輸出週期之外，亦可指定對應相同的波形資料列之波形之輸出次數。藉此方式，於數位/類比轉換裝置100反覆輸出相同的波形時，可使整個可程式邏輯控制器1000之處理變為簡單。
此外，波形輸出形式資料係除了起始位址、輸出資料數、及輸出週期之外，亦可指定在輸出對應一個波形資料列之波形後而輸出之類比資料值。藉此方式，按順序輸出複數個波形時，即可任意指定各波形間的閒置狀態下之輸出。
此外，可由FIFO(First-In,First-Out，先入先出)記憶體構成波形資料列記憶區域142。藉此方式，波形輸出形式資料便不須指定起始位址。
再者，在第1實施形態中，數位/類比轉換裝置100係從波形輸出形式資料記憶區域143讀出波形輸出形式資料，然而不限於此。例如，將第3圖的S10之波形輸出要求當作從CPU裝置200所發出之波形輸出要求的專用命令而予以接受時，亦可設成從此專用命令的引數取得波形輸出形式資料。
再者，在第1實施形態中，係將波形資料列記憶區域142及波形輸出形式資料記憶區域143，僅設置在共用記憶體140，但不限於此。亦即，CPU裝置以外的手段寫入波形資料列及波形輸出形式資料時，亦可設成寫入到共用記憶體140以外之數位/類比轉換裝置100內之內建記憶體。
10．．．可程式邏輯控制器系統
100．．．數位/類比轉換裝置
110．．．類比輸出界面
120．．．數位/類比轉換部
130．．．演算部
131．．．波形資料列寫入部
132．．．波形資料列產生部
133．．．數位值輸出部
140．．．記憶體
142．．．波形資料列記憶區域
143．．．波形輸出形式資料記憶區域
150．．．觸發信號輸入界面
160．．．匯流排界面
170．．．內部匯流排
180．．．計數器
200．．．CPU裝置
210．．．外部記憶體界面
220．．．演算部
230．．．內建記憶體
240．．．周邊裝置界面
250．．．匯流排界面
260．．．內部匯流排
300．．．裝置間匯流排
500．．．波形資料列支援工具
1000．．．PLC可程式邏輯控制器
2000．．．周邊裝置
3000．．．電纜
第1圖係表示包含第1實施形態數位/類比轉換裝置100之可程式邏輯控制器系統10的構成之方塊圖。
第2圖係表示波形資料列記憶區域142的資料構造圖。
第3圖係第1實施形態之數位/類比轉換裝置100的數位值輸出部133之動作的流程圖。
10．．．可程式邏輯控制器系統
100．．．數位/類比轉換裝置
110．．．類比輸出界面
120．．．數位/類比轉換部
130．．．演算部
131．．．波形資料列寫入部
132．．．波形資料列產生部
133．．．數位值輸出部
140．．．記憶體
142．．．波形資料列記憶區域
143．．．波形輸出形式資料記憶區域
150．．．觸發信號輸入界面
160．．．匯流排界面
170．．．內部匯流排
180．．．計數器
200．．．CPU裝置
210．．．外部記憶體界面
220．．．演算部
230．．．內建記憶體
240．．．周邊裝置界面
250．．．匯流排界面
260．．．內部匯流排
300．．．裝置間匯流排
500．．．波形資料列支援工具
1000．．．PLC可程式邏輯控制器
2000．．．周邊裝置
3000．．．電纜

Claims (9)

  1. 一種數位/類比轉換裝置，係具備：波形資料列記憶手段，係將由複數個數位值所構成之波形資料列予以記憶；波形輸出形式資料記憶手段，係將用以指定波形輸出週期的波形輸出形式資料予以記憶；數位值輸出手段，係按各個前述波形輸出週期而從前述波形資料列記憶手段按順序將前述數位值予以讀出並輸出；以及數位/類比轉換手段，係將前述數位值輸出手段所輸出之前述數位值轉換為類比資料值，其中，前述波形資料列記憶手段係設置在可從外部之CPU裝置寫入之共用記憶體，而前述波形資料列係藉由前述CPU裝置寫入到前述波形資料列記憶手段。
  2. 一種數位/類比轉換裝置，係具備：波形資料列記憶手段，係將由複數個數位值所構成之波形資料列予以記憶；波形輸出形式資料記憶手段，係將用以指定波形輸出週期的波形輸出形式資料予以記憶；數位值輸出手段，係按各個前述波形輸出週期而從前述波形資料列記憶手段按順序將前述數位值予以讀出並輸出；數位/類比轉換手段，係將前述數位值輸出手段所輸出之前述數位值轉換為類比資料值；以及 波形資料列寫入手段，其係從外部記憶體將由複數個數位值所構成之波形資料列予以讀出，且將之寫入到前述波形資料列記憶手段。
  3. 一種數位/類比轉換裝置，係具備：波形資料列記憶手段，係將由複數個數位值所構成之波形資料列予以記憶；波形輸出形式資料記憶手段，係將用以指定波形輸出週期的波形輸出形式資料予以記憶；數位值輸出手段，係按各個前述波形輸出週期而從前述波形資料列記憶手段按順序將前述數位值予以讀出並輸出；以及數位/類比轉換手段，係將前述數位值輸出手段所輸出之前述數位值轉換為類比資料值，其中，前述波形輸出形式資料復指定將對應於前述波形資料列之波形輸出到外部之次數、或在輸出前述波形後輸出到外部之類比資料值。
  4. 如申請專利範圍第1項至第3項中任一項所述之數位/類比轉換裝置，其中，前述數位值輸出手段，係按各個數位/類比轉換週期，判斷是否已接受波形輸出要求或波形輸出停止要求，而於判斷已接受前述波形輸出要求時，重新進行前述數位值的讀出及輸出，並於判斷已接受前述波形輸出停止要求時，不重新進行前述數位值的讀出及輸出。
  5. 如申請專利範圍第1項至第3項中任一項所述之數位/ 類比轉換裝置，其中，復具備波形資料列產生手段，其係產生對應於正弦波、矩形波、三角波或PWM之至少任一者之波形資料列，且將之寫入到前述波形資料記憶手段。
  6. 一種周邊裝置，係具備：輸入手段；以及波形資料列支援手段，係根據來自前述輸入手段之輸入，將由複數個數位值所構成之波形資料列寫入到設置在申請專利範圍第1項至第5項中任一項所述的數位/類比轉換裝置之前述波形資料列記憶手段。
  7. 如申請專利範圍第6項所述之周邊裝置，其中，前述波形資料列支援手段係根據前述輸入而產生圖形式波形資料，且根據前述圖形式波形資料而產生前述波形資料列，並將前述波形資料列寫入到前述波形資料列記憶手段。
  8. 如申請專利範圍第6項所述之周邊裝置，其中，係具備檔案記憶手段，其係將儲存有由複數個數位值所構成之波形資料列之檔案予以記憶，而前述波形資料列支援手段係從前述檔案讀出前述波形資料列，且將前述波形資料列寫入到前述波形資料列記憶手段。
  9. 一種可程式邏輯控制器，係具備有如申請專利範圍第1項至第5項中任一項所述之數位/類比轉換裝置者。
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