TWI404139B - A plasma etch method and a computer readable memory medium - Google Patents

A plasma etch method and a computer readable memory medium Download PDF

Info

Publication number
TWI404139B
TWI404139B TW098110461A TW98110461A TWI404139B TW I404139 B TWI404139 B TW I404139B TW 098110461 A TW098110461 A TW 098110461A TW 98110461 A TW98110461 A TW 98110461A TW I404139 B TWI404139 B TW I404139B
Authority
TW
Taiwan
Prior art keywords
voltage
electrode
etching
plasma
film
Prior art date
Application number
TW098110461A
Other languages
English (en)
Other versions
TW201003773A (en
Inventor
Masanobu Honda
Hiroyuki Nakayama
Manabu Sato
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201003773A publication Critical patent/TW201003773A/zh
Application granted granted Critical
Publication of TWI404139B publication Critical patent/TWI404139B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32018—Glow discharge
    • H01J37/32027—DC powered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)

Description

電漿蝕刻方法及電腦可讀取之記憶媒體
本發明關於使用電漿對被處理基板實施乾蝕刻加工的電漿蝕刻方法及電腦可讀取之記憶媒體。
半導體裝置或FPD(平板顯示器)之製程使用之蝕刻，係以微影成像技術形成之阻劑圖案作為遮罩，對被處理基板(半導體晶圓或玻璃基板等)表面之膜加工成為所要之電路圖案。習知技術上，葉片式蝕刻大多使用容量耦合型電漿蝕刻裝置。
通常，容量耦合型電漿蝕刻裝置，係在構成真空腔室的處理容器內平行設置上部電極與下部電極，於下部電極上載置被處理基板，對兩電極間施加高頻。如此則，兩電極間藉由高頻電場被加速的電子、由電極放出之電子、或被加熱的電子，會與處理氣體之分子引起電離衝撞，產生處理氣體之電漿，藉由電漿中之自由基或離子對基板表面施予所要之微細加工例如蝕刻加工。
電漿蝕刻要求之蝕刻加工之形狀、尺寸精確度須符合半導體元件之微細化而越來越嚴格。習知技術上，蝕刻製程之中和蝕刻同時在圖案及阻劑側壁沈積或形成的膜(沈積膜)，係作為所謂側壁保護膜而被利用於蝕刻斷面形狀之控制。增加沈積膜之速率時，圖案側壁會被保護而免受中性之反應活性種或離子衝擊，下陷或彎曲形狀難以形成。原本，沈積膜速率太大時，蝕刻速率會降低，成為超過之推拔形狀或蝕刻反應停止之原因，另外，蝕刻時間拉長時，阻劑之凹陷或膜之削減會變大，結果造成尺寸精確度之降低。
因此，欲防止不要之彎曲形狀或推拔形狀之產生，提升向異性加工之精確度時，需要巧妙調和蝕刻優先之製程與沈積膜優先之製程。因此，習知技術係採用多重步驟的手法，亦即，將1次之連續蝕刻製程對應於蝕刻氣體之化學性而分割為多數步驟，以時序列方式組合：將蝕刻促進用的蝕刻氣體供給至腔室內的蝕刻優先步驟，與沈積促進用的蝕刻氣體供給至腔室內的沈積膜優先步驟。
專利文獻1：特表平7-503815號公報
但是，如上述將蝕刻氣體以多數步驟予以切換的習知多重步驟的手法，需要多數氣體供給源，蝕刻裝置變為達規模化，蝕刻促進製程與沈積促進製程間之遷移，步驟上以不連續被進行，因此於圖案側壁容易產生段差，蝕刻形狀欲任意、且精細控制變為困難。
本發明有鑑於上述習知技術之問題，目的在於提供使用容量耦合型電漿蝕刻裝置，可以任意、且精密地控制蝕刻形狀的電漿蝕刻方法及電腦可讀取之記憶媒體。
為達成上述目的，本發明第1觀點之電漿蝕刻方法，係於可抽真空之處理容器內以特定間隔隔開第1電極與第2電極平行予以配置，使被處理基板和上述第1電極呈對向而被第2電極支撐，使上述處理容器內真空排氣成為特定壓力，於上述第1電極與上述第2電極之間的處理空間供給所要蝕刻氣體，於上述第1電極或第2電極施加第1高頻，於上述處理空間產生上述蝕刻氣體之電漿，於上述電漿下蝕刻上述基板表面之被加工膜者；其特徵為：蝕刻處理中，在上述處理容器內在和上述基板分離之處，對和上述電漿中之反應種反應而被蝕刻的特定構件施加直流電壓，至少使上述蝕刻氣體相關的製程參數(process parameter)保持於一定的特定蝕刻製程之中，以在上述被加工膜能獲得所要蝕刻特性的方式，依據事先設定之時間-電壓之函數使上述直流電壓於時間軸上可變。
於蝕刻製程中，於處理容器內，基板表面之被加工膜被蝕刻之一方，另一方面，直流施加構件之表面亦被以同一電漿施予蝕刻，電漿中之反應種於雙方均被消費。本發明中，使直流施加構件被施加之直流電壓，依據事先設定之時間-電壓之函數於時間軸上時時刻刻呈連續可變，依此而使直流施加構件表面中之反應種之消費量時時刻刻呈連續可變，如此則作為其之反射，被加工膜之蝕刻特性(例如蝕刻速率)亦時時刻刻呈連續可變。如此則，經由1步驟之蝕刻製程，在保持蝕刻氣體之種類、流量於一定情況下，可使促進蝕刻的製程與促進沈積的製程間之強弱關係，呈連續或類比、而且高速之可變控制，換言之，蝕刻形狀可以任意、而且精細控制。
直流施加構件被施加之直流電壓，以負極性之值可變時，其絕對值越大，越能發揮離子加速效果，直流施加構件表面之蝕刻反應(亦即反應種之消費)越能促進。因此，本發明較佳實施形態之一，使直流電壓以負極性之值可變，於蝕刻製程中，增速對被加工膜之蝕刻時係減小直流電壓之絕對值，減速對被加工膜之蝕刻時係增大直流電壓之絕對值。或者，使直流電壓以負極性之值可變，於蝕刻製程中，增速對被加工膜之沈積時係增大直流電壓之絕對值，減速對被加工膜之沈積時係減小直流電壓之絕對值。
本發明第2觀點之電漿蝕刻方法，係於可抽真空之處理容器內以特定間隔隔開第1電極與第2電極平行予以配置，使被處理基板和上述第1電極呈對向而被第2電極支撐，使上述處理容器內真空排氣成為特定壓力，於上述第1電極與上述第2電極之間的處理空間供給所要蝕刻氣體，於上述第1電極或第2電極施加第1高頻，於上述處理空間產生上述蝕刻氣體之電漿，於上述電漿下蝕刻上述基板表面之被加工膜者；其特徵為：蝕刻處理中，在上述處理容器內在和上述基板分離之處，對和上述電漿中之反應種反應而被蝕刻的特定構件施加直流電壓，至少使上述蝕刻氣體相關的製程參數保持於一定的特定蝕刻製程之中，以在上述被加工膜能獲得所要蝕刻特性的方式，依據事先設定之時間-工作之函數使上述直流電壓於時間軸上依每一個一定週期在第1電壓值與第2電壓值之間切換。
本發明中，如上述第2觀點之方法，使直流電壓施加構件被施加之直流電壓，依據事先設定之時間-工作之函數，於時間軸上依每一個一定週期在第1電壓值與第2電壓值之間切換的方式，如此則，經由1步驟之蝕刻製程，在保持蝕刻氣體之種類、流量於一定情況下，亦可使促進蝕刻的製程與促進沈積的製程間之強弱關係，實質上呈連續、而且高速之可變控制，換言之，蝕刻形狀可以任意、而且精細控制。另外，該方式之優點為，可使用定電壓之直流電源。
直流施加構件被施加之直流電壓以負極性之值可變時，其絕對值越大，工作越大，越能發揮離子加速效果，直流施加構件表面之蝕刻反應(亦即反應種之消費)越能促進。因此，本發明較佳實施形態之一，第1及第2電壓值取負極性之值，第1電壓值之絕對值大於第2電壓值之絕對值，於蝕刻製程中，增速對被加工膜之蝕刻時係減小直流電壓具有之第1電壓值之期間之工作，減速對被加工膜之蝕刻時係增大直流電壓具有之第1電壓值之期間之工作。或者，於蝕刻製程中，增速對被加工膜之沈積時係增大直流電壓具有之第1電壓值之期間之工作，減速對被加工膜之沈積時係減小直流電壓具有之第1電壓值之期間之工作。
本發明中，直流電壓施加構件，較好是與基板呈對向之1個電極，或者可為在第2電極上以環狀配置於基板周圍的聚磁環。
本發明較佳之一實施形態中，直流電壓施加構件含有矽，蝕刻氣體包含氟碳氣體(Fluorocarbon gas)。本發明亦可適用於利用氟碳氣體以外之蝕刻劑氣體之應用，此情況下，直流電壓施加構件，可為藉由該蝕刻劑氣體之反應種被蝕刻之材質所構成者。
本發明，特別是可適用於異方性蝕刻加工。此情況下，較好是使對基板引入電漿中之離子用的第2高頻，施加於第2電極。
又，本發明之電腦可讀取之記憶媒體，係記憶有在電腦上動作的控制程式者；其特徵為：上述控制程式，執行時係控制電漿處理裝置以使本發明之電漿蝕刻方法被進行。
 (實施發明之最佳形態)
以下參照圖面說明本發明之較佳實施形態。
圖1為本發明之電漿蝕刻方法使用之電漿處理裝置之構成。該電漿處理裝置之構成，係採用下部雙頻施加方式的陰極耦合之容量耦合型電漿蝕刻裝置，例如具有鋁或不鏽鋼等金屬製之圓筒型腔室內(處理容器)10。腔室10係被接地保護。
於腔室10內水平配置作為下部電極的圓板狀承受器12，用於載置被處理基板之例如半導體晶圓W。承受器12，例如由鋁構成，由腔室10之底部朝垂直上方延伸之絕緣性筒狀支撐部14予以支撐。在沿著筒狀支撐部14外周由腔室10之底部朝垂直上方延伸之導電性筒狀支撐部(內壁部)16與腔室10之側壁之間，形成環狀排氣路18。於排氣路18之入口安裝環狀阻障板(排氣環)20，於排氣路18之底部設置排氣口22。於排氣口22介由排氣管24連接排氣裝置26。排氣裝置26，係具有渦輪分子泵等之真空泵，可將腔室10內之處理空間減壓至所要真空度。於腔室10之側壁安裝閘閥28用於開/關半導體晶圓W之搬出入口。
於承受器12，第1及第2高頻電源30、32介由匹配單元34及供電棒36被電連接。其中，第1高頻電源30，主要輸出供作為電漿產生用頻率(通常40MHz以上)之第1高頻。第2高頻電源32，主要輸出供作為對承受器12上之半導體晶圓W進行離子吸引用頻率(通常13.56MHz以下)之第2高頻。於匹配單元34收納有：第1匹配器，用於取得第1高頻電源30側之阻抗與負荷(主要為電極、電漿腔室)側阻抗間之匹配；及第2匹配器，用於取得第2高頻電源32側之阻抗與負荷側阻抗之間之匹配。
承受器12具有較半導體晶圓W大一圈之直徑或口徑。於承受器12上，被載置處理對象之半導體晶圓W，以包圍半導體晶圓W的方式設有聚磁環(補正環)38。
於承受器12上面設有晶圓吸附用靜電吸盤40。該靜電吸盤40，係於膜狀或板狀介電體之中挾持薄片狀或網目狀導電體。於該導電體，配置於腔室10外的直流電源42介由開關44及供電線46被電連接。藉由直流電源42施加之直流電壓，藉由庫倫力可將半導體晶圓W吸附保持於靜電吸盤40上。
於承受器12內部設有例如延伸於圓周方向的環狀冷媒室48。於冷媒室48，藉由冷卻單元(未圖示)，介由配管50、52被循環供給特定溫度之冷媒例如冷卻水。藉由冷媒之溫度可控制靜電吸盤40上之半導體晶圓W之溫度。另外，欲更進一步提升晶圓溫度之精確度時，使來自導熱氣體供給部(未圖示)之導熱氣體例如He氣體，介由氣體供給管54及承受器12內部之氣體通路56被供給至靜電吸盤40與半導體晶圓W之間。
於腔室10之天井，設置與承受器12平行對向的兼作為上部電極之噴氣板60。噴氣板60，係具有：與承受器12呈平行對向的電極板62，及使電極板62可由其背後(上)拆裝而予以支撐的電極支撐體64，於電極支撐體64內部設置氣體擴散室66，使由氣體擴散室66貫穿承受器12側之多數氣體噴出孔68形成於電極支撐體64及電極板62。電極板62與承受器12之間的空間，係成為電漿產生空間或處理空間PS。氣體擴散室66之上部設置的氣體導入口66a，係被連接於處理氣體供給部70的氣體供給管72。
於上部電極60，處理時曝曬於電漿之電極板62之材質為重要者。
本發明中，較好是與電漿中之反應種反應而被蝕刻之材質，例如使用CF系列氣體、亦即氟碳氣體作為蝕刻氣體時，電極板62之材質較好是設為Si或SiC等之含矽導電材。電極支撐體64，可由例如防蝕鋁處理後之鋁構成。於噴氣板(上部電極)60與腔室10之間插入環狀之絕緣體65，噴氣板(上部電極)60係以電氣浮置狀態安裝於腔室10。
設於腔室10外的可變直流電源74之輸出端子，係介由ON/OFF切換開關76及直流供電線78電連接於上部電極60。可變直流電源74，係構成為於控制部80之控制下，輸出可獲得例如-2000~+1000V之值的可變直流電壓VDC 。
設於直流供電線78中途的濾波器電路82，係構成為使來自可變直流電源74之直流電壓VDC 通過而施加於上部電極60，另外，使由承受器12通過處理空間PS及上部電極60進入直流供電線78的高頻流入接地線，而不流入可變直流電源74側。
於腔室10內，在面對處理空間PS之適當位置、例如阻障板20之上面或支撐構件16之頂部附近或上部電極60之半徑方向外側，安裝例如Si、SiC等導電性構件構成之環狀DC接地元件(直流接地電極)84。該DC接地元件84，係介由接地線86被常時接地。電漿蝕刻中由可變直流電源74對上部電極60施加直流電壓VDC 時，直流之電子電流會介由電漿流入上部電極60與DC接地元件84之間。
控制部80，係包含微電腦，依據記憶於外部記憶體或內部記憶體的軟體(程式)及程序資訊，針對裝置內各部、特別是，排氣裝置26、高頻電源30、32、匹配單元34、靜電吸盤用開關44、處理氣體供給部70、可變直流電源74、ON/OFF切換開關76等各個動作及裝置全體之動作(時序)進行控制。
於該電漿蝕刻裝置中進行蝕刻時，係首先，設定閘閥28成為開放狀態，將加工對象的半導體晶圓W搬入腔室10內，載置於靜電吸盤40上。之後，由處理氣體供給部70以特定流量將蝕刻氣體(通常為混合氣體)導入腔室10內，藉由排氣裝置26調節腔室10內之壓力成為設定值。另外，設定第1及第2高頻電源30、32成為ON(導通)，分別以特定電力輸出第1高頻(40MHz以上)及第2高頻(13.56MHz以下)，彼等高頻介由匹配單元34、供電棒36被施加於承受器12。另外，設定開關44成為ON，藉由靜電吸附力使導熱氣體(He氣體)密閉於靜電吸盤40與半導體晶圓W間的接觸界面，由噴氣板60噴出之蝕刻氣體被兩電極12、60間之高頻放電電漿化，藉由該電漿產生之自由基或離子將半導體晶圓W表面之被加工膜蝕刻成為所要圖案。
該容量耦合型電漿蝕刻裝置，係藉由對承受器12施加40MHz以上之適合電漿產生之較高頻之第1高頻，使電漿以較佳解離狀態成為高密度化，於更低壓條件下亦可形成高密度電漿。與此同時，藉由對承受器12施加13.56MHz以下之適合離子引入之較低頻之第2高頻，可對半導體晶圓W之被加工膜施予選擇性高的異方性蝕刻。原本，電漿產生用之第1高頻，不論如何之電漿製程必定被使用，但離子引入用之第2高頻可以依據製程而未被使用。
該容量耦合型電漿蝕刻裝置，係於下部2頻施加方式
中，具有由可變直流電源74將可變直流電壓VDC 施加於上部電極60之構成及機能。電漿蝕刻中直流電壓VDC 施加於上部電極60時，藉由直流電壓VDC 之極性及絕對值，與氣體種類、流量，電漿之狀態極腔室乃至電極構造/材質等之相互作用，使半導體晶圓W上之蝕刻特性受到一定之影響。
圖2為使用該實施形態之電漿蝕刻裝置進行之覆蓋層SiOC膜之蝕刻中，施加於上部電極60之直流電壓VDC 選擇0V、-450V與-900V等三種，而且於各直流電壓值之下，蝕刻氣體(混合氣體)包含之氟碳氣體之流量M(sccm)選擇6種時，之晶圓上之蝕刻量分布特性圖。主要蝕刻條件如下，
晶圓口徑：300mm
蝕刻氣體：C4 F8 /Ar/N2 =M/1000/150sccm
腔室內壓力：50mTorr
高頻電力：40MHz/2MHz=1500/0W
溫度：上部電極/腔室側壁/下部電極=60/60/20℃
蝕刻時間：30秒
於圖2，在VDC =0V時，C4 F8 流量M=17sccm附近，SiOC之蝕刻速率(E/R)成為極大，M=20sccm時，E/R由極大值稍微變低。相對於此，VDC =-450V時，C4 F8 流量M=11sccm附近，E/R成為極大，M=14sccm時，E/R由極大值大幅變低。VDC =-900V時，C4 F8 流量M=11sccm附近，E/R乃然為極大，M=14sccm時，E/R由極大值更顯著變低。
依據圖2之資料，針對VDC =0V、-450V、-900V之各情況描繪C4 F8 流量與SiOC之E/R(平均值)之關係時如圖3所示。由圖3之分布圖可知，在C4 F8 流量=14sccm~18sccm區域，E/R之值，在VDC =0V時成為300~360nm/min，在VDC =-450V時成為200~240nm/min，在VDC =-900V時成為130~150nm/min，依據VDC 之值而使SiOC之E/R值呈大幅差異。由另一觀點來看，於該流量區域以VDC 為參數，可使SiOC之E/R以大的變化率呈動態可變。
附帶說明，於覆蓋層SiO2 膜之蝕刻中，對上部電極60不施加直流電壓VDC 之情況下使用該實施形態之電漿蝕刻裝置，蝕刻氣體包含之氟碳氣體Cx Fy 之種類選擇1,3-C4 F6 、c-C5 F8 、c-C4 F8 、1,3-C5 F8 之4種類時，描繪Cx Fy 流量與SiO2 之蝕刻速率(E/R)之關係，而如圖4所示。
由圖4所示分布圖可知，在Cx Fy 流量=30sccm附近，E/R因氟碳氣體Cx Fy 之種類而大為差異。亦即，作為氟碳氣體Cx Fy ，依據使用蝕刻性強的C4 F8 與使用沈積性強的C5 F8 、C4 F6 之差異，E/R存在數倍之差異。於習知多步驟方法，亦利用該性質而依據時序列將使用蝕刻性強的C4 F8 之步驟與使用沈積性強的C5 F8 、C4 F6 之步驟予以組合。
其中，應注意者為圖3之分布圖和圖4之分布圖極為類似。亦即，欲使E/R可變，多步驟法係採用切換氣體之手法，相對於此，本發明則採用變化施加於上部電極60之直流電壓VDC 之值之手法，由彼等分布圖可看出對照性與等效性。
原本，等效性僅止於製程上之作用，製程上之效果乃屬於對照性。亦即，多步驟法，其在蝕刻促進製程與沈積促進製程間之調整係依照步驟方式，另外，切換時氣體之置換需要相當時間，相對於此，本發明係藉由連續變化直流電壓VDC 之值，而使蝕刻促進製程與沈積促進製程間之強弱關係呈連續或類比之任意之平衡、而且高速之可變控制。
於該實施形態之電漿蝕刻裝置，藉由蝕刻氣體之高頻放電使氟碳氣體Cx Fy 解離產生F原子或CF3 等之反應種。彼等反應種和半導體晶圓W表面之被加工膜反應，產生揮發性之生成物(例如SiF4 )之同時，產生成為沈積之聚合膜(例如(CF2 )n )。上部電極60之電極板62為含矽導電材時，不僅半導體晶圓W表面，就連電極板62之表面亦產生同樣反應，雙方消費反應種。其中，於上部電極60被施加負極性(≦0V)直流電壓VDC 時，離子加速效應發揮作用，而促進電極板62之表面之蝕刻反應(亦即反應種之消費)，產生多量之富含碳(C)的CFx ，半導體晶圓W表面之蝕刻速率降低、沈積變強。越增大負極性直流電壓VDC 之絕對值|VDC |，電極板62表面之離子加速效應越大，上述作用引起之半導體晶圓W表面之蝕刻速率減速與沈積增速變為越強。
另外，於電漿蝕刻中，不僅蝕刻速率，圖案遮罩或與底層膜間之選擇性亦為重要之蝕刻特性。圖3為使用該實施形態中之電漿蝕刻裝置，和上述SiOC膜之蝕刻同一蝕刻條件下，作為遮罩材料使用周知之SiN(覆蓋層)膜進行蝕刻實驗獲得之E/R資料之描繪圖。如圖3所示，SiN之E/R較SiOC之E/R大幅降低，而且隨負極性直流電壓VDC 之絕對值|VDC |越大變為越低。
依據圖3之資料，針對作為氟碳氣體使用之C4 F8 之各流量，取SiOC之E/R與SiN之E/R之比，可獲得如圖5所示SiOC/SiN之選擇比之分布圖。由圖5所示分布圖可知，越增大隨負極性直流電壓VDC 之絕對值|VDC |，SiOC/SiN之選擇比變為越高，特別是，在適合該實施形態之DC施加方式之E/R控制的C4 F8 流量區域(9sccm)，VDC =-450V可獲得約20之選擇比，VDC =-900V時可獲得約25之選擇比。
因此，SiOC膜之蝕刻中，使用SiN層作為阻劑(遮罩)時，藉由適當選擇氟碳氣體之流量範圍或值，選擇負極性直流電壓VDC 之絕對值|VDC |為450V以上(較好是900V以上)，則可以獲得被蝕刻膜蝕刻速率對於遮罩蝕刻速率之極大之比(以下稱遮罩比)。
另外，增大負極性直流電壓VDC 之絕對值|VDC |增速沈積時，不僅圖案側壁、就連阻劑表面，保護膜可以由效發揮作用，而且阻劑本身具有堅硬變質之傾向，彼等作用亦有助於遮罩選擇比之增大。如上述說明，於異方性蝕刻中，兼顧異方性形狀之控制與選擇性乃極大之優點。
本實施形態乃基於上述見解，於電漿蝕刻裝置之控制部80使用的軟體中，和蝕刻製程之種類、內容、條件對應地，使直流電壓VDC 可以時時刻刻以及即時可變控制用的程式(以下稱DC可變程式)予以組裝。
該DC可變程式，可以依據將直流電壓VDC 以外的全部製程參數(RF電力、壓力、氣體種、氣體流量等)保持一定的1步驟之蝕刻製程之每一個予以準備，例如如圖6所示，以1步驟之蝕刻製程之開始時間ts 起至終了時間te 為止的製程經過時間為橫軸，以負極性直流電壓VDC 之絕對值|VDC |為縱軸，設定而成的時間-DC電壓之函數。該時間-DC電壓之函數，可依據蝕刻製程之種類、內容、條件，而利用1次函數FA 、2次函數FB 、或指數函數FC 等任意之函數，亦可合成不同函數。
作為典型之手法為，針對經由蝕刻製程將負極性直流電壓VDC 之絕對值|VDC |固定為0時所獲得之蝕刻加工形狀，和理想之加工形狀比較，以消除該比較誤差的方式，將負極性直流電壓VDC 之絕對值|VDC |於時間軸上可以適當變化的函數予以設定，而使用於實際之應用。
例如，如圖7所示，於絕緣膜100嚴格形成垂直形狀之接觸孔102乃理想之加工。此情況下，使用實施形態之電漿蝕刻裝置，於1步驟之蝕刻製程中，將所要製程參數全部保持一定，亦將負極性直流電壓VDC 之絕對值|VDC |保持一定(例如0V)而進行蝕刻時，例如圖8(A)所示，可獲得自接觸孔102之開口部朝底部使彎曲形狀漸漸擴大的蝕刻形狀，或如圖8(B)所示，可獲得於接觸孔102之中間部局部性成為彎曲形狀的蝕刻形狀。圖中，104為阻劑，106為底層膜或底層基板。
關於圖8(A)所示情況，如圖9所示，可以設定、使用隨蝕刻製程之時間經過使負極性直流電壓VDC 之絕對值|VDC |呈線性增大的函數。
關於圖8(B)所示情況，如圖10所示，可以設定、使用在蝕刻製程之時間經過之中間使負極性直流電壓VDC 之絕對值|VDC |呈山形狀之極大的函數。
如圖8(A)、8(B)所示情況，在|VDC |=0V時，於圖案內產生彎曲形狀之處，以增速沈積製程的方式，增大負極性直流電壓VDC 之絕對值|VDC |即可。彎曲程度越大時增大|VDC |即可。反之，在|VDC |=0V時，欲將成為推拔形狀之處補正為垂直時，減小負極性直流電壓VDC 之絕對值|VDC |即可。
於上述實施形態中，將直流電壓VDC 以外之全部製程參數保持一定的1步驟之蝕刻製程中，對半導體晶圓W上之被加工膜，以能獲得所要蝕刻特性的方式，依據事先設定之時間-DC電壓之函數，使直流電壓VDC 於時間軸上例如呈連續可變。
本發明之另一手法，係取代使直流電壓VDC 於時間軸上例如呈連續可變，可以如圖11所示，改為使負極性直流電壓VDC 之絕對值｜VDC |於時間軸上，依一定週期TS 之每一個，於第1電壓值VH 與第2電壓值VL (其中VH >VL )之間切換的方式。此情況下，對半導體晶圓W上之被加工膜，以能獲得所要蝕刻特性的方式，依據事先設定之時間工作之函數，使各週期TS 之工作(100×TH /TS )可變亦可。基本上可視為工作∞|VDC |，該時間-工作之函數可設為對應於圖6、9、10者。於該工作可變方式中，作為對上部電極60施加直流電壓VDC 的直流電源，可取代可變直流電源74，改用輸出一定電壓(例如-900V)的定電壓源。此情況下，選擇第2電壓值VL 為接地電位(0V)即可。
另外，本發明之1步驟之蝕刻製程中，至少使蝕刻氣體相關參數(例如氣體種、氣體流量等)保持一定乃為必須條件，其他製程參數(例如RF電力、壓力等)可於製程當中適當設為可變。
另外，本發明之1步驟之蝕刻製程之加工對象膜，不限定於一層膜，亦可為多層膜(例如TEOS/SOG之2層膜)。
另外，上述實施形態中，係對上部電極60施加直流電壓VDC ，但為獲得同樣之作用效果，例如可對聚磁環38施加直流電壓VDC (未圖示)。此情況下，聚磁環38，較好是由Si或SiC等含矽導電材構成。
上述實施形態係關於，直流電壓施加構件含有矽，蝕刻氣體為含有氟碳氣體的電漿蝕刻。但是，本發明亦適用於使用氟碳氣體以外之蝕刻氣體的應用，此情況下，使直流電壓施加構件由被該蝕刻氣體之反應種蝕刻之材質構成即可。
本發明中，直流電壓VDC 係使用負極性(≦0V)，但必要時可使用正極性(≧0V)之直流電壓VDC 。
圖12為上述實施形態中，為進行電漿蝕刻方法而控制上述電漿處理裝置(圖1)之各部及全體時序的控制部80之構成例。
該構成例之控制部80，係具有：介由匯流排150被連接的處理器(CPU)152，記憶體(RAM)154，程式儲存裝置(HDD)156，軟碟驅動器或光碟等之碟片驅動器(DRV)158，鍵盤或滑鼠等輸入裝置(KEY)160，顯示裝置(DIS)162，網路介面(COM)164，及周邊介面(I/F)166。
處理器(CPU)152，係由安裝於碟片驅動器(DRV)158的FD或光碟等記憶媒體168讀取所要程式碼，儲存於HDD156。或者可將所要程式由網路介由網路介面164下載。之後，處理器(CPU)152，係於各階段或各場面由HDD156將程式碼展開於作業記憶體(RAM)154上執行各步驟，進行所要之運算處理，介由周邊介面166控制裝置內各部(特別是，排氣裝置26、高頻電源30、32、處理氣體供給部70、可變直流電源74、切換開關76等)。實施上述實施形態說明之電漿蝕刻方法的程式，係全部於該電腦系統被執行。
本發明使用之容量耦合型電漿蝕刻裝置，不限定於上述實施形態之下部2頻施加方式，亦適用於例如對承受器(下部電極)施加單一高頻的下部1頻施加方式，或對上部電極施加單一高頻的上部1頻施加方式。
本發明之被處理基板不限定於半導體晶圓，可適用於平板顯示器用之各種基板或光罩、CD基板、印刷基板等。
(發明效果)
依據本發明之電漿蝕刻方法或電腦可讀取之記憶媒體，藉由上述構成及作用，可使用容量耦合型電漿蝕刻裝置，任意、而且精密地控制蝕刻形狀。
10．．．腔室(處理容器)
12．．．承受器(下部電極)
14．．．支撐部
16．．．支撐部
18．．．排氣路
20．．．阻障板
22．．．排氣口
24．．．排氣管
26．．．排氣裝置
28．．．閘閥
30．．．第1高頻電源
32．．．第2高頻電源
34．．．匹配單元
36．．．供電棒
38．．．聚磁環
40．．．靜電吸盤
42．．．直流電源
44．．．開關
46．．．供電線
48．．．冷媒室
50、52．．．配管
54．．．氣體供給管
56．．．氣體通路
60．．．上部電極(噴氣板)
62．．．電極板
64．．．電極支撐體
65．．．絕緣體
66．．．氣體擴散室
66a．．．氣體導入口
68．．．氣體噴出孔
70．．．處理氣體供給部
72．．．氣體供給管
74．．．可變直流電源
76．．．ON/OFF切換開關
78．．．直流供電線
80．．．控制部
82．．．濾波器
84．．．DC接地元件
86．．．接地線
圖1為本發明之一實施形態之電漿蝕刻方法使用之容量耦合型電漿蝕刻裝置之構成之縱斷面圖。
圖2為實施形態中，覆蓋層SiOC膜之蝕刻及覆蓋層SiN膜之蝕刻分別獲得之蝕刻速率分布特性圖。
圖3為實施形態中，以上部電極施加之直流電壓為參數，描繪氟碳氣體之流量與SiOC之蝕刻速率間之關係之圖。
圖4為習知方法之覆蓋層SiO2 膜之蝕刻獲得之Cx Fy 流量與蝕刻速率(E/R)之關係圖。
圖5為實施形態獲得之C4 F8 流量與SiOC/SiN選擇比之關係圖。
圖6為實施形態之DC可變程式使用之時間-DC電壓之函數之各種形式之圖。
圖7為理想之蝕刻形狀之一例之模式斷面圖。
圖8為上部電極施加之直流電壓固定為0V時，獲得之假設之不想要之蝕刻形狀之例之模式斷面圖。
圖9為對圖8之一方情況，可以適用之時間-DC電壓之函數之一例。
圖10為對圖8之另一方情況，可以適用之時間-DC電壓之函數之一例。
圖11為使實施形態中之直流電壓，於時間軸上依每一個一定週期在第1電壓值與第2電壓值之間切換方式之波形圖。
圖12為實施形態中之控制部構成例之方塊圖。
10．．．腔室(處理容器)
12．．．承受器(下部電極)
14．．．支撐部
16．．．支撐部
18．．．排氣路
20．．．阻障板
22．．．排氣口
24．．．排氣管
26．．．排氣裝置
28．．．閘閥
30．．．第1高頻電源
32．．．第2高頻電源
34．．．匹配單元
36．．．供電棒
38．．．聚磁環
40．．．靜電吸盤
42．．．直流電源
44．．．開關
46．．．供電線
48．．．冷媒室
50、52．．．配管
54．．．氣體供給管
56．．．氣體通路
60．．．上部電極(噴氣板)
62．．．電極板
64．．．電極支撐體
65．．．絕緣體
66．．．氣體擴散室
66a．．．氣體導入口
68．．．氣體噴出孔
70．．．處理氣體供給部
72．．．氣體供給管
74．．．可變直流電源
76．．．ON/OFF切換開關
78．．．直流供電線
80．．．控制部
82．．．濾波器
84．．．DC接地元件
86．．．接地線

Claims (13)

  1. 一種電漿蝕刻方法，係於可抽真空之處理容器內以特定間隔隔開第1電極與第2電極平行予以配置，使被處理基板和上述第1電極呈對向而被第2電極支撐，使上述處理容器內真空排氣成為特定壓力，於上述第1電極與上述第2電極之間的處理空間供給所要蝕刻氣體，於上述第1電極或第2電極施加第1高頻，於上述處理空間產生上述蝕刻氣體之電漿，於上述電漿下蝕刻上述基板表面之被加工膜者；其特徵為：蝕刻處理中，在上述處理容器內在和上述基板分離之處，對和上述電漿中之反應種反應而被蝕刻的特定構件施加直流電壓，至少使上述蝕刻氣體相關的製程參數(process parameter)保持於一定的1步驟蝕刻製程之中，以在上述被加工膜能獲得所要蝕刻特性的方式，依據事先設定之時間-電壓之函數使上述直流電壓於時間軸上連續可變。
  2. 如申請專利範圍第1項之電漿蝕刻方法，其中於上述蝕刻製程中使上述直流電壓以外的全部製程參數保持一定。
  3. 如申請專利範圍第1或2項之電漿蝕刻方法，其中使上述直流電壓以負極性之值可變，於上述蝕刻製程中，增速對上述被加工膜之蝕刻時係減小上述直流電壓之絕對值，減速對上述被加工膜之蝕刻時係增大上述直流電壓之絕對值。
  4. 如申請專利範圍第1或2項之電漿蝕刻方法，其中使上述直流電壓以負極性之值可變，於上述蝕刻製程中，增速對上述被加工膜之沈積時係增大上述直流電壓之絕對值，減速對上述被加工膜之沈積時係減小上述直流電壓之絕對值。
  5. 一種電漿蝕刻方法，係於可抽真空之處理容器內以特定間隔隔開第1電極與第2電極平行予以配置，使被處理基板和上述第1電極呈對向而被第2電極支撐，使上述處理容器內真空排氣成為特定壓力，於上述第1電極與上述第2電極之間的處理空間供給所要蝕刻氣體，於上述第1電極或第2電極施加第1高頻，於上述處理空間產生上述蝕刻氣體之電漿，於上述電漿下蝕刻上述基板表面之被加工膜者；其特徵為：蝕刻處理中，在上述處理容器內在和上述基板分離之處，對和上述電漿中之反應種反應而被蝕刻的特定構件施加直流電壓，至少使上述蝕刻氣體相關的製程參數保持於一定的1步驟蝕刻製程之中，以在上述被加工膜能獲得所要蝕刻特性的方式，依據事先設定之時間-工作之函數使上述直流電壓於時間軸上依每一個一定週期在第1電壓值與第2電壓值之間切換。
  6. 如申請專利範圍第5項之電漿蝕刻方法，其中於上述蝕刻製程中使上述直流電壓以外的全部製程參數保持一定。
  7. 如申請專利範圍第5或6項之電漿蝕刻方法，其中上述第1及第2電壓值取負極性之值，上述第1電壓值之絕對值大於上述第2電壓值之絕對值，於上述蝕刻製程中，增速對上述被加工膜之蝕刻時係減小上述直流電壓具有之上述第1電壓值之期間之工作，減速對上述被加工膜之蝕刻時係增大上述直流電壓具有上述第1電壓值之期間之工作。
  8. 如申請專利範圍第5或6項之電漿蝕刻方法，其中上述第1及第2電壓值取負極性之值，上述第1電壓值之絕對值大於上述第2電壓值之絕對值，於上述蝕刻製程中，增速對上述被加工膜之沈積時係增大上述直流電壓具有之上述第1電壓值之期間之工作，減速對上述被加工膜之沈積時係減小上述直流電壓具有上述第1電壓值之期間之工作。
  9. 如申請專利範圍第1、2、5或6項之電漿蝕刻方法，其中上述直流電壓施加構件為上述第1電極。
  10. 如申請專利範圍第1、2、5或6項之電漿蝕刻方法，其中上述直流電壓施加構件為，在上述第2電極上以環狀配置於上述基板周圍的聚磁環。
  11. 如申請專利範圍第1、2、5或6項之電漿蝕刻方 法，其中上述直流電壓施加構件含有矽，上述蝕刻氣體包含氟碳氣體。
  12. 如申請專利範圍第1、2、5或6項之電漿蝕刻方法，其中使對上述基板引入電漿中之離子用的第2高頻，施加於上述第2電極。
  13. 一種電腦可讀取之記憶媒體，係記憶有在電腦上動作的控制程式者；其特徵為：上述控制程式，執行時係控制電漿處理裝置以使申請專利範圍第1、2、5或6項之電漿蝕刻方法被進行。
TW098110461A 2008-03-31 2009-03-30 A plasma etch method and a computer readable memory medium TWI404139B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008092002A JP5213496B2 (ja) 2008-03-31 2008-03-31 プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体

Publications (2)

Publication Number Publication Date
TW201003773A TW201003773A (en) 2010-01-16
TWI404139B true TWI404139B (zh) 2013-08-01

Family

ID=41078803

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098110461A TWI404139B (zh) 2008-03-31 2009-03-30 A plasma etch method and a computer readable memory medium

Country Status (6)

Country Link
US (1) US8241514B2 (zh)
JP (1) JP5213496B2 (zh)
KR (1) KR101123502B1 (zh)
CN (1) CN101552186B (zh)
DE (1) DE102009001972A1 (zh)
TW (1) TWI404139B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060037704A1 (en) * 2004-07-30 2006-02-23 Tokyo Electron Limited Plasma Processing apparatus and method
JP4827081B2 (ja) * 2005-12-28 2011-11-30 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
US8470635B2 (en) 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP5662079B2 (ja) * 2010-02-24 2015-01-28 東京エレクトロン株式会社 エッチング処理方法
JP5373669B2 (ja) * 2010-03-05 2013-12-18 東京エレクトロン株式会社 半導体装置の製造方法
US20110236806A1 (en) * 2010-03-25 2011-09-29 Applied Materials, Inc. Dc voltage charging of cathode for plasma striking
JP5571996B2 (ja) * 2010-03-31 2014-08-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2012060104A (ja) * 2010-08-11 2012-03-22 Toshiba Corp 電源制御装置、プラズマ処理装置、及びプラズマ処理方法
DE102010060762B4 (de) * 2010-11-24 2019-05-23 Meyer Burger (Germany) Gmbh Plasmabearbeitungsvorrichtung
CN102479678A (zh) * 2010-11-30 2012-05-30 深圳深爱半导体有限公司 芯片薄膜的生成方法及生成芯片薄膜的载体
JP5759718B2 (ja) * 2010-12-27 2015-08-05 東京エレクトロン株式会社 プラズマ処理装置
JP5732941B2 (ja) * 2011-03-16 2015-06-10 東京エレクトロン株式会社 プラズマエッチング装置及びプラズマエッチング方法
JP5642001B2 (ja) * 2011-03-25 2014-12-17 東京エレクトロン株式会社 プラズマエッチング方法
JP5712741B2 (ja) * 2011-03-31 2015-05-07 東京エレクトロン株式会社 プラズマ処理装置、プラズマ処理方法及び記憶媒体
US9263240B2 (en) * 2011-11-22 2016-02-16 Lam Research Corporation Dual zone temperature control of upper electrodes
CN104024477B (zh) * 2011-11-23 2016-05-18 朗姆研究公司 多区域气体注入上电极系统
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6140575B2 (ja) * 2013-08-26 2017-05-31 東京エレクトロン株式会社 半導体装置の製造方法
DE102013109413A1 (de) * 2013-08-29 2015-03-05 Von Ardenne Gmbh Magnetronsputtervorrichtung und Verfahren zum Betreiben einer Magnetronsputtervorrichtung
JP6529357B2 (ja) * 2015-06-23 2019-06-12 東京エレクトロン株式会社 エッチング方法
JP7061922B2 (ja) * 2018-04-27 2022-05-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
CN108735633B (zh) * 2018-05-29 2020-09-04 苏州极普智能科技有限公司 一种半导体晶圆刻蚀装置
JP7306886B2 (ja) * 2018-07-30 2023-07-11 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
JP7068140B2 (ja) * 2018-11-05 2022-05-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP7481823B2 (ja) * 2018-11-05 2024-05-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
CN111326391B (zh) * 2018-12-17 2023-01-24 中微半导体设备(上海)股份有限公司 等离子体处理装置
GB201919215D0 (en) * 2019-12-23 2020-02-05 Spts Technologies Ltd Method and apparatus for plasma etching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060037701A1 (en) * 2004-06-21 2006-02-23 Tokyo Electron Limited Plasma processing apparatus and method
US20070165355A1 (en) * 2005-12-28 2007-07-19 Tokyo Electon Limited Plasma etching method and computer-readable storage medium
US20070218681A1 (en) * 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JPH10242130A (ja) * 1996-04-26 1998-09-11 Hitachi Ltd プラズマ処理方法及び装置
US7838430B2 (en) * 2003-10-28 2010-11-23 Applied Materials, Inc. Plasma control using dual cathode frequency mixing
JP4672455B2 (ja) * 2004-06-21 2011-04-20 東京エレクトロン株式会社 プラズマエッチング装置およびプラズマエッチング方法、ならびにコンピュータ読み取り可能な記憶媒体
JP4672456B2 (ja) * 2004-06-21 2011-04-20 東京エレクトロン株式会社 プラズマ処理装置
JP5036143B2 (ja) * 2004-06-21 2012-09-26 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法、ならびにコンピュータ読み取り可能な記憶媒体
KR100668956B1 (ko) 2004-12-22 2007-01-12 동부일렉트로닉스 주식회사 반도체 제조 방법
JP4642528B2 (ja) 2005-03-31 2011-03-02 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
US7993489B2 (en) 2005-03-31 2011-08-09 Tokyo Electron Limited Capacitive coupling plasma processing apparatus and method for using the same
JP2007234770A (ja) * 2006-02-28 2007-09-13 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP4754374B2 (ja) * 2006-03-16 2011-08-24 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP4972327B2 (ja) * 2006-03-22 2012-07-11 東京エレクトロン株式会社 プラズマ処理装置
JP5461759B2 (ja) * 2006-03-22 2014-04-02 東京エレクトロン株式会社 プラズマ処理装置、プラズマ処理方法及び記憶媒体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060037701A1 (en) * 2004-06-21 2006-02-23 Tokyo Electron Limited Plasma processing apparatus and method
US20070165355A1 (en) * 2005-12-28 2007-07-19 Tokyo Electon Limited Plasma etching method and computer-readable storage medium
US20070218681A1 (en) * 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium

Also Published As

Publication number Publication date
JP5213496B2 (ja) 2013-06-19
CN101552186B (zh) 2011-11-30
CN101552186A (zh) 2009-10-07
JP2009246183A (ja) 2009-10-22
US20090242516A1 (en) 2009-10-01
KR101123502B1 (ko) 2012-03-09
TW201003773A (en) 2010-01-16
KR20090104772A (ko) 2009-10-06
DE102009001972A1 (de) 2009-10-22
US8241514B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
TWI404139B (zh) A plasma etch method and a computer readable memory medium
KR102121640B1 (ko) 에칭 방법
KR102180406B1 (ko) 에칭 방법
KR101164829B1 (ko) 일 세트의 플라즈마 처리 단계를 튜닝하는 방법 및 장치
TWI661461B (zh) Plasma processing method and plasma processing device
KR102390726B1 (ko) 유기막을 에칭하는 방법
TWI779753B (zh) 電漿處理裝置及被處理體處理方法
CN108878285B (zh) 蚀刻方法
JP2009239012A (ja) プラズマ処理装置及びプラズマエッチング方法
KR102496968B1 (ko) 에칭 방법
TWI766907B (zh) 電漿處理裝置及電漿處理方法
US20200168468A1 (en) Etching method and substrate processing apparatus
JP2002110650A (ja) プラズマエッチング方法およびプラズマエッチング装置
KR102364534B1 (ko) 플라즈마 처리 장치 및 플라즈마 처리 방법
CN108735598B (zh) 蚀刻方法
KR20190121257A (ko) 에칭하는 방법 및 플라즈마 처리장치
WO2008049024A1 (en) Methods and apparatus for tuning a set of plasma processing steps
KR20090104779A (ko) 플라즈마 처리 방법 및 컴퓨터 판독 가능한 기억 매체
KR102441115B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
US7655572B2 (en) Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, control program and computer storage medium
JP2007116031A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP4865951B2 (ja) プラズマエッチング方法
KR20200074033A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP5695117B2 (ja) プラズマエッチング方法
US11328934B2 (en) Etching method and substrate processing apparatus