TWI399876B - 相變化記憶體及其製造方法 - Google Patents

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Description

相變化記憶體及其製造方法
本發明關於一種記憶體及其製造方法，特別關於一種相變化記憶體及其製造方法。
相變化記憶體具有高讀取速度、低功率、高容量、高可靠度、高寫擦次數、低工作電壓/電流及低成本等特質，且非常適合與CMOS製程結合，可用來作為較高密度的獨立式或嵌入式的記憶體應用，是目前十分被看好的下一世代新記憶體。由於相變化記憶體技術的獨特優勢，也使得其被認為非常有可能取代目前商業化極具競爭性的SRAM與DRAM揮發性記憶體與Flash非揮發性記憶體技術，可望成為未來極有潛力的新世代半導體記憶體。相變化記憶體在設計上朝著以下幾個方式方展：低的程式化電流、高穩定度、較小的體積、及快速的相變化速度，此外，相變化記憶體目前之主要應用例如為需要較低電流消耗的可攜式裝置(需要較小程式化電流)。
綜觀目前相變化記憶體的發展趨勢，可以明顯的發現主要的瓶頸乃在於元件的操作電流過大，因而無法有效地降低相變化記憶體元件所串接的驅動電晶體面積，導致單位元尺寸過大使得記憶體密度無法提升的問題。降低相變化記憶體操作電流可藉由縮小相變化記憶胞中相變層與電極之接觸面積來達成，且有利於CMOS元件的縮小以及記憶體密度的提升。然而，此方法會受限於微影與製程能力的限制，較不易獲得有效地突破。此外，降低相變化記憶胞中相變層與電極之接觸面積意即縮小加熱區域，雖然可降低元件尺寸，但是較小的加熱區域意味著熱更易由週遭環境散失，因此仍需增加電流密度以維持足夠的熱產生像變化，如此一來會造成電子遷移產生影響到元件穩定度。
一般來說，在加熱電極與相變化材料層具有較大的溫度差異。由於相變化與溫度的關係實分密切，因此加熱區域如果具有良好的熱均勻度可加快相變化區域的相轉移速度。而加熱區不均產生不完全的相變化現象，如此一來將導致元件的穩定性及可性賴性降低。
美國公告號20070012905專利揭露一利用相變化層之單一邊緣來接觸下電極的相變化記憶體結構，而其上電極係採傳統的平面式接觸。此外，美國專利6881603號揭露縮小下電極與相變化層的接觸面積，而上電極係為一平面電極。同時，美國專利6864503號係利用一相變化材料間隙壁，其上下表面的邊緣分別與上下電極接觸，然而該加熱區域係與該電極之半徑垂直，如此一來導致較大的加熱區，而使得該上下電極反而成為有效的散熱元件。
因此，為解決上述問題，設計出全新的相變化記憶體結構，來改善較小加熱區域的熱均勻性以提昇加熱效率，是目前相變化記憶體一項重要技術關鍵。
本發明之相變化記憶體包含：一下電極；一第一非金屬層形成於該下電極之上，並露出該下電極周圍區域之上表面；一第一電性接觸層形成於該第一非金屬層及該下電極之上，其中該第一電性接觸層係以末端與該下電極周圍區域之上表面電性接觸；一介電層形成並覆蓋該第一電性接觸層；一第二電性接觸層形成於該介電層之上，其中該第二電性接觸層包含一突起之末端；一開口貫穿該第二電性接觸層、該介電層、及該第一電性接觸層，且該開口之底部係以該第一非金屬層與該下電極相隔；一相變化材料至少部份填入於該開口內，其中該第一及第二電性接觸層係與該相變化材料在該相變化材料的側壁達成電性接觸；一第二非金屬層形成並覆蓋該第二電性接觸層，且露出該第二電性接觸層之該突起末端的上表面；以及一上電極形成於該介電層之上，且該上電極係直接與該第二電性接觸層的突起末端之上表面直接電性接觸。
此外，本發明所述之相變化記憶體之製造方法包含：提供一下電極；形成一第一非金屬層於該下電極之上，並露出該下電極周圍的上表面；形成一第一電性接觸層於該第一非金屬層之上，並與該下電極周圍的上表面電性連結該；形成一第一介電層以覆蓋該第一電性接觸層；形成一第二電性接觸層於該第一介電層之上，其中第二電性接觸層之側壁及底部構成一凹槽；形成一第二非金屬層於該第二電性接觸層之上；對該第二非金屬層及該第二電性接觸層進行一平坦化處理，以露出該第二電性接觸層之突出未端的上表面；形成一開口貫穿該第二非金屬層、該第二電性接觸層、該第一介電層、及該第一電性接觸層，其中該開口的底部係以該該第一非金屬層與該下電極相隔；填入相變化材料於部份之開口中，以使得該第一及第二電性接觸層與該相變化材料之側壁電性接觸；填入一第二介電層於該開口內，使得該第二介電層之上表面與該第二電性接觸層之突出未端的上表面共平面；以及形成一上電極於該二介電層之上，並與該第二電性接觸層之突出未端電性接觸。
以下藉由數個實施例及比較實施例，以更進一步說明本發明之方法、特徵及優點，但並非用來限制本發明之範圍，本發明之範圍應以所附之申請專利範圍為準。
以下，請配合圖式，來詳細說明本發明實施例所述之相變化記憶體及其製造方法。
首先，請參照第1a圖，一具有一下電極12形成於其上的基底10係被提供。其中，該基底10可為一半導體製程所使用之基底，例如為矽基底。該基底10可為一已完成CMOS前段製程的基底，亦可能包含隔離結構、電容、二極體與其類似物，為簡化圖示起見，圖中僅以一平整基底表示。該下電極12係為導電材料，例如為Al、W，Mo、Ti、TiN、TiW、TaN或TiAlN。
接著，請參照第1b圖，一非金屬層14係形成於該下電極12之上，露出該下電極12之周圍區域的上表面13，其中該下電極12及該非金屬層14係構成一梯狀結構體15。該非金屬層14可以為含矽的化合物，例如氧化矽或氮化矽。此外，該非金屬層14可更為一複合膜層，包含一介電層14a以及一蝕刻停止層14b，請參照第1c圖。在本發明另一較佳實施例中，該非金屬層14可包含一硫屬化合物(chalcogenides)，例如相變化材料。
接著，請參照第1d圖，一第一電性接觸層16係順應地形成該非金屬層14之上，以覆蓋該梯狀結構體15。其中，該第一電性接觸層16係經由該下電極12之周圍區域的上表面13與該下電極12達成電性連結。該第一電性接觸層16之材質可例如為Al、W，Mo、Ti、TiN、TiW、TaN或TiAlN。在本發明另一較佳實施例中，該第一電性接觸層16亦可包含一相變化材料。該第一電性接觸層16之厚度可介於10~50nm之間。
接著，請參照第1e圖，一第一介電層18係形成於該第一電性接觸層16之上。該第一介電層18可以為含矽的化合物，例如氧化矽或氮化矽。此外，第一介電層18包括一蝕刻停止層19，該蝕刻停止層19配置於該第一介電層18內。
接著，請參照第1f圖，蝕刻該第一介電層18形成一殘留的第一介電層18a，該第一介電層18a具有一凹槽17，其中該蝕刻停止層19用以控制該凹槽I7的深度。
接著，請參照第1g圖，一第二電性接觸層20係順應地形成於該第一介電層18a之上，及覆蓋該該凹槽17之側壁及底部。該第二電性接觸層20之厚度可介於10~50nm之間。值得注意的是該凹槽17之深度係大於該第二電性接觸層20厚度。
接著，請參照第1h圖，一非金屬層22形成並覆蓋該第二電性接觸層20之上。該非金屬層22可以為含矽的化合物，例如氧化矽或氮化矽。在本發明另一較佳實施例中，該非金屬層22可包含一硫屬化合物(chalcogenides)，例如相變化材料。
接著，請參照第1i圖，對該非金屬層22及該第二電性接觸層20形成一平坦化處理(例如化學機械研磨)，以該第一介電層18a作為蝕刻停止層，以露出該殘留第二電性接觸層20a的突起末端21之上表面25，以及露出該殘留非金屬層22a之上表面23。此外，該平坦化處理使得該殘留第二電性接觸層20a的突起末端21之上表面25及該該殘留非金屬層22a之上表面23共平面。
接著，請參照第1j圖，形成一開口24貫穿該第二電性接觸層20a、該非金屬層22a、該第一電性接觸層16及一部份的該非金屬層14，其中該開口24之底部26係與該下電極12以該殘留的該非金屬層14彼此相隔開。如果該非金屬層14具有一蝕刻停止層19，可更確保該開口的底部與該下電極12彼此不直接接觸。
接著，請參照第1k圖，一相變化層28係坦覆性形成該非金屬層22a之上，並填入該開口24。該相變化層28可包含In、Ge、Sb、Ga、Sn、Te或其組合，例如GeTe、GeSb、SbTe、GeSbTe或InGeSbTe。
接著，請參照第11圖，回蝕刻該相變化層28以形成一相變化材料體28a。值得注意的是該相變化材料體28a的上表面27係低於該非金屬層22a之上表面23。此外，該相變化材料體28a之上表面27亦低於該突出末端21之上表面25。此外，該第一及第二電性接觸層16及20a係藉由該相變化材料體28a之側壁29與該相變化材料體28a達成電性接觸，其中該相變化材料體與該第一及第二電性接觸層之相交區域的面積係由該第一及第二電性接觸層之厚度所決定。
接著，請參照第1m圖，一第二介電層30順應地形成於該非金屬層22a及該相變化材料體28a之上。該第二介電層30可以為含矽的化合物，例如氧化矽、氮化矽或其組合。根據本發明一較佳實施例，該第二介電層30可包含相變化材料。值得注意的是該第二介電層30及該相變化材料體28a的總厚度係大於該開口24的深度。
接著，請參照第1n圖，對該第二介電層30進行一平坦化處理(例如化學機械研磨)，以該非金屬層22a作為蝕刻停止層，露出該第二電性接觸層20a突出末端21之上表面25及該殘留之第二介電層30a的上表面31。其中，在平坦化處理後，該第二電性接觸層20a突出末端21之上表面25係與該第二介電層30a的上表面31形成共面平。
最後，請參照第1o圖，該上電極32係形成該第二介電層30a之上，並直接與該第二電性接觸層20a突出末端21之上表面25電性接觸。該上電極32之材質可為Al、W，Mo、Ti、TiN、TiW、TaN或TiAlN。
依據本發明另一較佳實施例，該本發明所形成之該相變化材料體28a的剖面形狀除了可為四邊形外(請參照第1o圖)，亦可為其他形狀(例如為U形，如第2圖所示)。在本發明其他較佳實施例，該第一及第二電性接觸層16及20a係直接分別與該下電極12及該上電極32接觸。
藉由形成以相變化材料體之側面與上下電極接觸之相變化記憶體單元，可使得加熱區域位於相變化材料體之側壁，如此一來，在與傳統加熱相變化材料層中心的記憶體元件相比，可使得相變化材料體之受熱受均勻度改善。此外，由於加熱后域係在相變化材料體之邊緣，如此一來可縮小相變化記憶體之體積，增加記憶體元件的集積度。再者，自從相變化材料與加熱電極的接觸面積可藉由減少加熱電極(第一及第二電性接觸層)之厚度來達成，因此可大幅增加加熱效率，而降低加熱電極的厚度所需的製程也遠比降低相變化材料層的寬度來得容易。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．基底
12．．．下電極
14．．．非金屬層
16．．．第一電性接觸層
18．．．第一介電層
18a．．．殘留第一介電層
19．．．蝕刻停止層
17．．．凹槽
20．．．第二電性接觸層
20a．．．殘留第二電性接觸層
21．．．突起末端
22．．．非金屬層
22a．．．殘留非金屬層
23．．．殘留非金屬層之上表面
24．．．開口
25．．．突起末端之上表面
26．．．開口底部
27．．．相變化材料體的上表面
28．．．相變化層
28a．．．相變化材料體
29．．．相變化材料體之側壁
30．．．第二介電層
30a．．．殘留包覆層
31．．．殘留介電層的上表面
32．．．上電極
第1a至第1o圖係顯示本發明一較實施例所述之相變化記憶體的製作流程剖面圖。
第2圖係顯示本發明另一較佳實施例所述之相變化記憶體的剖面圖。
10．．．基底
12．．．下電極
14．．．非金屬層
16．．．第一電性接觸層
18a．．．殘留第一介電層
19．．．蝕刻停止層
20a．．．殘留第二電性接觸層
21．．．突起末端
22a．．．殘留非金屬層
29．．．相變化材料體之側壁
30a．．．殘留包覆層
32．．．上電極

Claims (26)

  1. 一種相變化記憶體，包含：一下電極；一第一非金屬層形成於該下電極之上，並露出該下電極周圍區域之上表面；一第一電性接觸層形成於該第一非金屬層之上且電性連接該下電極；一介電層形成並覆蓋該第一電性接觸層；一第二電性接觸層形成於該介電層之上，其中該第二電性接觸層包含一突起之末端；一開口貫穿該第二電性接觸層、該介電層、及該第一電性接觸層，且該開口之底部係以該第一非金屬層與該下電極相隔；一相變化材料至少部份填入於該開口內，其中該第一及第二電性接觸層係與該相變化材料在該相變化材料的側壁達成電性接觸；一第二非金屬層形成並覆蓋該第二電性接觸層，且露出該第二電性接觸層之該突起末端的上表面；以及一上電極形成於該第二非金屬層之上，且該上電極係直接與該第二電性接觸層的突起末端之上表面直接電性接觸。
  2. 如申請專利範圍第1項所述之相變化記憶體，其中該下電極及該 第一非金屬層係構成一梯狀結構體。
  3. 如申請專利範圍第1項所述之相變化記憶體，其中該第一及第二電性接觸層之厚度係介於10~50nm。
  4. 如申請專利範圍第1項所述之相變化記憶體，其中該下電極與該相變化材料，係藉由該第一非金屬層來彼此相隔，其中該第一非金屬層更包含一蝕刻停止層。
  5. 如申請專利範圍第1項所述之相變化記憶體，其中該第一非金屬層係包含介電材質。
  6. 如申請專利範圍第1項所述之相變化記憶體，其中該第一非金屬層係包含相變化材料。
  7. 如申請專利範圍第1項所述之相變化記憶體，其中該第一及第二電性接觸層係藉由一非金屬材料來彼此相隔。
  8. 如申請專利範圍第1項所述之相變化記憶體，其中該相變化材料包含In、Ge、Sb、Ga、Sn、Te或其組合。
  9. 如申請專利範圍第1項所述之相變化記憶體，其中該第一及第二電性接觸層係分別包含Al、W，Mo、Ti、TiN、TiW、TaN或TiAlN。
  10. 如申請專利範圍第1項所述之相變化記憶體，其中該上及下電極分別包含Al、W，Mo、Ti、TiN、TiW、TaN或TiAlN。
  11. 如申請專利範圍第1項所述之相變化記憶體，更包括一蝕刻停止層配置於該介電層內。
  12. 一種相變化記憶體，包含：一下電極；一第一電性接觸層形成於該下電極之上；一介電層形成並覆蓋該第一電性接觸層之上；一第二電性接觸層形成於該介電層之上，其中該第二電性接觸層包含一突起之末端；一開口貫穿該第二電性接觸層、該介電層、及該第一電性接觸層，且該開口之底部座落於該下電極；一相變化材料至少部份填入於該開口內，其中該第一及第二電性接觸層係與該相變化材料在該相變化材料的側壁達成電性接觸；以及一上電極形成該第二電性接觸層之突起末端的上表面。
  13. 如申請專利範圍第12項所述之相變化記憶體，更包含一非金屬層位於該第一電性接觸層及該下電極之間，其中該下電極及該非金屬層係構成一梯狀結構體。
  14. 如申請專利範圍第12項所述之相變化記憶體，其中該下電極係藉由該非金屬層與該相變化材料相隔，該非金屬層包含一蝕刻停止材料。
  15. 如申請專利範圍第14項所述之相變化記憶體，其中該非金屬層包含一介電材料。
  16. 如申請專利範圍第14項所述之相變化記憶體，其中該非金屬層包含該相變化材料。
  17. 如申請專利範圍第12項所述之相變化記憶體，其中該第一電性接觸層係藉由一非金屬層與該第二電性接觸層相隔。
  18. 如申請專利範圍第12項所述之相變化記憶體，更包含一非金屬層形成並覆蓋該第二電性接觸層之上，其中一相變化材料層係位於該非金屬層上，且其中該相變化材料之上表面低於該非金屬層之上表面。
  19. 一種相變化記憶體，包含：一第一電性接觸層；一第二電性接觸層；一介電層位於該第一電性接觸層及該第二電性接觸層之間；一開口貫穿該第一電性接觸層、該第二電性接觸層及該介電層；以及一相變化材料至少部份填入於該開口內，其中該第一電性接觸層及該第二電性接觸層皆與該相變化材料在該開口之側壁達成電性接觸。
  20. 如申請專利範圍第19項所述之相變化記憶體，更包含一下電極電性耦接該第一電性接觸層。
  21. 如申請專利範圍第20項所述之相變化記憶體，其中該開口延伸 至該下電極。
  22. 如申請專利範圍第20項所述之相變化記憶體，更包含一第一非金屬層至少部分覆蓋該下電極，其中該開口係藉由該第一非金屬層與該下電極相隔。
  23. 如申請專利範圍第19項所述之相變化記憶體，更包含：一突出端位於該第二電性接觸層之一第一末端，其中該第二電性接觸層之一第二末端與該相變化層達成電性接觸；以及一上電極電性耦接該突出端。
  24. 如申請專利範圍第23項所述之相變化記憶體，其中該開口位於該上電極之下。
  25. 如申請專利範圍第19項所述之相變化記憶體，更包含：一突出端與該第二電性接觸層結合；一上電極電性耦接該突出端；以及一第二非金屬層至少部分覆蓋該第二電性接觸層且露出該突出端之上表面予該上電極。
  26. 如申請專利範圍第19項所述之相變化記憶體，其中該開口包含一相連的開口貫穿該第一電性接觸層、該第二電性接觸層及該介電層。
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