TWI381660B - 具自動功率正常化之碼追蹤迴路 - Google Patents

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TWI381660B
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Description

具自動功率正常化之碼追蹤迴路
本發明係有關於一種數碼追蹤系統，其係應用於一分碼多重存取(CDMA)通信系統之一接收裝置。特別是，本發明係有關於一種二階數碼追蹤系統，藉以更有效率地移除傳輸數碼及接收數碼間之時序差異。
同步在任何類型電信中均是一重要工作。同步係具有複數種等級，諸如：載子、頻率、數碼、符號、訊框、及網路同步。在所有等級中，同步係可以區分為兩個階段，亦即：取得(啟始同步)及追蹤(精細同步)階段。
一典型無線通信系統係由一基地台傳送下行鏈路至一個或多個使用者設備(UE)、並由使用者設備(UE)傳送上行鏈路至此基地台。在此使用者設備(UE)內部之一接收裝置係利用相關，或解擴(despread)，此接收下行鏈路信號及一已知數碼序列，藉以進行其工作。此序列必須精確地同步於此接收序列，藉以由此相關裝置得到最大輸出。此接收裝置應該能夠在不中止操作的情況下，輕易地適應於一無線電線路改變之環境中之一變化。為達此目的，本接收裝置係盡可能收集較多之傳輸信號能量，藉以將信號雜訊比(SNR)最大化。然而，在多重路徑衰落通道中，由於相異之回音路徑及散射，此信號能量係在一特定時間數量內進行解擴(despread)。因此，本接收裝置之一決定性工作係估算通道以改善其效能。若此接收裝置係具有與通道輪廓有關之資訊，則收集信號能量之一種方法隨即係指派複數個相關裝置分支於不同之回音路徑、並建設性地組合其輸出，亦即：已知RAKE接收裝置之一結構。
此RAKE接收裝置係具有複數個手指，每一個手指對應於每一個回音路徑，並且，在每一個手指中，相對於部分參考延遲(諸如：一直接或最早接收路徑)之此路徑延遲必須在整體傳輸中加以估算及追蹤。路徑啟始位置之及時估算係可以利用一多重路徑搜尋演算法以得到。此多重路徑搜尋演算法係經由相關裝置以進行一延伸搜尋，藉以利用一晶片精確度設置此等路徑。待找到這些啟始位置後，此等追蹤單元係利用早期延遲時序誤差偵測裝置之手段，藉以產生複數個多重路徑元件之延遲之精確估算、並應用這些不同延遲之估算，藉以平移此等數碼之相位。此類型之追蹤單元係已知為一早期延遲閘門同步裝置。一延遲鎖定迴路(DLL)係經常用以實施此早期延遲閘門同步裝置。在第一圖中所介紹的係此延遲鎖定迴路(DLL)之一方塊圖。此數碼追蹤迴路(CTL)之頻寬係決定此同步裝置之雜訊濾波能力。若頻寬愈窄，則此同步裝置對於雜訊變形之耐用性愈高、且對於微小信號變化之靈敏度愈低。此迴路之頻寬係取決於此迴路濾波裝置之參數(a、b)、整體迴路增益(KT)、以及輸入信號功率位準(Pin)。此迴路之阻尼比亦取決於相同參數。此迴路之阻尼比係決定此迴路之穩定性。雖然此迴路之參數係可以固定，但想要固定輸入信號位準卻是非常困難的。
大部分不連續接收裝置係於其物理層中應用部分形式之自動增益控制(AGC)。雖然自動增益控制(AGC)會限制輸入信號位準，但此信號位準之動態位準仍然是寬廣的。這是由於自動增益控制(AGC)係實際設計以避免類比不連續轉換裝置(ADC)進入飽和狀態之事實。
由於此輸入信號位準之動態範圍並未有效率地限制，因此此數碼追蹤迴路之頻寬及阻尼比會隨著輸入信號功率而改變。這將導致此數碼追蹤迴路之效能退化。
因此，對一數碼追蹤迴路而言，將會存有一需求以維持此迴路之頻寬及阻尼比，不論輸入信號功率位準如何變化。
本發明之其他目的及優點係可以在讀完本發明之較佳實施例後，變得更加明瞭。
本發明係一分碼多重存取(CDMA)通信系統之一接收裝置，其包括於一使用者設備(UE)中，此分碼多重存取(CDMA)通信系統係包括：此使用者設備(UE)及複數個基地台。此使用者設備(UE)係與此等基地台之一進行通信、並經由此接收裝置而自此基地台接收一通信信號。此通信信號係利用一延遲鎖定數碼追蹤迴路而以此接收裝置相關，其係估算及追蹤此通信信號之一通道延遲。此追蹤迴路係包括：一參考數碼產生裝置，藉以產生一參考數碼信號；以及一內插裝置，藉以因應此通信信號之接收而產生時序信號版本。一時序信號相關裝置，其亦包括於此追蹤迴路中，係用以相關至少兩個此等時序信號版本及此數碼參考信號。此相關步驟之結果係用以產生一誤差信號。一自動功率正規化迴路(APN)，其因應於此內插裝置，係產生一功率誤差信號，藉以經由一正規化電路而將此誤差信號正規化。
本較佳實施例係參考圖式而加以說明，文中，類似編號係用以表示類似元件。
在第二圖中所介紹的係根據本發明較佳實施例之延遲鎖定數碼追蹤迴路(DCTL)10之一方塊圖。此延遲鎖定數碼追蹤迴路(DCTL)10係包括：一內插裝置11，兩個整合及阻尼裝置12a、12b，兩個平方裝置13a、13b，一正規化裝置14、一迴路濾波裝置15、一數碼產生裝置16、一累加裝置17、一限制裝置18、一量化裝置19、一增益電路9、以及一自動功率正規化迴路(APN)20。此延遲鎖定數碼追蹤迴路(DCTL)10係接收一輸入信號x(t-T)，其中，T係此接收信號中之時序誤差。由於此時序誤差係限制於-Tc至Tc，其中，Tc係利用多重路徑搜尋演算法之晶片周期，平移此進入信號之唯一方法係利用數學內插法。因此，此內插裝置11，其耦合至此等整合裝置12a、12b、此數碼產生裝置16、及此自動功率正規化迴路(APN)20，係接收此輸入信號x(t-T)並產生三個輸出：精確、早期、以及延遲。如熟習此技藝者所熟知，此等早期及延遲輸出分別係此進入信號x(t-T)之一對半晶片早期版本及一對半晶片晚期版本。此等版本係利用此進入信號x(t-T)之內插以得到。待此內插裝置11後，下取樣係發生，三個輸出最好係利用此傳輸信號之一上取樣比以進行下取樣。此延遲鎖定數碼追蹤迴路(DCTL)10之精確輸出、此等早期及延遲輸出係僅用於此數碼追蹤迴路10之演算法內部。
此等早期及延遲信號係分別利用此等整合裝置12a、12b，在此延遲鎖定數碼追蹤迴路(DCTL)10之下分支及上分支中與此參考數碼產生裝置16(諸如：一導引數碼產生裝置)之輸出相關。一旦相關此數碼產生裝置16之輸出與此等早期及延遲輸出後，此等相關信號係分別轉送至平方裝置13a、13b。由於本階段並不需要相位同步，平方係用以取得非同調數碼追蹤迴路(CTL)。
待相關及平方後，此兩個分支(早期及延遲)之差異係用以產生一誤差信號e(t)，其係正比於此時序誤差。此誤差信號e(t)隨即係利用此正規化電路14(其進一步說明如後)以針對一功率誤差信號(Pe)進行功率正規化、並輸出至此迴路濾波裝置15。
此迴路濾波裝置15，其耦合於此正規化電路14及此累加裝置17，係濾波此正規化誤差信號e(t)、並將其轉送至此累加裝置17。一範例迴路濾波裝置係一傳統正比積分裝置(PI)濾波裝置，但任何一階低通濾波裝置亦可以適用於本發明。此正比積分裝置(PI)濾波裝置，其包括一迴路濾波裝置累加裝置41，係具有兩個分支，如第四圖所示。其中，一分支係產生與此誤差信號之目前數值成正比之一控制信號，另一分支則產生與此誤差信號之平均數值成正比之一信號。這些信號係在乘上兩個不同常數(a及b)後加以組合。在此正比積分裝置(PI)濾波裝置內部之累加裝置41與下文說明之累加裝置17係以完全相同之方法進行。
此累加裝置17，其耦合至一增益電路9，係接收此迴路濾波裝置15之濾波誤差信號、並處理此信號。熟習此技藝者當瞭解，此累加裝置17係僅將其目前輸入加至其先前輸出。啟始時，此累加裝置17之輸出係設定為零。在此累加裝置內部係具有一溢流偵測，藉以限制其輸出數值。此累加裝置17之累加動作與此迴路濾波裝置15係一起用來得到二階回授迴路響應。此累加裝置17隨即係轉送此誤差信號e(t)至此增益電路9。
此增益電路9，其耦合至此累加裝置17及一限制裝置電路18，係接收此累加裝置17之輸出、並調整此濾波信號之位準以匹配此內插裝置11時序平移數值。這個電路係改變此時序大氣信號中之符號，藉以校正此數碼產生裝置16所參考之進入信號之時序延遲/領先。一旦完成此步驟，此增益電路9係轉送此調整誤差信號e(t)至一限制裝置電路18，其係在此誤差信號之過衝(overshoot)超過此晶片周期(-Tc至Tc)時，用以限制此誤差信號之過衝(overshoot)。此限制裝置18係轉送此誤差信號至此量化裝置19，其中，此延遲估算之不連續數值係取得並轉送回到此內插裝置11。在這個設計中，一個三十二階量化裝置係用以取得Tc/16之一精確度。雖然任何等級之量化裝置亦可以應用於不同等級之延遲估算精確度。
此延遲鎖定數碼追蹤迴路(DCTL)係一個二階回授迴路。在控制系統標記中，一個二階回授迴路之系統函數，H(s)，係可以表示為：
H(s)=(2ξωns＋ωn2)/(s2＋2ξωns＋ωn2)　等式(1)
其中，ξ係阻尼比(damping ratio)、且ωn係此系統之自然頻率。這些係數係可以利用此延遲鎖定數碼追蹤迴路(DCTL)之參數表示，如下列所示：
ωn=(2(Pin)1/2KTβ)1/2　等式(2)
ξ=(KTα(Pin)1/2)/ωn　等式(3)
其中，α及β係此迴路濾波裝置參數、KT=KSK係整體迴路增益，其包括：S曲線增益及外部增益、且Pin係輸入信號功率。
此系統之雙邊雜訊頻寬係表示為：
WL=ωn(ξ＋1/4ξ)　等式(4)
舉例來說，具有3.84MHz之一晶片速率及兩倍上取樣之一通用行動電信系統(UMTS)分頻雙工(FDD)使用者設備(UE)接收器設計係使用下列數值：導引數碼之擴充因子256、迴路增益K=0.01、α=0.0141、及β=0.00001。自然頻率之數值及阻尼比(damping ratio)係決定此迴路之主要特徵，諸如：穩定性、增益及相位邊界、頻寬、收歛時間、及穩態跳動。這些特徵在設計期間係固定的，且不應該因為輸入而改變。否則，此延遲鎖定數碼追蹤迴路(DCTL)可能會失靈(malfunction)、並產生非預期結果。然而，如等式(2)、(3)、(4)所見，這些特徵係取決於輸入信號功率，Pin，其可能會在通信處理期間相當程度地改變。
為克服此輸入信號x(t-T)功率位準變化之效應，一自動功率正規化迴路(APN)20係包括在本發明之延遲鎖定追蹤迴路10中。此自動功率正規化迴路(APN)20，其耦合至此內插裝置11，係包括：一整合及阻尼電路21、一平方裝置22、一加法裝置24、以及一移動平均(MA)濾波裝置23。此內插裝置11之精確輸出係此自動功率正規化迴路(APN)20之輸入。此精確信號係隨著此數碼產生裝置16之信號，由此整合及阻尼電路21接收。此整合及阻尼電路21係耦合至此數碼產生裝置16、此內插裝置11、以及此平方裝置22。類似於先前揭露之整合及阻尼電路12a、12b，此整合及阻尼電路21係相關由此內插裝置11所接收之精確信號及由此參考數碼產生裝置16所接收之信號。一旦這兩個信號係加以相關，此整合電路21係轉送此相關信號至此平方裝置22。
此平方裝置22，其耦合至此整合電路21及此加法裝置24，係將此相關信號平方、並轉送此平方信號至此加法裝置24。此加法裝置24係由一參考信號功率(P)中減去此平方裝置22之平方輸出，此參考信號功率(P)係一預設數值，且係應用於此延遲鎖定迴路(DLL)10之設計中以設定參數。如熟習此技藝者所瞭解，此參考功率位準(P)可以是任何預定數值。利用此加法裝置24減去此平方信號會導致一功率差異信號，其係轉送至此移動平均(MA)濾波裝置23。
此移動平均(MA)濾波裝置23，其耦合至此加法裝置24及此正規化電路14，係接收此差異信號並對其進行濾波。此移動平均(MA)濾波裝置23係包括：大小為N之一實數暫存裝置、一加法裝置、以及具有一因子1/N之一常數乘法裝置。每當一新輸入傳送至此移動平均(MA)濾波裝置23時，此暫存裝置元件係向右平移一個元件。最早到達元件(在最右側)係加以清除、而目前輸入數目則放置於此暫存裝置之最左側位置。待此平移動作後，此暫存裝置中之每個元件係予以相加。整體數值係乘以1/N以產生此功率誤差信號(Pe)之平均數值。在部分實施例中，數值N最好是選定為二十，其對應於二十個處理符號。此移動平均(MA)濾波裝置之大小係加以選定，藉以使其能夠不靈敏於衰落引起之即時功率變化、然而卻能夠補償平均輸入信號位準變化。一旦此移動平均(MA)濾波裝置23對此功率差異信號進行濾波，一濾波功率誤差信號Pe係轉送至此正規化電路14。
此正規化電路14，其耦合至此平方裝置13a、13b及此自動功率正規化迴路(APN)20，係接收此誤差信號e(t)，其對應於此內插裝置11之延遲及早期輸出及此自動功率正規化迴路(APN)20之功率誤差信號Pe間之差異。為針對此功率誤差信號Pe以將此誤差信號e(t)正規化，此正規化電路14係將此誤差信號e(t)乘以(P)/(P＋Pe)，其中，P係在此自動功率正規化迴路(APN)20中使用之參考信號功率位準。
此誤差信號(而非輸入信號)之正規化會導致一減少數目之乘法(正規化)，其減少之一因子係等於此擴充因子。在較佳實施例中，一限制裝置(圖中未示)最小能夠整合至此正規化電路中，藉以將此乘法因子限制於0.1至10或-20dB至20dB。此限制裝置係用以避免雜訊放大。
第三圖係介紹根據本發明較佳實施例之延遲鎖定數碼追蹤迴路之流程圖。一輸入信號係利用此延遲鎖定迴路(DLL)10接收(步驟301)。此延遲鎖定迴路(DLL)10之內插裝置11係產生延遲、早期、精確輸出(步驟302)。此等延遲及早期輸出係利用此數碼產生裝置16相關(步驟303a)、且此等相關信號間之差異係加以決定，進而產生一誤差信號e(t)(步驟304a)。同步於此等延遲及早期輸出，此精確輸出係利用此數碼產生裝置相關(步驟303b)、並由一預定參考功率位準中減去，藉以產生一功率位準差異信號(步驟304b)。此功率位準差異信號隨即係加以濾波，藉以產生一功率位準誤差信號Pe(步驟305b)。對應於此等延遲及早期輸出之誤差信號係針對此自動功率正規化迴路(APN)20之功率位準誤差信號Pe加以正規化(步驟306)。此正規化誤差信號隨即係加以處理、並產生一延遲估算(步驟307)，其係轉送回到此延遲鎖定迴路(DLL)追蹤迴路10之輸入(步驟308)。
雖然本發明已利用較佳實施例說明如上，然而，本發明範圍內之各種變動，其列於申請專利範圍中，亦應為熟習此技藝者所瞭解。
9．．．增益電路
10．．．延遲鎖定數碼追蹤迴路(DCTL)
11．．．內插裝置
12a、12b、21．．．整合及阻尼裝置
13a、13b、22．．．平方裝置
14．．．正規化裝置
15．．．迴路濾波裝置
16．．．數碼產生裝置
17．．．累加裝置
18．．．限制裝置
19．．．量化裝置
20．．．自動功率正規化迴路(APN)
23．．．移動平均(MA)濾波裝置
24．．．加法裝置
41．．．迴路濾波裝置累加裝置
第一圖係一習知延遲鎖定追蹤迴路之一方塊圖。
第二圖係根據本發明具有自動功率正規化之一延遲鎖定數碼追蹤迴路之一方塊圖。
第三圖係本發明延遲鎖定數碼追蹤迴路之一流程圖。
第四圖係包括於本發明延遲鎖定數碼追蹤迴路中之一範例迴路濾波裝置之一方塊圖。
10．．．延遲鎖定數碼追蹤迴路(DCTL)
11．．．內插裝置
12a、12b、21．．．整合及阻尼裝置
13a、13b、22．．．平方裝置
14．．．正規化裝置
15．．．迴路濾波裝置
16．．．數碼產生裝置
17．．．累加裝置
18．．．限制裝置
19．．．量化裝置
20．．．自動功率正規化迴路(APN)
23．．．移動平均(MA)濾波裝置
24．．．加法裝置

Claims (10)

  1. 一種基地台，包含：一接收器，用以接收一通訊信號；以及一延遲鎖定數碼追蹤迴路(DCTL)，設置以估算及追蹤該接收通訊信號之一通道延遲，該DCTL包含：一參考數碼產生器，設置以產生一參考數碼信號；一內插器，設置以產生該接收通訊信號之一基礎版本以及該接收通訊信號之複數時序偏移版本；一時序信號相關器，設置以將各該時序偏移信號版本及該參考數碼信號相關聯，以及結合該相關聯以產生一誤差信號；一自動功率正規迴路(APN)，設置以基於該基礎信號版本及該參考數碼信號來產生一功率誤差信號；以及一正規化電路，設置以利用該功率誤差信號而正規化該誤差信號，以產生一正規化之誤差信號，該正規化之誤差信號是用以控制利用該內插器之該基礎信號版本的產生。
  2. 如申請專利範圍第1項所述的基地台，其中該APN包括：一APN關聯器，設置以將該基礎信號版本及該參考數碼信號相關聯，以產生一相關信號；一加法器，設置以自一功率參考信號中減去該相關信號，及產生一功率差異信號；以及一濾波器，因應於該加法器而設置以濾波該功率差異，以產生該功率誤差信號。
  3. 如申請專利範圍第2項所述的基地台，其中該DCTL更包 括：一迴路濾波器，與該正規化電路耦合而設置以對該正規化之誤差信號進行濾波；一累加器，因應於該迴路濾波器而設置以改變該誤差信號；一增益電路，與該累加器耦合而設置以改變在該誤差信中之該符號，以校正該接收通信訊號之一時序延遲/領先至該參考數碼信號；以及一量化器，設置以產生該延遲/領先之一不連續數值，進而藉由該內插器控制該基礎信號版本之產生。
  4. 如申請專利範圍第2項所述的基地台，其中該時續偏移版本是該基礎版本之一早期版本及一晚期版本。
  5. 如申請專利範圍第4項所述的基地台，其中該早期版本比該基礎版本早一對半晶以及該晚期版本比該基礎版本晚一對半晶。
  6. 一種用於估算及追蹤一接收通訊信號之一通道延遲的方法，其步驟包括：產生一參考數碼信號；內插該接收通訊信號以產生該通信訊號之一基礎版本以及該通信訊號之複數時序偏移版本；將各該時序偏移信號版本及該參考數碼信號相關聯以及結合該相關聯以產生一誤差信號；基於該基礎信號版本及該參考數碼信號來產生一功率誤差信號；以及利用該功率誤差信號而正規化該誤差信號，以產生一正規 化之誤差信號，該正規化之誤差信號是用以控制該基礎信號版本之產生。
  7. 如申請專利範圍第6項所述的方法，其中產生一功率誤差信號包括：將該基礎信號版本及該參考數碼信號相關聯，以產生一相關信號；自一功率參考信號中減去該相關信號，及產生一功率差異信號；以及濾波該功率差異，以產生該功率誤差信號。
  8. 如申請專利範圍第7項所述的方法，更包括：對該正規化之誤差信號進行濾波；累加該誤差信號；改變在該誤差信中之該符號，以校正該接收通訊信號之一時序延遲/領先至該參考數碼信號；以及產生該延遲/領先之一不連續數值，進而藉由該內插器控制該基礎信號版本之產生。
  9. 如申請專利範圍第6項所述的方法，其中該時續偏移版本是該基礎版本之一早期版本及一晚期版本。
  10. 如申請專利範圍第9項所述的方法，其中該早期版本比該基礎版本早一對半晶以及該晚期版本比該基礎版本晚一對半晶。
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