TWI377650B - Method for manufacturing microelectronic device and semiconductor device using the same - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明一般係有關於半導體裝置及其製造方法，更特 別的是，本發明係有關於非平面型半導體記憶體裝置與其 製造方法。 【先前技術】 在積體電路（Integrated Circuit; 1C)裝置中，目前之非 平面型反及（NAND)閘記憶體架構是使用凹陷之淺溝渠隔 離（Shallow Trench Isolation ; STI)來形成類鰭式場效電晶體 (FinFET-Like)記憶體單元，藉以克服平面型反及閘記憶體 中超越45奈米技術節點的尺度障礙（Scaling Barrier)。然 而’類韓式場效電晶體單元中的氮化物儲存層與淺溝渠隔 離之氧化物材料接觸’當氮化物歸存層正在導電時，會增 加電荷維持的考量。因此，需要提供一種沒有上述缺點之 改良過的非平面型記憶體單元及其製造方法。 【發明内容】 因此，本發明之一目的在提供一種製造微電子裝置的 方法，利用触刻氮化物層來形成氮化物開口，透過此氮化 物開口部分地移除位在氮化物層底下的淺溝渠隔離特徵， 使得氮化物層與淺溝渠隔離特徵之填充材料之間形成間 隙，可避免增加電荷維持的考量。 本發明之另-目的在提供另一種製造微電子裝置的方 法’利用蝕刻高矽含量的氮化矽層來形成開口，透過此開 口钱刻位在開口底下的溝渠隔離特徵，減少高矽含量的氮 化石夕層與溝渠隔離特徵之填充材料之間的接觸，可避免增 加電荷維持的考量。 本發明之再一目的在提供一種半導體裝置，以位在淺 溝渠隔離區内的氧化矽層，穿插介於淺溝渠隔離特徵與氮 化石夕層之間，其中氧化矽層將氮化矽層從半導體基材的側 壁隔離出來，藉此形成可減少電荷維持考量的結構。 根據本發明之一實施例，提供一種製造微電子裝置的 方法’至少包括：在半導體基材中形成多個凹陷的淺溝渠 隔離特徵，藉此定義一半導體區於多個凹陷之淺溝渠隔離 特徵之相鄰二者間；在此半導體區内形成穿隧介電特徵； 在凹陷的淺溝渠隔離特徵與穿隧介電特徵上形成氮化物 層；蝕刻氮化物層，在凹陷的淺溝渠隔離特徵之内形成多 個氮化物開口；透過此些氮化物開口來部分地移除凹陷的 淺溝渠隔離特徵，而在氮化物層與凹陷的淺溝渠隔離特徵 間產生多個間隙；以及在前述氮化物層的表面形成第一介 電材料’並密封氮化物開口。 根據本發明另一實施例，提供一種製造微電子裝置的 方法’至少包括：提供具有凹陷之溝渠隔離特徵與石夕結構 特徵㈣基材，其中凹陷之溝渠隔離特徵與發結構特&分 別位在介電區及矽結構區令，且矽結構區係與介電區2 鄰；在矽基材上之矽結構區内形成穿隧介電特徵；在 材上形成高矽含量的氮化矽層；蝕刻高矽含量的氮== 層，藉以在介電區之内形成開口；透過前述開口蝕刻凹陷 之溝渠隔離特徵，藉以在高矽含量的氮化矽層及凹陷之溝 2隔離特徵之間形成一間隙；以及形成第—介電材料高矽 3量的氮化*夕層及梦結構特徵的側壁上。 根據本發明之又一實施例，提供一種半導體裝置，至 少包括：凹陷的淺溝渠隔離特徵、穿隧氧化物特徵、氮化 矽層及氧化矽層。其中凹陷的淺溝渠隔離特徵形成於半導 體基材上，且凹陷的淺溝渠隔離特徵定義出淺溝渠隔離區 及半導體區。而穿隧氧化物特徵係設在半導體基材上的半 導體區内。氮化矽層係設在半導體基材上，且位在穿隧氧 化物特徵及凹陷的淺溝渠隔離特徵上。至於氧化矽層則位 在淺溝渠隔離區内，且穿插介於凹陷的淺溝渠隔離特徵及 氮化矽層之間，氧化矽層將氮化矽層從半導體基材的側壁 隔離出來。 因此，應用本發明之實施例之優點為，在目前之非平 面型反及閘記憶體架構中，藉著減少半導體裝置中電荷維 持的考量，可改善半導體裝置整體效率的表現。 【實施方式】 可以理解的是，在本說明中提供了許多不同的實施例 或例子，用以實施本發明的不同特徵。以下所討論之元件 和配置的特定實施例係僅用以簡化本揭露。當然此些僅 為實施例’而並非用以限定本發明之範圍。再者，為了簡 化及π楚說明起見，重複使用參考數字及/或符號於本揭露 1377650 的各實施例令’然而此重複本身並非規定所討論之各實施 例及/或配置之間必須有任何的關聯。

在非揮發性記憶體裝置中，反及閘記憶體單元具有包 括效率佳及缩小尺寸在内之各種好處。目前，非平面型反 及閘記憶體架構在使用上係具有一類似鰭式場效電晶體 (FinFET Transistors)之結構’且具有凹陷之淺溝渠隔離結 構然而，作為電荷擷取（Charge Trap)之反及閘記憶體單元 的氮化矽層直接與淺溝渠隔離之氧化物材料接觸，且增加 電荷維持的考量。本發明提供一種與上述問題有關之非平 面型記憶體單元及其製造方法。 第1圖至第8圖係繪示一半導體記憶體裝置之實施例 之各個製程階段的剖面示意圖。非平面型半導體記憶體裝 置100及其製造方法係參照第i圖至第8圖整體敘述如下。 印参…第1圖，半導體記憶體裝置1〇〇包括矽基材 110 β在其他實施财，碎基材UG可選擇性或額外地包括

其他如鍺（Germanium)、砷化鎵（GalUum及鑽石之 半導體材料》 半導體記憶體裝4 i 00亦包括半導體脊咖如⑽心⑽ edges’或稱半導體島)ιΐ2及隔離結構⑴。二相鄰半導體 '=間穿插#—隔離結構。半導體脊112包含有^半導 亦包括有設計成具有各種功能特徵的各種摻雜特徵， 如離極區’其'各種摻雜特徵係以摻雜方法，例 係由半導體眷於適當的製程步驟中加以形成。隔離結構114 ' 脊U2之頂面向下凹陷。隔離結構114包含有 1377650 氧化矽。隔離結構可選擇性地包含氧化矽、氮化石夕及氛氧 化矽的各種紕合。在一實施例中，半導體脊U2與隔離結 構114係由習知稱為淺溝渠隔離之製程所形成。在淺溝渠 隔離之方法令’半導體晶圓利用乾式及/或濕式蝕刻製程形 成各種溝渠與半導體脊。然後溝渠中以包括化學氣相沉積 (Chemical Vapor Deposition; CVD)法在内的製程填入如氧 化石夕之介電材料。例如，利用高密度電漿化學氣相沉積 (High Density Plasma CVD ; HDPCVD)法將氧化矽填入溝渠 中。在另一實施例中，高深寬比製程化學氣相沉積法（High Aspect Ratio Process CVD; HARP，由應用材料公司所發展） 係使用臭氧-四乙氧基碎烧（〇Ζ〇η6_Τ6ί；Γ&εί^1 〇rthosilieate; 〇zone_TEOS)前驅物將氧化石夕填入溝渠中。 填充隔離溝渠使得隔離結構114係由半導體脊112之頂表 面向下凹陷。在一實施例中，填充隔離溝渠，然後以選擇 性钱刻移除填充物形成凹陷之隔離結構（溝渠隔離結 構）114 ^在一實施例中’將每個半導體脊配置以形成複數 個反及閘記憶體單元於一直線上，故其可稱為反及串 (NAND String)。在第1圖中僅繪示二個反及串之實施例來 作為說明之用。 同樣請參照第1圖，半導體記憶體裝置1〇〇亦可包括 又置在半導體脊丨12上的穿隧氧化物（tunnei 〇xide)特徵 6爲了具有適當的穿隨效應（Tunneling Effect)，穿隧氧 化物特徵116包括有根據裝置之設計而來的預設厚度。在 各種實施例中，穿隧氧化物特徵116係利用熱氧化（Thermai 9 1377650

Oxidation)或基根氧化（Radical Oxidation)製程來製造，因此 能夠自我對準（Self-Aligned)半導體脊。穿隨氧化物特徵ία 可選擇性地藉由沉積一氧化矽層，然後利用微影蝕刻法圖 案化氧化矽層來製造。在其他實施例中，為了最佳化穿隧 效應及裝置的完整性，穿隧氧化物特徵包括有複數層。

半導體記憶體裝置1〇〇更包括有氮化物儲存層118，設 置在穿隧氧化物特徵116及凹陷之隔離結構114上。氮化 物儲存層118包括有氮化矽。在更進一步的實施例中，氮 化物儲存層118包括一具有導電性之高矽含量的氮化矽 (Silicon-Rich Nitride)層。製造氮化物儲存層的其中一種方 法係利用包含六氣碎烧（Hexachlorodisilane ; HCD，Si2Cl6)， 二氣矽曱烷（Dichlorosilance ; DCS ， 8¾¾)， BiS(TertiaryBUtyAmin〇)Silane(BTBAS ’ C8H22N2Si)，及乙矽 烷（Disilane ; DS，SiaH6)之前驅物的化學氣相沉積製程。調 整前驅物的分壓或其對應之流率可使氮化物儲存層中矽/ 氮化物達到預期的比例。

請參照第4圖，蝕刻氮化物儲存層118以形成開口 12〇 於凹之隔離結構的區域之内，使得一反及串獨立於另一 個之外。在一實施例中，應用在氮化物儲存層118蝕刻中 的蝕刻製程包括以下更進一步參照第2及第3圖而加以描 述的自我對準蝕刻製程。如第2圖所示，為了蝕刻氮化矽， 非共形聚合物層（Non-Confomal p〇iymer Layer)119沉積在 半導體記憶體裝置100上以形成自我對準遮罩彳““幻。然 後，如第3圖所示，使用自我對準遮罩，將電漿乾蝕刻 10 1377650 (plasma dry etching)製程應用於半導體記憶體裝置loo上， 以蝕刻介於相鄰反及串之間的氮化物儲存層118。在一實施 例t ’氮化矽蝕刻製程使用含氟之電漿。接著，藉由乾式 剝除法（Dry Ashing)及/或濕式清洗（Wet Cleaning)移除自我 對準遮罩。如第4圖所示，形成I化物儲存層118中的開 口’以將相鄰之反及串由另一個令隔離。開口 120可選擇 性地藉由使用微影圖案化製程形成光阻圖案，然後使用光 阻圖案作為蝕刻遮罩蝕刻氮化矽層來製造。 請參照第5圖，一蝕刻製程（如濕蝕刻）被應用至半導體 記憶體裝置100上，透過開口 120部分地移除隔離結構114 之特徵’在半導體脊112間水平地形成間隙122 〇在一實施 例中’使用緩衝氫氣酸（Buffered HydrofluoricAcid ; HF)姓 刻二氧化矽之隔離特徵以形成間隙122。 請參照第6圖，形成一薄介電層124於氮化物儲存層 U8的表面。更特別的是，薄介電層12乜係形成於氮化物 儲存層118的上表面，且薄介電層124b係形成於氮化物儲 存層118的下表面。此外，薄介電層124c亦形成於間隙中 之半導體脊U2的側壁。在一實施例中，薄介電層124包 括有氧化矽。在更進一步的實施例中’氧化矽之薄介電層 係利用基根氡化製程來將一部分的氮化物儲存層氧化成矽 氧化層所形成。 請參照第7圖，介電層126係形成於氮化物儲存層118 的表面。在一實施例中，介電層126係形成於薄介電層Η* 上，使得開口 120被密封，產生水平介於半導體脊112之 11 1377650 間，以及垂直介於氮化物儲存層118與隔離結構114之間 的孔洞〇〇丨(18)128。在一實施例中，介電層126係形成於薄 介電層124的各個不同部位上，包括薄介電層124a上面部 分’薄介電層124b下面部分，以及薄介電層i24c的側壁 部分。介電層126係經由開口 120而形成於開口與孔洞中 的薄介電層124之上。另外，介電層126同時形成於隔離 結構114上。在一實施例中，介電層126包含有高溫氧化 物（High Temperature Oxide ; HTO)。在更進一步的實施例 t，氧化梦係利用化學氣相沉積製程’例如低壓化學氣相 沉積（Low Pressure CVD ; LPCVD)法，配合高沉積溫度所形 成。在—實施例中，化學氣相沉積法之溫度係實質高於75〇 °c。例如，化學氣相沉積法之溫度係實質介於了兄它與ιι〇〇 °C之間。 ~ 在一實施例中，使用基根氧化製程於半導體記憶體裝 置100上，將氮化物儲存層〗18 —部分轉換成氧化矽，以 作為除了高溫氧化層之介㈣126之外，氧化物/氮化物/ 氧化物（Oxide-Nitdde-Oxide ; ΟΝΟ)結構之上部氧化物的一 部分。利用基根氧化製程配合調整過之處理參數可使氧化 物/氮化物/氡化物結構之上部氧化物達到預定之厚度。 明參照第8圖，多晶矽層130係沉積在氧化物層之介 電層126上，且更進一步圖案化以形成閘極電極。在一實 施例中，閘極電極可利用化學氣相沉積法來形成，在沉積 後施以摻雜。閘極電極的形成可包括其他如用於多晶矽摻 雜之離子植入及/或用於矽化作用（Silicidati〇n)之退火製 12 1377650 程。在化學氣相沉積製程中，多晶矽層可選擇性地以臨場 (In-Situ)摻雜方式來形成。在其他實施例中，間隔件（Spacers) 可相鄰地形成在多晶梦閘極電極旁。在間隔件的沉積過程 中’密封的孔洞可完全或部分地加以填充。 其他製程可用來形成各種的裝置特徵，例如離子植入 製程可用來形成源極與没極特徵。在其他實施例中，碎化 作用製程應用於源極與汲極特徵中，以形成具有降低之接 觸電阻的金屬矽化物。矽化作用製程可同時應用在多晶矽 閘極電極與源極/汲極區中。 因此，本發明提供一種整合式記憶體電路及其製造方 法。开> 成之記憶體裝置包括具有氮化物儲存特徵之反及閘 s己憶體單元，其中氮化物儲存特徵係完全由高品質之高溫 氧化物介電材料及/或基根氧化製程之氧化物所封裝。藉此 可減少或消除與溝渠隔離特徵及氮化物儲存層之間之直接 接觸有關的電荷維持及可靠度問題。在此精神與範圍内的 其他各種變化均與本發明相一致且落入本發明之建議範圍 中。例如’使用本方法形成具有低溢漏問題的反及閘記憶 體單元。本方法亦可使用在具有類似之型態與溢漏問題的 其他應用中。本發明可用來形成矽/氧化物/氮化物/氧化物/ 石夕(Silicon-Oxide-Nitride-Oxide- Silicon ; SONOS)反及閘記 憶體單元。在其他實施例中，此方法同樣地可用來形成矽 一氧化物一氮化矽一三氧化二鋁-氮化鈕（Si_〇xide_SiN_ AhCVTaN ; TANOS)反及閘記憶體單元。例如，形成於氮 化物儲存層上之上部氧化物層包括三氧化二鋁，其係一具 13 1377650 有高介電係數的介電材料。在其他實施例中，閘極電極包 含具有高工作功能及/或在字元線抹除過程中具有較低之 電子穿隧效應的金屬或金屬合金（例如氮化钽；TaN)。閘極 電極可額外或選擇性地包括如鎢及氮化鎢之其他適當的導 電材料。 在另一實施例中，矽基材110可包括複合半導體材料， 例如碳化矽、砷化鎵、砷化銦及磷化銦。矽基材110可包 括合金半導體材料，例如矽鍺、矽鍺碳化物（Silicon Germanium Carbide) ' 填珅化鎵（Gallium Arsenic Phosphide) 及鎵銦鱗化合物（Gallium Indium Phosphide)。石夕基材110 亦可包括位在絕緣結構上的半導體材料，例如絕緣層上覆 石夕（Silicon-On-Insulator ; SOI)基材。在另一實施例中，石夕 基材110包括複合矽結構或多層複合半導體材料之結構》 半導體裝置更可包括其他功能裝置及/或偽特徵（Dummy Features)。例如，半導體裝置包括金屬氧化物半導體場效 電晶體（MOSFET)或其他型式之電晶體，如鰭式場效電晶體 (FinFET)，橫向擴散金屬氧化物半導體（Lateral Diffused MOS ; LDMOS)，垂直擴散金屬氧化物半導體 （Vertical Diffused M0S ; VDMOS)，及/或應變金屬氧化物半導體 (Strained M0S)結構。在另一實施例中，可於基材中乾姓刻 一溝渠，以熱氧化物襯設前述之溝渠，然後以如氧化矽、 氮化矽或氮氧化矽之絕緣材料填充前述之溝渠，以形成淺 溝渠隔離結構。填充之溝渠可具有多層結構，例如高密度 電漿化學氣相沉積（High Density Plasma CVD; HDPCVD) 14 1377650 氧化秒及未掺雜石夕玻璃（Undoped Silica Glass ; USG)。 本發明之半導體裝置更包括配置並結合形成積體電路 的各種導電待徵。在一實施例中，半導體裝置包括作為垂 直連通的接觸窗與介層窗，以及作為水平佈線之金屬線， 整體稱之為多層内連線。在一實施例中，多層内連線可包 括使用於0.18 mm或更大尺寸之技術節點的铭、結/梦/銅合 金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或前述材料之 組合。銘内連線可利用錢锻（SpUttering)法、化學氣相沉積 法、或前述技術之組合來沉積。其他製造製程（包括微影和 姓刻）可用來圖案化導電材料以作為垂直（介層窗和接觸窗） 及水平連通(傳導線）。還有其他如熱退火之製造製程可用來 形成金屬矽化物。在其他實施例中，可使用銅多層内連線， 其中銅多層内連線包括使用於〇.18mm或更小尺寸之技術 節點的銅、鋼合金、鈦、氮化鈦、钽、氮化鈕、鎢、多晶 石夕金屬梦化物或則述材料之組合》銅多層内連線可使用 S知之雙鑲喪（Dual Damascene)製程來形成。 溝渠係穿插介於二個半導體脊之間；以第一 一介電材料填充

氮化物開口，以暴露 ;透過氮化物開口部分 因此，本發明提供一種製造微電子裝置的方法。此方 法包括：形成溝渠與半導體脊於半導體基材上，其中每個 溝渠形成凹陷之隔離特徵於溝渠中；使用第 成穿隧介電特徵（Tunnel Dielectric Feat 姓刻氮化物層，在每個溝渠上形成 出溝渠中相對應之凹陷的隔離特徵 15 1377650 地移除凹陷之隔離特徵，在溝渠及氮化物層之下產生間 隙；以及形成第三介電材料於氮化物層的表面及半導體脊 的側壁，密封氮化物開口。 在本發明之一實施例中，此方法更包括：於部分地移 除凹陷之隔離特徵後，形成第三介電材料前，形成薄介電 層於氮化物層的表面及半導體脊的側壁。薄介電層的形成 可包括使用基根氧化製程形成薄氧化矽層。在其他實施例

中，以第一介電材料填充溝渠之步驟包括使用化學氣相沉 積法β以第一介電材料填充溝渠之步驟可包括利用高密度 電漿化學氣相沉積法形成氧化矽。第二介電材料可包括氧 化矽。氮化物層的形成可包括形成高矽含量的氮化矽層。 氮化物層的蝕刻可包括應用自我對準蝕刻製程。在一實施 例中’自我對準㈣製程包括：形成作為自我對準遮罩之 非共形聚合物材料層（N〇n_C〇nf〇rmal ρ〇丨ymeriC Matedal

Layer)於氮化物層上；在溝渠中利用電裝乾钱刻卡刀穿氮化物 層；以及移除非共形聚合物賴層。部分地移除凹陷之隔 離特徵的步驟中可包括透過氮化物開口施以濕蝕刻於凹陷 之隔離特徵上。形成第三介電材料的步驟中可包括形成高

,机直刀忒的其他I 例。此方法包括：形成高⑦含量的氣切層於具有石夕舍 及介電區的半導體基材上，其中每個矽結構係穿插介方 鄰介電區之間，且介電區包含有第一介電材料；邮 含量的氮切層以形成高石夕含量之氮化石夕層的開口" 1377650 區之内’透過開口蝕刻介電區中的第一介電材料，以形成 碎結構之間的間隙；以及形成第二介電材料於㈣含量之 氮化石夕層及矽結構的側壁上。 在上述方法的—實施例中，形成第二介電材料的步驟 包括使用基根氧化製程形成薄氧切層；以及形成高溫氧 化物於薄氧化矽層上。在其他實施例中，此方法更包括： 在形成高矽含量的氮化矽層前，形成穿隧介電特徵於 槿 t 〇 03

本發明亦提供-種半導體裝置。此半導體裝置包括： 形成於基材上之複數個半導體特徵；形成於基材上之複數 個隔離特徵’其中每個‘導體特徵係穿插介於相鄰二個隔 離特徵之間，且複數個隔離特徵係由半導體特徵的頂表面 向下凹陷；氮化矽層，設在半導體特徵與隔離特徵上；以 及氧化石夕層穿插介於氮化石夕層與隔離特徵之間，氧化石夕 層係用來從氮化矽層中隔離相鄰之半導體特徵。

在本發明之半導體裝置的各種實施例中，氧化 包括高溫氧化物層。氧切層更可包括使用基根氧化^程 形成於高溫氧化物層與氮化矽層之間的薄氧化矽層 碎層可設置用來定義介於氧化石夕層與—隔離特徵:間的孔 洞。氮化柯包括具有導電性之高咬含量的氮化硬 體裝置更可包括設在氮切層上时電特徵，其中 徵包括氧化石夕及氧化紹其中—者。半導體裝置更^ < 在介電特徵上的間極電極，其令閉極電極包括摻雜二二 (Doped P〇ly-Silic0n)、氮化鈦、鎢及氮化鎢其令一 f。曰在 17 1377650 其他實施例尹，半導體裝置包括類鑛式場效電晶體記憶體 —* 早70 0

上述已經大致描述數個實施例之特徵。熟悉此技藝者 應能體會出，可輕易地以本發明為基礎來設計或修改其他 程序或結構，以產生上述所介紹之實施例之相同目的或達 到相同的H熟悉此技藝者亦可了解到在不脫離本揭露 之精神及範圍之等價的架構，以及在不脫離本揭露之精神 及範圍内，當可作各種的更動、替代和潤飾。 【圖式簡單說明】 為了能夠對本發明有較佳之理解，請參照上述之詳细 說明並配合相應之圖式。要強調的是，根據一般之慣例’: 附圖中之各種特徵並未依比例繪^事實上，為清楚說明 起見’可任t'地放大或料各種㈣之尺寸。 容說明如下》

第1圖至第8圖係繪示根據本發明之觀點之半導體記 憶體裝置之實施例之各個製程階段的剖面示意圖。 【主要元件符號說明】 100 ··半導體記憶體裝置 U0 :矽基材 112 :半導體脊（半導體島） 114 :隔離結構 116 ·穿隧氧化物特徵 11 8 氮化物儲存層 119:非共形聚合物層 120 :開口 122:間隙 124a :薄介電層 1377650 124b:薄介電層 124c:薄介電層 126 :介電層 128 :孔洞 130 :多晶矽層

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Claims (1)

1377650 十、申請專利範圍： 1.一種製造微電子裝置的方法，至少包括： 形成複數個凹陷之淺溝m M 〜戌，再杀 k 離(STI，Shallow Trench Isolation)特徵於一半導體其紝 并—M 干等體基材中，並定義一半導體區於該 些凹陷之淺溝渠隔離特徵之相鄰二者間； 形成一穿隧介電特徵於該半導體區之内；

形成一I化物層於該些凹陷之淺溝渠隔離特徵及該穿 隧介電特徵上； 蝕刻該氮化物層，以形成複數個氮化物開口於該些凹 陷之淺溝渠隔離特徵内； 透過該些氮化物開口來部分地移除該些凹陷之淺溝渠 隔離特徵，而產生介於該氮化物層及該些凹陷之淺溝渠隔 離特徵間的複數個間隙；以及 形成-第-介電材料於該氮化物層的複數個表面，並 密封該氮化物開口。 2. 如申請專利範圍第1項所述之製造微電子裝置的方 法，更至少包括： 在該部分地移除該些凹陷之淺溝渠隔離特徵之步驟 後，及該形成該第一介電材料之步驟前，形成一薄介電層 於該氮化物層的該些表面及該半導體基材的複數個側壁。 3. 如申凊專利範圍第2項所述之製造微電子裝置的方 法，其中該形成該薄介電層之步驟包括： 20 1377650 使用基根氧化製程形成一薄氧化矽層β 4. 如申請專利範圍第！項所述之製造微電子裝置的方 法’其中該形成該些凹陷之淺溝渠隔離特徵之步驟包括： 形成複數個溝渠於該半導體基材中；以及 以化學氣相沉積法將一第二介電材料填充於該些溝渠 中 〇 5. 如申請專利範圍第4項所述之製造微電子裝置的方 法，其中該以化學氣相沉積法將該第二介電材料填充於該 些溝渠之步驟包括： 以尚密度電漿化學氣相沉積法形成氧化矽。 6. 如申請專利範圍第}項所述之製造微電子裝置的方 法，其中該穿隧介電特徵包括有氧化矽。 7·如申請專利範圍第丨項所述之製造微電子裝置的方 法，其中該形成該氮化物層之步驟包括： 形成一高矽含量的氮化硬層。 8.如申請專利範圍第1項所述之製造微電子裝置的方 法，其中該触刻該氮化物層之步驟包括： 形成一非共形聚合物層於該氮化物層上，其中該非共 形聚合物層係一自我對準遮罩；. 21 1377650 利用電漿乾蝕刻切穿位在該些凹陷之淺溝渠隔離特徵 上的該氮化物層；以及 移除該非共形聚合物層。 9. 如申請專利範圍第1項所述之製造微電子裝置的方 法’其中該部分地移除該些凹陷之淺溝渠隔離特徵之步驟 包括： 透過該IL化物開口施以濕姓刻於該些凹陷之淺溝渠隔 離特徵上。 10. 如申請專利範圍第丨項所述之製造微電子裝置的方 法，其中該形成該第一介電材料之步驟包括： 形成一高溫氧化物。 11. 一種製造微電子裝置的方法，至少包括： 提供一石夕基材，其中該石々其；y·目. _

結構區中的一矽結構特徵；

之内； 形成一高矽含量的氮化矽層於該矽基材上.

透過該開口蝕刻該凹陷之溝渠隔離特徵 以形成介於該 22 :矽含量的氮化矽層及該凹陷之溝渠隔離特徵之間的一間 隙；以及 形成帛”電材料於該高石夕含量的氮化石夕層及該 梦結構特徵的側壁上。 2·如申w專利範圍第u項所述之製造微電子裝置的 法，其中該形成該第一介電材料之步驟包括： • 使用基根氧化製程來形成—薄氧切層；以及 形成-高溫氧化物層於該薄氧化石夕層上。 如中°月專利圍第11項所述之製造微電子裝置的 方法，其令該形成該穿隨介電特徵之步驟包括： 形成一氧化矽層於該矽結構特徵上。 14. 一種半導體裝置，至少包括： :凹H冓渠隔離特徵，形成於—半導體基材上， ㈣隔離特徵定義出-淺溝渠隔離區及一 半導體區； 一穿随氡化物特徵’設在該半導體基材上之該半導體 區之内； ,夕a °又在該半導體基材上，且位在該穿隧氧 化物：徵及該凹陷之淺溝渠隔離特徵上；以及 氧化矽層’位在該淺溝渠隔離區之内，且穿插介於 該凹陷之淺溝渠隔離特徵及該氮切層之間，其中該氧化 23 1377650 妙層將該氮化妙層從該半導體基材之側壁隔離出來。 15. 如申請專利範圍第14項所述之半導體裝置，其中談 氧化矽層係設置來定義介於該氧化矽層與該凹陷之淺溝渠 隔離特徵之間的一孔洞。 β 16. 如申請專利範圍第14項所述之半導體裝置，其中該 氮化石夕層包括具有導電性之高矽含量的氮化石夕。 17·如申請專利範圍第項所述之半導體裝置，更包 括： 一介電待徵，設在該氮化矽層上，其中該介電特徵包 括氧化矽及氡化鋁之其中一者。 18.如申請專利範圍第項所述之半導體裝置，其中該 半導體裝置包括一類鰭式場效電晶體（FINFET-like)記憶體 口口 一 早兀。 24