TWI362041B

TWI362041B - Floating gate nonvolatile memory circuits and methods

Info

Publication number: TWI362041B
Application number: TW094106833A
Authority: TW
Inventors: Richard Simko
Original assignee: Linear Techn Inc
Priority date: 2004-03-10
Filing date: 2005-03-07
Publication date: 2012-04-11
Also published as: US20050201179A1; EP1575057A2; US6961279B2; EP1575057A3; TW200601344A

Description

1362041 (1) ：：. 九、發明說明，【發明所屬之技術領域】本發明關於非揮發性記憶體。詳言之，本發明關於浮閘非揮發性記億體電路及方法。【先前技術】 —般而言，記憶體電路被用以儲存資訊於一電子系統 g 中。典型地，資訊被以二進位資料（例如〇及1)儲存，在系統中以二進位値的電壓或電流表示。儘管有許多半導體記憶體結構存在，其通常可被分類爲揮發性及非揮發性β 揮發性記億體爲需要週期性地補足電性儲存於記憶體中的資料値的記億體。但是，因爲在電容器上的電壓隨時間而消退，此種記憶體需要週期性的補足，其中在電容器上的電壓被補足至其額定値。再者，所有儲存在此種記憶體中的資訊當電力自系統移除時典型地會被喪失。另一方面， Φ 非揮發性記憶體包括所有形式的固態記憶體，其不需對其記憶體內容作週期性補足。此包括所有形式的可程式唯讀記憶體（PROM )，可抹除可程式唯讀記憶體（EPROM ) ，電子可抹除可程式唯讀記憶體（EEPROM )，及快閃記憶體。非揮發性記億體電路較揮發性記億體電路爲優，因爲其具有不需定値電源而可儲存資料的能力。許多非揮發性記憶體利用不同的電子現象以將電子移至及移離一絕緣導體。該絕緣導體通常被稱爲浮閘。當電子被移至該絕緣導 -4- ' (2) 1362041 *- 體時，在導體上的電壓減少，且當電子被自該絕緣導體移、除時，在導體上的電壓增加。電壓的改變可被用作資料的二進位表示。因此’電壓改變可被偵測且其代表的資料値可被用以控制在系統中的其他電子電路。但是，現有的非揮發性記憶體的一問題爲必需產生相對大的電壓以便將電子移至及移離該絕緣導體。電子電路一般具有一額定電源電壓，且著作某一非揮發性記憶體元 | 件所需的電壓超過額定供應電壓，不同的問題會發生。一立即明顯的問題爲大電壓可能超過系統中其他裝置的崩潰電壓。其他問題爲產生該高電壓所需的電路的複雜性。現有的非揮發性記憶體的又一問題爲必需被用以實施此記億體的程序的費用及複雜性。現有的非揮發性記億體可能需要具有許多處理步驟的非常複雜的半導體處理技術。但是，當半導體製程變得更複雜時，製程的費用將會增加。再者，複雜製程亦傾向導致較低良率（亦即較高不良 φ 率），因而降低該製程所生產的電路的利潤。因此，需要施作非揮發性記憶體的更有效率的電路及方法。【發明內容】本發明包括用以施作非揮發性記憶體的新式電路及方法。在一實施例中，本發明包括操作一非揮發性記憶體的方法，其中在~第一時段中，一第一電壓被接至一非揮發性記憶體元件的第一終端，及一第二電壓被接至該非揮發 -5- (3) 1362041 - 性記憶體元件的一第二終端，其中該第一電壓高於該第二、電壓，且在一第二時段中，一第三電壓透過至少一電容器被接至該第一終端，該第三電壓進一步增加在第一終端上的電壓’致使電子流至或流自在該非揮發性記億體元件中的一浮閘。在另一實施例中，本發明包括一非揮發性記憶體元件 ’具有至少一第一及第二終端’一電壓源被接至至少一終 g 端以在第一時段中提供一第一電壓，該第一電壓小於電子流至或自該非揮發性記憶體元件的一浮閘所需的電壓，及一充跳電路被接至至少一終端。該充跳電路包括至少一電容器’其在一第二時段內接收一第二電壓，且依照其進一步增在該終端上的電壓，使電子流至或自該非揮發性記憶體元件的該浮閘。在另一實施例中，本發明包括一非揮發性記憶體，包含一非揮發性記億體元件，具有至少第一及第二終端及一 φ 浮閘，及一或多個電容器被序列接至該第一終端，其中在第一時段中，一第一電壓被接至該第一終端且一第二電壓被接至該第二終端，該第一電壓大於該第二電壓，且在該第一時段之後的一第二時段中，一第三電壓透過至少一電容器被接至該第一終端，該第三電壓進一步增加在該第一終端上的電壓，使電子流至或自該浮閘。以下的詳細敘述及所附的圖式提供對本發明的特性及優點的較佳了解。 (4) 1362041 【實施方式】 . 〔詳細敘述〕本發明提供數種技術，其可被用於非揮發性記憶體中，產生較習知技術之改良。此處所揭示的非揮發性記億體技術包括電路設計’方法及程序。熟習該項技藝者將理解這些創作可被單獨使用或互相組合運用，且可進一步被與現有技術組合，以創造改良的非揮發性記億體。因此，此 φ 詳細敘述被當成此處所述的不同創作的範例實施例的說明〇圖]顯示依照本發明的一實施例的一非揮發性記憶體結構。非揮發性記憶體1 0 0包括一非揮發性記憶體元件1 0 1 用以儲存資料。在一些實施例中，~充電泵102可被用以產生如同以下進一步詳述地將資料儲存在該非揮發性記憶體元件中所需的電壓。本發明的實施例亦可使用一揮發性記憶體元件1 03，諸如一閂，連同該非揮發性記憶體元件 φ 101。這些記億體被稱爲NO VRAM，或是非揮發性隨機存取記憶體。本發明的實施例包括組合非揮發性記憶體元件 . 及諸如閂的揮發性記億體元件的創新方式。例如，在一實 .施例中一新式感應電路1 04自非揮發性記憶體元件1 01接收電輸入並將資料値設於一揮發性記憶體元件中。在另一實施例中，本發明提供一種用於使用揮發性記憶體元件1 03 的創新技術，以程式化或將在非揮發性記億體元件1 〇 1中的資料値抹除。在另一實施例中，在揮發性記億體元件 1 0 3中的資料可使用創新的動態移位暫存器1 〇 5而被載入或 (5) 1362041 '* 卸除。非揮發性記憶體元件l 〇i，充電泵i 〇2 ’揮發性記億、體元件1 0 3，感應電路1 0 4，及/或動態移位暫存器1 〇 5可接收電壓並控制在信號線S^S5上的信號。這些信號可以電壓或電流的形式存在，且被用以控制電路的作業。本發明的實施例可被有利地實施於一簡單的積體電路程序上。應理解本發明的實施例可包括一些或所有的特點，其細節將於下進一步詳述。 φ 圖2顯示依照本發明的一要點的一非揮發性記憶體的二階段作業。在一實施例中，二階段作業被與充跳技術合倂以兼執行程式化及抹除作業。在圖2中，一非揮發性記憶體元件200被顯示。非揮發性記憶體元件200包括二終端 20 1 -202。資料典型地被以電壓儲存在位於非揮發性記億體元件內部的一浮閘上。爲修正在浮閘的電壓，及控制儲存於其上的資料値’需要創造正確電條件，其將容許電子流入及流出該浮閘。適當的容許電子移至及自該浮閘的電 φ 子條件典型地包括產生浮閘及在該記憶體元件上的至少另 —終端之間的大電壓。但是，典型CMOS電路作等於0-5伏特或更低的電壓’因而高至15-20伏特或更高者可能需要以將電子移回或向一非揮發性記憶體元件的終端之間。因此’相關於非揮發性記憶體的高電壓可能有問題，因爲此電壓可能超出在系統中的其他裝置的崩潰電壓。作爲討論之目的’將電子自浮閘移除的作業將被討論。此作業在此處被稱爲抹作作業。但是，其他名稱亦可被使用。在一第一時段中’電壓V|被接至終端2〇2且第二電 -(6) 1362041 -· 壓V2被接至終端2 〇 1 (例如，終端2 0 1可被設爲接近接地的 ^ 低電壓）。在第一時段11開始時，V I被增加，造成在終端 202上的電壓增加。在第一時段結束時，v,被自終端2〇2切斷（例如，V!可被設爲高阻抗或等效技術），且人可被設回至其原始値。在終端202上的電壓維持實質固定，因爲該電荷現在被絕緣。在第二時段t2開始時，一電壓V3透過電容器203被接至終端202 »當V3增加時，在終端202上的 g 電壓進一步被電容器203增加（亦即，其被“跳升”）。當終端202及201之間的電壓差距足夠大時，電條件將容許電子自內部浮閘移至終端202，造成在內部浮閘上的淨電壓增加。熟習該技藝者將理解到電流，I，將以與電子相反的方向流動。使用乂2及V4的類似程序將被用以將電子自終端202移至內部浮閘，造成在內部浮閘上的淨電壓減少。圖3顯示依照本發明的一實施例的一非揮發性記憶體電路300。非揮發性記憶體電路3 00包括一非揮發性記憶體 φ 裝置3 0 1具有至少二終端，其中之一爲浮閘終端3 1 0。浮閘終端310被連接至電容器（“C1”）3 02的一板。非揮發性記憶體元件301的另一終端311被連接至一第二電容器（“C2” )303的一板及一電壓源320。在此例中，電壓源320包含具有連接至電壓源3 2 0的源極及連接至電壓源V !的閘極的 NMOS電晶體306。電容器303的第二板被連接至電壓源V2 及電容器（“C3”）304的一板。電容器304的第二板被連接至電容器3 02的第二板及另一電壓源321 ’其在此例中類似地包含具有連至一電壓源VS2的源極及連至電壓源V!的閘 -9- * (7) 1362041 極的NMOS電晶體307。 . 浮閘電壓V FG可藉由控制電子經由非揮發性記億體裝置3 01流至及自浮閘終端3 1 0而被控制。爲達成電子流’跨過非揮發性記億體裝置301的電壓一般被增加至一充足位準以使該裝置的電特性容許電子通過浮閘終端310及終端 3 1 1之間。一般當浮閘電壓VFG較在終端3 1 1上的電壓VN高出大約裝置的“臨界”電壓時發生適宜的電子自終端311流 φ 至浮閘310。此標準造成浮閘的負充電，且此處稱之爲“程式化”作業。類似地，當在終端3 1 1上的電壓較浮閘電壓 VFG充份高出時，電子一般自浮閘3 10移出。此造成浮閘正充電，且在此處稱爲“抹除”作業。應理解電子流動的細節機構，包括適宜電子移動所需的確切電壓，將因所使用的非揮發性記憶體的特殊類型而有所不同。本發明的實施例以兩階段操作電路3 00以程式及抹除記憶體裝置301。爲執行抹除，接至終端311的一電壓源（ φ 例如，電晶體3 06，乂！及VS1 )可在第一時段（亦即第一喈段）中提升在終端3 1 1上的電壓V N至一實質等於VS1的〜第一中間電壓。在此例子中，VN可被設爲中間電壓且Vc可與乂1的動作同時地被設爲零伏特，若V,較VS1充份爲大，且Vs2爲接地，其中電晶體3 06當作源極隨耦器且電晶體 3 07爲一通閘。因此，跨過非揮發性記億體裝置301所顯現的電壓依照以下方程式被電容除法器設定爲： ^NVMEM= ( Vn-Vfg)

Vnvmem = Vn ( C1/C1+Cnvm) -10- (8) 1362041 ' 其中vnvMEM及CNVM分別爲跨過非揮發 • 301的電壓及電容’且C1—般遠大於CNVM( 倍）》在第一階段結束時，電壓源320被設電壓VN仍維持中間電壓（基本上爲Vsi )。二時段中（亦即，第二階段），電壓源V2提容器C2，因此進一步增加在終端311上的電第一階段中所施加的電壓在第二階段中藉由 0 、C2及非揮發性記憶體元件301的任何內部‘ 跳升”。當在終端3 1 1上的電壓增加至一充足可自記億體元件3 0 1的浮閘通過至終端3 1 1。 —程式化作業以類似方式工作。爲執行，電壓源3 2 1 (例如，電晶體3 〇 7，v i及V2 ) (亦即第一階段）中可將在終端3 1 2上的電等於VS2的一第一中間電壓。在此情況中，；電壓，V N，被維持在較終端3 1 2低的電壓（ φ 或接地）。如此，跨過非揮發性記憶體裝§ 電壓藉由依照以下等式的電容除法器而被設 Vnvmem = Vfg

Vnvmem=Vc ( C1/C1+Cnvm) 在第一段結束時，電壓源3 2 1被設爲一 Vc維持在中間電壓。接著，在第二時段（亦 - )中，電壓源V2提供一電壓至電容器C3，因在終端3 I 2上的電壓，致使電子可自終端3 1 1 置3 0 1的浮閘。性記憶體裝置例如，2倍至4 至一高阻抗且接著，在一第 :供一電壓至電壓。因此，在及電容器C1 電容的動作被“ 位準時，電子一程式化作業在一第一時段壓提升至實質生終端3 1 1上的例如，零伏特 i 3 〇 1所顯現的定爲：高阻抗且電壓即，第二階段而進一步增加通至記億體裝 -11 - (9) 1362041 '' 圖4顯示依照本發明的一實施例β * 路3 00的範例時序圖及電壓波形。就一可被設爲某些低於在系統中的其他裝濯電壓，且VS2可被設爲接地。在時間tl 零伏特增加。在本範例中，VSI被固定此，電晶體3 06被當作一源極隨耦器。、V!及電晶體306被有效當作電壓源驅 φ 3U上的電壓VN將增至一最大値VS1。其係較VS1爲高出充份量以容許VN增加於在系統中的其他裝置的崩潰電壓（乂51高1或2伏特）。在時間t2時，準關。在時間t3時，電壓V i被變回零伏 3 1 1的高阻抗。結果，在終端3 1 1上的· 。在時間t4，電壓源V2開始從零伏特 φ 31 1上的電壓VN被儲存在電容器C2上，增加。V2及VN增加間的關係將由電容 . 揮發性記億體CNVM的電容而決定。在-在時間t5時被設定使V2，V2max的最大高電壓，使電子從浮閘移至終端3 1 1，統中的其他裝置的崩潰電壓。執行程式化作業的波形類似。就 VS2可被設爲低於在系統中的其他裝置中間電壓，且V s,可被設爲接地。在時 3非揮發性記憶體電抹除作業而言，VSI ΐ的崩潰電壓的中間時，電壓V i開始從於該中間電壓。因在此例中，電壓V s , 動終端3 1 1。在終端 Vi可增加至Vlinax，至Vs,或接近，但低例如，Vlmax可爲較達到其最大値及位特，其造成在終端【壓將維持實質不變增加。由於在終端增加V2將造成VN的器Cl、C2的値及非 -實施例中，電容値値造成在VN的充份使V2max仍低於在系程式化作業而言，的崩潰電壓的某些間11時，電壓V !開 -12 - (10) 1362041 始從零伏特增加。在此情況中，V s 2被固定在一中間電壓 • 。因上，電晶體3 07被當作一源極隨耦器驅動終端3]2。在終端312上的電壓Vc將增加至一極大値vS2。在時間t2時， νι已到達其最大値及位準關。在時間t3時，V!被變回零伏特’其造成在終端3 12的高阻抗。結果，在終端3 12上的電壓將維持實質不變。在時間t4時，電壓源V2開始從零伏特增加，造成Vc增加，使電子從終端311流至浮閘。 φ 在本發明的實施例中使用電晶體306或307作爲電壓源，有利於在第二階段中增加V !連同V2，使當跳升節點增加至其中間値之上時，電晶體3 06及3 07不暴露在大於其崩潰電壓的電壓之下。例如，在時間t4時，V2開始跳升在乂1^的電壓（亦即，一抹除作業）。在此同時，V】正增加在電晶體3 06的閘極上的電壓。增加電晶體3 06的閘極電壓將增加電晶體3 0 6的崩潰電壓，因爲汲極至基底崩潰電壓依照閘化二極體崩潰現象而增加。應理解在程式化作業的第二階 φ 段中乂,亦可被增加以增加崩潰電壓及減少在電晶體307上的壓力。再者，在系統中的其他裝置上的電壓在第二階段中亦被增加，使充跳電壓不會衝潰此裝置。本發明的實施例亦因在作業的第一及第二階段線性地增加電壓V ,及V 2而有好處。此技術亦顯示於圖4中。在時間11，V ,隨時間線性增加，且在時間t4 ’ V ,及V2被線性地增加。電壓的線性坡度爲有利的，因爲在電容器中的電流由以下等式所給定： i c = C d v/dt -13- (11) (11)1362041 因此，若電壓隨時間，電容器電流而線性增加，使非揮發性記憶體裝置內的電流爲定値。結果’藉由使用具有受控斜率的線性斜坡，流進及流出該裝置的電子流可被控制。控制在非揮發性記憶體裝置中的程式化及抹除電流造成限制在裝置中的峰値電場。峰値電場的降低改善可靠度。不受控的程式化電流可導致在裝置中的大電場，其可能破壞非揮發性記億體裝置，因爲其係在整個使用期間進行程式化及抹除。應理解其他斜坡可被使用。例如，其他實施例可使用RC或邏輯斜坡。圖5 A-C顯示依照本發明的一實施例的富勒-諾丹電子隧道（“FN”）非揮發性記憶體裝置的結構，電特性，及符號。FN非揮發性記億體裝置有時亦被稱爲“隧道電容器” 。圖5A顯示使用一單晶矽層而施作的一FN非揮發性記憶體裝置5 00。FN記憶體裝置5 00可被製作於一基底501 ( 例如，一p型基底）上。在基底501中的一摻雜主動區502 (例如，一n +區域）藉由一氧化層503被與多晶矽層504分離。氧化層503包括一具有厚度tcx的第一區域503B及具有厚度ttun的第二薄隧道區503A。區域503B的範例厚度可爲 tox = 2 5 0〜1 000 A。區域5 03 B的範例厚度可爲1。，80〜100 A 。在一實施例中，氧化層厚度大約爲330 A而隧道氧化層ttun大約爲90 Α»再者，隧道窗可爲具有每一端寬度約 1.15 μηι的四方區域。但是，應理解其他厚度，尺寸或形狀可被採用。圖5Β顯示線性比例的圖5Α的FN非揮發性記億體裝 •14- (12) 1362041 置的電特性。在充份偏壓條件下，電子將穿透隧道氧化區 . 域5 03 A。例如，若n+區域爲接地且在多晶矽上的電壓（ “VP0LY”）被自零伏特增加，初始電流將實質爲零。但是，當電壓接近記憶體裝置的正“臨界”電壓時（亦即，當顯著隧道電流流動時的電壓），電子穿透將透過隧道氧化窗而增加且對應的電流增加將被察覺。例如，當在多晶矽區域上的電壓接近+9伏特時（亦即，對-90A氧化厚度言）， φ 如圖5B所示，一正電流將開始大致指數地增加；隨著電子從n +區域穿透至多晶矽區域。類似地，若在多晶矽區域上的電壓（“VP0LY”）被自零伏特減少，電流將實質爲零，直到電壓接近記億體裝置的負臨界電壓。如圖5A及5B所示，隨著在多晶矽區域上的電壓接近-9伏特，電子將開始自多晶矽區域穿透至n+區域，在該點從多晶矽區域至n +區域的一負電流將開始大致指數地增加。圖5 C顯示FN非揮發性記憶體裝置的一符號。因爲fn φ 非揮發性記憶體裝置500在結構上與一電容器相似，其具有相關的由多晶矽區域與η+區域分離所引起的寄生電容。因此’ FN非揮發性記憶體裝置5〇〇可如圖5C所示地表示爲 —經修正的電容器。電容器的—終端爲有時稱爲‘‘n_tun，，的 n +區域，且其他終端爲多晶矽區域，其一般被當作浮閘終端使用。在FN記憶體裝置中的隧道電流爲所施加電場的函數。其電流也、度由以下等式所給定： JFN = aE2exp- ( b/E ) 其中·! FN爲隨道電流的電流密度，E爲穿透電子之間的 -15- • (13) 1362041 -· 電場，a = 2E-6安培/伏特2且b = 2.3 8 5E + 8V/cm。如可由J的表 , 示式中看到，隧道電流對於低電場之下變得極端小，但除了零電場外不會達到零。圖6A-B顯示使用FN非揮發性記憶體裝置的一抹除作業。在圖6A中，一非揮發性記億體元件被接在兩電壓之間，其在此情形下爲VE及接地。非揮發性記憶體元件包括一 FN 裝置及一電容器。如圖6A所示，FN裝置的一終端（ φ 例如，n +區域）被接至一電壓V E。其他終端（例如，多晶矽區域）被當作浮閘使用。浮閘可被接至電容器Cc的一板及接至MO S電晶體Μ 1的閘極以感應在浮閘上的電壓。電容器Cc的另一板爲接地。初始時，VE爲零伏特，浮閘在此處被假設爲-5伏特，其爲先前程式化作業的結果，且在FN 裝置中的電流，Ιτ，爲零。在浮閘上的電壓VFG，初始由 VE及由電容器Cc所產生的電容電壓除法器及FN裝置的本質電容CT所控制。只要跨過記憶體裝置的電壓低於“臨界” φ 電壓（例如，（VE-VFG ) < + 9伏特），此情況持續。VFG之增加率可因此由設定Cc的値而控制。若Cc遠大於CT，則電壓\^的多數將跨過記憶體裝置而呈現。例如，若Cc的電容爲CT的電容的9倍，則90%的VE將跨過FN裝置而呈現。結果，VE的斜率典型地大於VFG的斜率。當跨過FN記憶體裝置的電壓，（VE-VFG)，接近臨界電壓時，電子將開始透過記憶體裝置穿透並離開浮閘。因此，VFG增加至一第一電壓，-5+ <5，在該點電流Ιτ將顯著增加，且浮閘電壓現在將由Ιτ所控制，其與VE的改變對 -16- ' (14) 1362041 *' 時間之變率（亦即’ △ νΕ/Λ T )成正比。結果，浮閘電壓 • Vfg’將以一大致固定的率增加，直到VE位準關。當VE位準關時，在浮閘上的電壓持續以一量△ VFG增加，因爲電流不會立即到零。在抹除週期結束時，VFG已增加至一新値（例如，從-5伏特至+5伏特）。電壓的改變可被NMOS 電晶體Μ 1所感應，其將因在浮閘上的電壓增加而被打開。最後，VE可被設回至零伏特，造成由CT及Cc的電容電壓除 φ 法器所引起的VFG的些微電壓滅少5。圖7A-B顯示使用一FN記憶體裝置的一程式化作業。如圖7 A所示’非揮發性記憶體裝置的一終端（例如，n + 區域）被接地。在此情況下，電容器Cc接收一程式化的電壓VP»初始時，VP爲零伏特，浮閘當作先前抹除的結果被假設爲+5伏特，且在記憶體裝置中的電流“實質爲零。只要跨過記憶體裝置的電壓低於臨界電壓（例如，（VFG-VE )+9伏特），VFG藉由VP及由Cc及CT所產生的電容電壓除 % 法器所控制。當跨過FN裝置的電壓（Vfg-Ve)，接近臨界”電壓 '時，透過裝置穿透入該浮閘的電子將增加。因此，VFG增 -加至一第一電壓’在此情形下爲+ 9伏特，在該點與vP對時間的改變率（亦即，△ VE/A T )成正比的電流Ιτ，將開始流動。只要VP在改變浮閘電壓VFG將維持+9伏特。當Vp (ιλ準關時，在浮鬧上的電壓減少一數量△ V F G .，因爲電流不會立即變爲零。在程式化週期結束時，VP被帶回至零伏特’造成V F G掉至其新値（例如，-5伏特）。電壓的改變 -17- _ (15) 1362041 :· 可由N Μ O S電晶體Μ 1所感應。其將因爲在浮閘上的電壓下 - 降而被關閉。應理解本發明的實施例亦可在第一時段中將 VE及Vp增加至一低於記憶體裝置的臨界電壓的中間電壓，然後如前所述地在第二時段中將V E及V P充跳至最終電壓。圖8顯示依照本發明的另一實施例的一非揮發性記憶體。非揮發性記憶體800包括一記憶體元件，包含—㈣裝置’具有一本質電容CT及一電容器802。電容器800亦包括 φ M0S電晶體806及807用以在程式化或抹除作業的第—階段中跨過記憶體元件801-802供應電壓，充電泵電容器803_ 804用以在程式化及抹除作業的第二階段中跨過記憶體元件增加電壓’及一閂包含反相器809及8 10用以儲存提供將被寫入記憶體元件8 0 1中的程式或抹除値的資料。例如，在一抹除作業中’反相器810的輸出可爲一高邏輯位準（例如’ VCCL )且反相器的輸出將爲—低邏輯位準（例如， — VCLL或接地）。因此，反相器81〇的電壓輸出vsl，將在 φ 抹除週期的第一階段中提供一正電壓至電晶體806，且當電壓源V!被供給時VS1將出現在節點Vn。相同的，反相器 • 809的電壓輸出，vS2，將在抹除週期的第一階段中提供— .低電壓至電晶體807，且當電壓源乂,被供給時Vs2將出現在節點V P。類似地，在反相器8 〇 9及8 1 0中的資料値可被改變而使在程式化作業中反相器提供跨過記億體元件801的反相電壓。在一實施例中，在反相器上的供應電壓可在抹除及/ 或程式化作業中被修改，致使供應至節點VN (或VP )的對 -18- (16) 1362041 應値爲最佳者。例如，在週期的第一階段中，本發明的實 . .施例可提供跨過記億體元件80 1 -802的電壓，使浮閘將被形成充電中性。由於此電壓係由在反相器上的供應電壓所控制，VCCL在抹除或程式化作業中可被修改（例如，增加 )，使供應至節點VN (或VP )的電壓剛好爲將造成浮閘爲充電中性的電壓。在該週期的第二階段中，在節點V2的電壓被提供以充跳跨過記憶體元件80 1 - 802的電壓，且儲存 φ 在閂中的資料値被傳送至該非揮發性記憶體。圖9顯示依照本發明的另一實施例的一非揮發性記憶體。非揮發性記憶體900包括多餘的非揮發性記憶體元件，各包含FN裝置901A-B及電容器902A-B，多餘充電泵包括電容器903-904A及903-904B，感應電晶體908A-B，閘電晶體909A-B，及一閂包括反相器909及9 10用以儲存一資料値及用以依照儲存在閂中的資料値在程式化及抹除作業當中提供跨過記憶體元件的電壓。來自閂的電壓藉由電晶體 φ 906及907被接跨記憶體元件90 1 -902A。應理解多餘元件對本例而言爲有利的，但非必需的。 .非揮發性記憶體9 0 0說明本發明的另一要點。在—實施例中，本發明可被實施於一標準CMOS製程的一單晶砂層中。記憶體元件電容器902A及902B，及充電泵電容器 903A-B及904A-B使用經修改的符號以顯示這些裝置被實施於此製程上。特別是’在每一這些電容器上的一板被塗黑以顯示每一此種板被實施爲一n+擴散區域。再者， NMOS電晶體906、907、917及918，其被接至高電壓節點 -19- (17) 1362041 9 1 1 - 9 1 2，的N擴散，被塗黑以顯示p場“拉回”以如以下所 . 述地改善每一電晶體的崩潰特性。圖1 0爲依照本發明的一實施例之僅使用一單晶矽層所施作的一非揮發性記憶體的截面。該截面顯示一記億體元件包含一FN隧道裝置1021及一耦合電容器1022。該截面應顯示感應電晶體1023，其可被稱爲一“讀取鬧”，及一高電壓電晶體1 024，其可爲被接至高電壓節點91 1-91 2的電晶 φ 體906、907、917及918中之任一。充電泵電容器903A-B及 904A-B未被顯示，但這些電容器可被以與耦合電容器 902A-B相同的方式形成。在圖10中的裝置被製作在一基底 1 050上，其可爲例如一p-型基底。該裝置被場氧化物1〇〇1 所分隔。裝置之間的分隔進一步藉由在每一場氧化物區域之下導入p-場摻雜而被加強。此摻雜可由離子植入而作成。FN隧道裝置901A-B及該電容器的摻雜n +區域1〇1〇可利用例如植入而形成。一閘氧化物層1 020被提供，其可被用以 φ 形成MOS電晶體；電容器；或FN隧道裝置。關於高電壓電晶體1 〇 2 4，應理解源極及汲極區域如圖1 0 A所示係在閘極 > 的任一側，其方向爲圖1 0的直角。圖10亦顯示本發明的另一特點。由於隧道裝置1021的 n+區域被接至圖9的記憶體900中的節點911，且由於電容器1 02 2的n+區域被接至節點912，這些區域分別在抹除及程式化的第二階段將接受高電壓。相似地，電晶體906、 907、917及918的摻雜區域及充電泵電容器的n+區域亦被接至節點9 1 1 -9 1 2，且將接受高電壓。接至高電壓節點的 -20- (18) 1362041 ：- 裝置的崩潰電壓可藉由“拉回”在1 030所示的場氧化物之下 • 的P-場植入而被增加。例如，FN裝置，耦合電容器，充電泵電容器及高電壓電晶體（例如電晶體907、907、917及 918)的崩潰電壓可由如圖10中所示的p場拉回1030而被增加。圖10進一步說明從高電壓電晶體1 024的源極及汲極區域1003的p -場拉回。儘管圖10顯示於一單層標準CMOS製程中的施作，應理解實施本發明的電路亦可被實施於其他 φ 製程中，諸如多重多晶矽CMOS製程或BiCMOS製程具有一或多個多晶矽層。回到圖9，可看出非揮發性記憶體900爲NOVRAM結構的一範例。一NOVRAM爲接至一·靜態RAM位元的一非揮發性記憶體位元。靜態RAM位元係建立於閂或“正反器”上》 ~ NO VRAM結構具有較其他結構爲優之處。例如，當記憶體在靜態RAM位元（SRAM )之外作業時，讀及寫作業可在無需磨耗記憶體的非揮發性部份之下而以高速發生。無 • 程式化/抹除週期被消耗。一旦資料格式被滿足，如SRAM 作業所決定，其一可被程式化或抹除入非揮發性記憶體。此作業亦稱爲“儲存”作業。再者，儲存在非揮發性記憶體中的資料可被用以設定在閂中的資料値。此作業被稱爲“ 叫回”作業。儲存作業將資料自靜態RAM (閂）傳送至非揮發性記憶體。儲存發生於兩步驟中，其中在第一時段（“一預充週期（PCC ) ”）中一第一電壓被供應，且在一第二時段（ “高電壓週期（HVC ) ”）中跨過非揮發性記憶體元件的電 -21 - (19) 1362041 ^ 壓被拉升。在PCC中，閂電力位準，VCCL，被從其額定位 • 準增加（例如，從5 V至大約1 1 V )。閂的一側接著輸出一邏輯局電壓（例如，11V)至接至節點911及912的電容器 902-904A-B的板。在一實施例中’這些電容器板爲設在— 多晶矽層下方的高電壓擴散。閂的另一側輸出0V或接地至另一組板。再者’ 乂,爲被用以控制該胞室的高電壓電容器 /浮閘段的閘動作的中間電壓。電壓源¥!在PC C及跨過每一 φ 記憶體元件的電壓被閂輸出電壓設定的期間被增加。例如 ’ Vi可被升至12伏特以便電晶體906或907之一當作一源極隨耦器。因此’閂資料値設定跨過每一記憶體元件的電壓’其決定浮閘是否將被程式化（充以電子）或抹除（放掉電子）。在一實施例中’在PCC當中胞室被程式化或抹除至大約中性狀態（亦即，大約“半途，’程式化或抹除）。在一實施例中，PCC大約爲1/2至1毫秒，但其時序多少因設計的特殊特性而有不同。 φ 對圖9中所示的實施例而言，額外電壓可被用以控制在電路中的其他裝置。例如，在PCC當中電壓源v2被保持 • 接地。再者’V4爲一“儲存棒”信號（亦即，當儲存作業正 .在進行時主動低位），稱爲STR\。V3可被用以提供偏壓至電晶體917及918以增加高電壓崩潰（BVdss)以及同步降低某些局部電壓差異以增加可靠度。 HVC週期在pCc之後開始。在此時段中，電壓源^被衝高至一高電壓（例如’ 1 2伏特）。在此例子中，電壓源V2被接至線HVRA及HVRB，其可由多晶矽製成且其形成 -22 - (20) 1362041 與上述的擴散板相對的電容器903 -904A-B的板。當HVRA * 及HVRB被增加時，例如加至12V，其進一步將在其他節點 911或912上的電壓從在PCC當中所設定的値增加》例如，該電壓可從11V增加至16V。在達到此電壓位準後，且在 HVC脈衝已暫停（例如，在大約1/2至lms )之後，浮閘被充份程式化或抹除。浮閘電壓接著被設定（例如，大約+/-3V )。若節點91 1被拉高，則可發現在HVC當中閂將保持 φ 節點9 1 2於地電壓《類似地，若節點9 1 2被拉高，則可發現在HVC當中閂將保持節點91 1於地電壓。在儲存作業完成之後，V!被回至接地且VCCL回至其額定値（例如，大約4V )° 叫回作業將非揮發性記憶體元件的浮閘的資料傳送至記憶體胞的靜態RAM部份（閂）。本發明的實施例可包括 —非揮發性記憶體元件90 1，其中在記憶體元件中的資料値被使用以控制電流進入一感應放大器的一側，因而控制 φ 在叫回當中所產生的產出資料値。此被示範於圖9中，其中在非揮發性記億體元件901A的浮閘上的電壓被使用以透 .過電晶體9 0 8 A控制電流。透過電晶體9 0 8 A的電流被接至問的一側，且一參考電流，1 R E F，被接至問的另一側。因此，閂可被當作一感應放大器以感應儲存在非揮發性記憶體元件中的資料値。在一實施例中，通往胞穿閂的電力線（VCCL )可被衝至地電壓並以受控的模式調回至供應位準（例如，4 - 5 V ) 。將此技術應用至多餘胞室在圖1 ] - 1 2中被進—步詳示。 -23- (21) 1362041 *' 圖1 1顯示兩個電流IA及IB，各來自每一記億體元件 • 被接至該閂且由一致能信號（“EN”）所控制。由記憶件所控制的電流在資料儲存閂中被與參考電流Iref作，其於圖1 1中顯示，如同包含交互耦接CMOS電晶體 —對C Μ Ο S電晶體1 1 1 1 -1 1 1 2具有一閂節點1 1 0 1連接電的閘極至電晶體1113-1114的輸出，及至來自非揮發憶體元件的電流，且第二對CMOS電晶體1 1 13-1 1 14具 φ 閂節點1102連接電晶體1113-1 11 4的閘極至電晶體 1112的輸出及至IRef。Iref可藉由一電流鏡及例如一邏輯位元“REFEN\”而被產生。圖Π 顯示一圖的信。叫回信號RCL在叫回週期的開始變爲高。再者，V, REF EN\變低且EN變高，因而將閂中的値淸除，且同致動參考電流及感應電流，若存在。在閂上的供應電增加（例如，斜坡化），且閂作用爲一感應放大器且由浮閘所控制的感應電晶體的I或〇狀態（導電或非導 φ 。在執行感應功能中，閂將電流與參考電流（例 ΙΚΕρ = 5μΑ )作比較且在叫回週期結束時在閂中以一穩 •料値作結束。 NOR邏輯可被用以控制電晶體909A-Β。若記憶體的浮閘被改變至一正電壓（例如，大於1伏特），則應感應電晶體908被導通。若電晶體90 9A-B之一或兩爲導通，則該狀況足以造成胞室在叫回作業之後輸出輯“ 1 ”（亦即一電流）。另一方面，爲輸出一邏輯〇 ( ，無電流），所有感應電晶體必需爲非導通（亦即，，可，體元比較。第晶體性記有一 1111- 叫回號圖 cc l及步地壓被感應電）如，定資元件其對者皆一邏亦即所有 -24- (22) 1362041 ^ 浮閘皆爲高）。這些邏輯選擇被使用於本實施例中，因爲 • 感應電晶體的自然放電或“中性”被假設爲非導通——個，〇，。這係因爲該感應電晶體爲N通道加強型，其當浮閘不帶有過度電荷時可具有一大約+ 0.4V的臨界値。因此，該邏輯提供導通狀態，一個，1’，的重複。該NOR邏輯亦包含在 NOR的兩隻腳之每一個上的額外選擇閘動作（亦即，致能信號“EN”）。藉由以序列選擇電晶體選擇一隻腳或另—隻 φ 腳，·每一浮閘可在製造中分離地被測試。在圖9中，分離作業的HVRA及HVRB提供閘動作以在製造中測試n〇R的每一側。在一實施例中’當晶片供電時，叫回被自動地供信號 ’且可藉由例如一供電重設而被啓始。此被稱爲一自動叫回。在另一實施例中’一叫回在晶片被供電後由使用者所啓始。此爲一受控制的叫回。因此，將可理解閂可執行電路中的許多功能：保持資料（靜態記憶體），在儲存當中 φ 預充電壓驅動器，及在叫回當中感應放大器。但是，閂亦可被當作資料輸出電路的一部份或輸入位移暫存器的一部 -份，如同隨後將進一步詳述者。圖13顯示依照本發明的另一要點的一移位暫存器級 1 3 00。移位暫存器1 3 00可被用以將資料値載入一閂中，其將被儲存在該非揮發性記憶體元件中，抽出被儲存在該非揮發性記億體元件中的資料値，或在級間移位資料値。例如，在一陣列的記億體胞中，一列記憶體胞中的第一胞可爲序列資料入，且在一列記憶體胞中的最後記憶體胞的輸 -25- • (23) 1362041 出可提供序列資料出。在資料被序列地移位入每一暫存器 .級之後，一儲存作業可被執行且在陣列中的非揮發性記憶體元件將隨後維持其資料値。類似地，在叫回作業被執行之後，由該非揮發性記億體元件傳送至其個別閂的資料値可被序列地移位至序列資料輸出。移位暫存器1300包括互補序列資料輸入線SDI及SDI\ ，其爲移位暫存器的輸入，以及互補序列資料輸出線Q及 φ Q\，其爲移位暫存器的輸出。爲將資料載入暫存器中， SDI及SDI\的値被供應至電晶體1330及1331的閘極。資料藉由將序列時鐘02時信高化（例如，對NMOS電晶體而言 5伏特）而被寫入暫存器，致使電晶體1320及1321被接至電晶體1 3 3 0及1 3 3 1的汲極。在此時間中，0】爲低（例如 ’〇伏特），且電晶體1310及1311爲關閉。由於SDI及 SDI\爲互補，電晶體1 3 3 0及1331之一將被打開而另一者將被關閉。因此，閂的一側將被接地，且閂的另一側將爲浮 φ 動，且該閂將被設爲一由SDI及SDI\的値所決定的狀態。例如，若SDI爲高，則SDI\爲低，且當0 2被供應時反相器 , 1301的輸出將爲高且反相器1302的輸出將爲低。在週期的下一階段當中办2走低且走高，致使電晶體1320及1321 被與電晶體Π 3 0及1 3 3 1的汲極斷連且電晶體1 3 10及1 3 1 1被打開。0及Q\，其爲移位暫存器級1 3 0 0的輸出，可爲另一移位暫存器級的SDI及SDI\輸出。因此，當0 2走低且0 ,走高時來自閂的資料可被傳送出至下一級。熟習該技藝人士將體認增加的閘動作及一兩階段非重 -26- (24) 1362041 二疊時鐘配置將閂加閘動作電路轉換爲一移位暫存器 .位暫存器1 3 00提供將記憶體胞陣列用作一序列記憶能性。被構建爲一序列記憶體結構的本發明的實施密度優勢，因爲其靜態及動態混合的設計。該靜態包含於SRAM部份的傳統閂中。動態設計係基於暫鄰近閂資料以利於資料移位的兩級節點（亦即， 1 3 30及1331的閘級）上。動態節點所需的保持間時 _ 時鐘，0!及02之間的延遲。此延遲可遠少於一微此即使在極高溫度下暫存器可移位，遠大於125 °C 該閂可如上所述地被序列地載入或卸除，平行資料可能自每一級輸出。諸如1 340的反相器可被加至每器級的緩衝器以提供平行資料出位元。圖〗4顯示依照本發明的一實施例的一示範非記憶體。非揮發性記億體1 400包括多數個記憶體胞各別在上述的作業當中自電壓信號產生器14 02接收 φ 信號以產生所使用的電壓，包括用於程式化及抹除的兩級電壓信號。時鐘1 403可被用以產生兩階段非波或時鐘以控制序列資料作業。最後，本發明的實包·括多數個輸出反相器丨41 0A-C以提供一平行資料在一實施例中，最後平行資料輸出亦爲序列資料輸t 在完全敘述過本發明的不同實施例之後’實施發明的非揮發性記億體的其他等效物或替代方法對該項技術者將是淸楚明瞭的。本發明已藉由說明的述於上，而所揭示的特定實施例並非用以限制本發級。移體的功例具有要點係時保持電晶體僅爲兩秒。因。儘管輸出亦一暫存揮發性 1401，一電壓作業中重疊脈施例可輸出。 B ° 依照本於熟習方式敘明於所 -27- (25) (25)1362041 揭示的任一特定的形式或實施例。【圖式簡單說明】圖1顯示依照本發明的一實施例的一非揮發性記億體結構。圖2顯示依照本發明的一要點的一非揮發性記憶體的二階段作業。圖3顯示依照本發明的一實施例的一非揮發性記億體電路的施作。圖4顯示圖3的依照本發明的一實施例的非揮發性記億體電路的一示範時序圖及電壓波形。圖5 A-C顯示依照本發明的一實施例的一福勒-諾丹電子隧道非揮發性記憶體裝置的結構，電特性，及一符號。圖6A-B顯示使用一FN非揮發性記憶體的一抹除作業〇圖7 A-B顯示使用一FN非揮發性記憶體的一程式化作業。圖8顯示依照本發明的另一實施例的一非揮發性記憶 13^ 體。圖9顯示依照本發明的又另一實施例的一非揮發性記惇體。圖1 0及1 0 A爲依照本發明的一實施例的僅使用一單晶矽層所施作的一非揮發性記憶體的一斷面。圖1 1顯示依照本發明的另一要點的一資料叫回技術。 -28- (26) 1362041 圖1 2顯示圖1 1的一信號圖。圖13顯示依照本發明的另一要點的一位移暫存器。圖1 4顯示依照本發明的一實施例的一範例非揮發性記億體。【主要元件符號說明】

100非揮發性記憶體 1 〇 1非揮發性記憶體元件 1 02充電泵 103揮發性記憶體元件 104感應電路 105動態移位暫存器 200非揮發性記憶體元件 2 0 1終端 2 0 2終端 2 03電容器 3 00非揮發性記憶體電路 3 〇 1非揮發性記憶體裝置 3 02電容器 3 03第二電容 3 04電容器 3 0 5節點 3 0 6電晶體 3 0 7電晶體 -29- (27)1362041 3 1 0浮閘 3 1 1終端 320電壓源 321電壓源 3 1 2終端 500 FN非揮發性記憶體裝置 501基體

502摻雜主動區域 5 0 3氧化物層 5 0 4多晶矽層 5 03 A 第二薄隧道區域 5 03 B 第一區域

800非揮發性記憶體 801 FN裝置 8 02電容器 C τ 本質電容 8 0 3充電泵電容 8 04充電泵電容 806、8 07 MOS電晶體 8 09 ' 810 反相器 900非揮發性記憶體 90 1 A、90 1 B FN裝置 902 A ' 902B 電容器 90 3 A、90 3 B 電容器 -30- (28)1362041

904 A 、904B 電容器 908 A 、908B 感應電晶體 909A 、909B 閘電晶體 909、 9 10 反相器 906、 907 電晶體 9 11、 9 12 高電壓節點 9 17、 9 18 電晶體 100 1 場氧化物 1002 P *·場慘雜 10 10 摻雜 n +區域 1020 閘氧化層 102 1 FN隧道裝置 1022 親合電容器 1023 感應電晶體 1024 高電壓電晶體 103 0 P -場拉回 103 1 閘氧化層 1050 基體 1111 ' 1112 C Μ 0 S電晶| 1113 ' 1114 電晶體 110 1 > 1102 閂節點 13 0 1 、13 02 反相器 13 10 ' 13 11 電晶體 13 20 、13 2 1 電晶體 -31 - (29)1362041 1 3 3 0、1 3 3 1 電晶體 1 340 反相器 1 3 00 移位暫存器級 1400 非揮發性記憶體 1401A ' 1401B ' 1401C 記憶體胞 1 402 電壓信號產生器 1403 時鐘

1 4 1 0A ' 1 4 1 OB ' 1 4 1 0C 輸出反相器

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Claims

1362041 . 附件2 :第094106833號申請專利範圍修正本民國1〇〇年12月22日修τρ 十、申請專利範圍「—- …上月日修正本 ^ 1.—種非揮發性記億體，包含： ^--~~ V —非揮發性記憶體元件，具有至少第一及第二終端； . 一電壓源，被接至至少一終端以便在一第一時段中提供一第一電壓，該第一電壓小於電子流至或流自該非揮發 ^ 性記億體元件的一浮閘所需的電壓；以及一充電泉電路，被接至該至少一終端，該充電栗電路包括至少一電容器，其在一第二時段接收一第二電壓，且相依地進一步增加在該終端上的電壓以便電子流至或流自該非揮發性記億體元件的該浮閘。 2·如申請專利範圍第1項的非揮發性記憶體，進一步包含多數個接至第一終端的電晶體，其中在第二時段當中該多數個電晶體中的一或多者接收一第三電壓，使在該第 φ 一終端上的電壓及該第三電壓之間的差異小於該一或多個電晶體的崩潰電壓。 3. 如申請專利範圍第2項的非揮發性記憶體，其中該第一終端，該至少一電容器，及該多數電晶體的至少一個包含被接在一起的摻雜主動區域。 4. 如申請專利範圍第1項的非揮發性記憶體，其中該浮閘被接至MOS (金氧半導體）電晶體的—閘極以便當該浮閘處於該第一電壓時產生一電流，及當該浮閘處於該第二電壓時關閉該電流。 1362041 5.如申請專利範圍第4項的非揮發性記憶體，進__步包含一閃具有一接至該電流的第一閂節點及接至一參考電流的第一問節點’其中當該電流大於該參考電流時該閂進入一第一狀態，且當該電流小於該參考電流時該閂進入一第二狀態。 6·如申請專利範圍第1項的非揮發性記憶體，進一步包含一多餘非揮發性記億體元件及一多餘充電栗電路。 7·如申請專利範圍第1項的非揮發性記億體，其中該非揮發性§2憶體兀件及該至少一電容器包含慘雜主動區域 ’一氧化物層，及一多晶矽層。 8. 如申請專利範圍第1項的非揮發性記憶體，其中該非揮發性記憶體元件包含一接至一電容器的非揮發性記憶體裝置。 9. 如申請專利範圍第8項的非揮發性記憶體，其中該非揮發性記憶體裝置爲一隧道電容器。 10. —種非揮發性記憶體，包含：一非揮發性記憶體元件具有至少第一及第二終端以及 —浮閘：以及一或多個序列接至該第一終端的電容器，其中在一第一時段當中，一第一電壓被接至第一終端且一第二電壓被接至第二終端，該第一電壓較該第二電壓大，且在該第一時段之後的一第二時段當中，一第三電壓透過至少一電容器接至該第一終端，該第三電壓進一步增加在該第一終端上的電壓以便電子流至或流自該浮閘。 -2- 1362041 • 11·如申請專利範圍第10項的非揮發性記憶體，其中 • 電子自該浮閘移至該第一終端以抹除該非揮發性記憶體元件。 • 12.如申請專利範圍第1〇項的非揮發性記億體，其中電子自該第一終牺移動至該浮間以程式化該非揮發性記億體元件。 13. 如申請專利範圍第10項的非揮發性記憶體，進一 Φ 步包含多數個接至該第一終端的電晶體，其中在該第二時段當中該多數電晶體中的一或多者接收一第四電壓，致使在該第一終端上的電壓與該第四電壓之間的差異小於該一或多個電晶體的崩潰電壓。 14. 如申請專利範圍第13項的非揮發性記憶體，其中該第一終端，至少一該電容器’及該多數電晶體的一或多者包含接在一起的摻雜主動區域。 15. 如申請專利範圍第10項的非揮發性記憶體，進— φ 步包含一第一電壓源，其在該第一時段當中提供該第一電壓’及一第二電壓源，其在該第一時段之後的第二時段當中提供該第三電壓。 16. 如申請專利範圍第15項的非揮發性記憶體，其中該第一電壓源在該第一時段當中大約線性地增加至該第一電壓，且該第二電壓源在該第二時段當中大約線性地增加至該第三電壓，且相依地，在該非揮發性記憶體元件的該第一終端上的電壓在該第一時段當中由一初始電壓大約線性地增加至一中間電壓，且在該第二時段當中由該中間電 -3- 1362041 壓大約線性地增加至一最終電壓。 17. 如申請專利範圍第1 〇項的非揮發性記憶體，進一步包含第一及第二電壓源，該第一電壓源在該第一時段中提供一兩部份電壓信號包括該第一電壓及在該第二時段中一第四電壓，及該第二電壓源在該第二時段中提供——部份電壓信號。 18. 如申請專利範圍第10項的非揮發性記憶體，其中該非揮發性記億體元件包含一非揮發性記憶體裝置具有一接至一第一電容器的浮閘。 19. 如申請專利範圍第18項的非揮發性記憶體，進一步包含： —第二電容器接至該第一終端；一第三電容器接至該第一及第二電容器之間； —第一電壓源接至該第一終端，該第一電壓源在該第 —時段當中提供該第一電壓至該第一終端；以及一第二電壓源接至該第二及第三電容器之間的一節點 ’該第二電壓源在該第二時段當中提供該第三電壓至該第二電容器以進一步增加在該第一終端上的電壓。 2 0.如申請專利範圍第1 9項的非揮發性記憶體，其中該第一電壓源包含一第一MOS電晶體具有一接至一控制電壓的閘極，一接至該第一終端的汲極，及一接至一第四電壓的源極。 21·如申請專利範圍第2〇項的非揮發性記億體，其中該第一電壓源進一步包含一第二MOS電晶體具有一接至該 1362041 ' 控制電壓的閘極，一接至該第一及第三電容器的汲極，以 • 及一連接以接收該第二電壓的源極。叙 22 _如申請專利範圍第21項的非揮發性記億體，進一 ' 步包含—閂具有一第一閂節點接至該第一MOS電晶體的源極，及一第二閂節點接至該第二MOS電晶體的源極。 23. 如申請專利範圍第19項的非揮發性記億體，其中該浮閘被接至一 MOS電晶體的閘極以當該浮閘處於該第一 φ 電壓時產生一電流，及當該浮閘處於該第二電壓時關閉該電流。 24. 如申請專利範圍第23項的非揮發性記億體，進一步包含一閂具有一第一閂節點被接至該MOS電晶體以接收該電流’以及一第二閂節點被接至一參考電壓，其中當該電流大於該參考電流時該閂進入一第一狀態，且當該電流小於該參考電流時該閂進入一第二狀態。 25·—種操作一非揮發性記憶體的方法，包含：〇在一第一時段中，將一第一電壓接至一非揮發性記憶體元件的一第一終端，及將一第二電壓接至該非揮發性記憶體元件的第二終端，其中該第一電壓大於該第二電壓；以及在一第二時段中，將_第三電壓透過至少一電容器接至該第一終端，該第三電壓進一步增加在該第一終端上的電壓以便電子流至或流自在該非揮發性記憶體元件中的浮間。 26.如申請專利範圍第25項的方法，其中多數個電晶 1362041 體被接至該第一終端，且其中在該第—時段中該多數電晶體中之一或多者接收一第四電壓，致使在該第一終端上的電壓與該第四電壓之間的差異小於該—或多個電晶體的崩潰電壓。 27_如申請專利範圍第26項的方法，其中在該第一時段中’該第一電壓透過一第一電晶體從該多數個電晶體被接至該第一終端，且在該第二時段中，該第四電壓被該第 —電晶體接收，致使在該第一電晶體上的電壓不超過該第一電晶體的崩潰電壓。 28. 如申請專利範圍第27項的方法，其中該第一電壓被接至一MOS電晶體的一閘極，該MOS電晶體的源極被接至該第四電壓，及該MOS電晶體的汲極被接至該第一終端〇 29. 如申請專利範圍第28項的方法，其中該第四電壓爲一問的電壓輸出β 30. 如申請專利範圍第25項的方法，其中該非揮發性記億體元件包含被接至一第一電容器的非揮發性記憶體裝置，該第二電壓透過該第一電容器被接至該浮閘終端，且在該第二時段中電子自該浮閘流至該第一終端，致使在該浮閘上的浮閘在該第一及第二時段之後從該第二電壓增加至該第一電壓。 31. 如申請專利範圍第25項的方法，其中該非揮發性記憶體元件包含被接至一第一電容器的非揮發性記億體裝置，及該第一電壓在該第一時段中透過該第一電容器被接 -6- 1362041 至該浮閘終端，且在第二時段中電子從該第一終浮閘終端，致使在該浮閘上的電壓在該第一及第後從該第一電壓減少至該第二電壓。 32. 如申請專利範圍第25項的方法，其中在段中，在該非揮發性記億體元件的第一終端上的少至電子將流至浮閘的一電壓之下，且在該第二在該非揮發性記億體元件的該第一終端上的電壓電子將流至該浮閘的該電壓之上。 33. 如申請專利範圍第25項的方法，其中在段中，在該第一終端上的電壓大約線性地增加至壓，且在該第二時段中，在該第一終端上的電壓加至一足以容許電子流至或流自該浮閘的一最終1 3 4.如申請專利範圍第25項的方法，進一步Ί 感應在該浮閘上的電壓，且依照之，產生一 :以及比較該第一電流與一參考電流，以決定在該電壓。端流至該二時段之該第一時電壓被減時段中，被增加至該第一時該第一電線性地增載壓。空含：第一電流浮閘上的