TWI357147B - Integrated circuits and methods with two types of - Google Patents

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Description

1357147 • 九、發明說明： 【發明所屬之技術領域】 、 n青案係關於使用t源島之低功率積，且更特 定S之係關於該等電路中之解耦合電容之實施。 * 【先前技術】 經常將解耦合電容器用於晶片設計中以減少切換期間之 雜訊在邏輯區域中，通常使用包括連接在電源與接地端 • 之間的電容器之填補單元。隨著電壓調整（voltage scaling) 進展且設備變得對瞬時過電屡越來越敏感，切換雜訊之控 制變得越來越需要。 而，一個衝突趨勢為對較低的截止狀態洩漏之需要。 解耦合電容器通常被實施為簡單的累積電容器。雖然藉由 深調整過程提供之閘極氧化物允許非常高的比電容，=其 亦提供相對較高的漏電流密度。 閘極氧化物之洩漏密度當前不利地發生調整。因此，隨 • 彳製程繼續調整至較小尺寸，解耗合電容器之傳統方法提 供不可接受之漏電流密度。 許多攜帶型電子系統決定性地受電池組壽命限制。舉例 ' 而§，使用者不喜歡重的行動電話，但使用者亦不喜歡其 ， 仃動電話電能耗盡並關閉。一改良電池組壽命之方式為増 加攜帶型系統中之電子組件之能效。隨著低功率積體電： 之約束不斷地變得更嚴，電源島之技術變得更重要。在此 技術中，積體電路之一些部分僅”按需要，，而通電。 已證明電源島技術產生—些驚人的困難。如以下描述展 128l40.doc 1357147 ’ 示’其亦可產生一些驚人的優點。 【發明内容】 .· 本發明者已認識到’可藉由考慮晶片之始終通電區域與 Μ之有時通電區段之間的區別來改良解鶴合電容器之最 . 佳化。 本申請案揭示解耗合電容器之新方法，其尤其可應用於 其中使用兩個（或兩個以上）之氧化物厚度之積體電路（如通 # 常之高度調整之產品）。舉例而言，較薄的有效閘極氧化 物通常被用於核心邏輯而不用於周邊電路；此允許核心邏 輯得以最佳地調整，同時為周邊電路增加一定穩健性。 本申請案教示，電源島架構為解耦合電容器開創了新可 能性。根據-類實施例’將最薄的閘極氧化物使用於解耦 .合電容n ’在最低電壓域内’其僅在有條件地供電之位置 中，且不在始終供電之位置中。根據另一類實施例，密度 最佳化在有條件地供電之位置中的解耦合電容器之一些或 • 全部，而洩漏最佳化在始終供電之位置中的解耦合電容 器。根據另一類實施例，有條件地供電之位置中的解耦合 電容器之一些或全部係由最低電壓閘極氧化物層形成，而 . 始終供電之位置中的解耦合電容器係由一較高電壓之閘極 r 氧化物層形成》 核閘極氧化物厚度通常比10閘極氧化物厚度更薄且因 此提供一比ΙΟ厚度更好的電容面積比。然而，對於深次微 米技術而言，大量的電流可流經閘極氧化物（直接穿隧）。 較厚的1〇閘極氧化物具有較低的電容面積比但亦使用更加 128140.doc 1357147 小的閘極電流。對於次微米技術，閘極洩漏電流之若干數 量級的差異並非不常見。 ·. 總而言之，具核心厚度之電容器具有較佳電容面積比， ^ 但具有較高的閘極洩漏電流。以ίο厚度建構之電容器具有 較低的電容面積比，但具有一更佳低的閘極洩漏電流。 該揭示案中所涉及之設計使用電源島。電源島之用途之 —為藉由僅維持向在睡眠或待命操作期間所需之電路區段 鲁 供電來減小待命電流。 在各種實施例中，所揭示之創新提供至少下列優點中之 一或多者： • 減小的功率消耗； • 較大密度； • 較佳雜訊抑制； • 仍可使用累積電容器； • 較佳可靠性》 φ 【實施方式】 將特定參考目前較佳實施例（舉例說明，但不限於）描述 本申請案之眾多創新教示。 • 經常將解搞合電容器用於晶片設計中以減少切換期間之 雜訊。在邏輯區域中，通常使用包括連接在電源與接地端 之間的電容器之填補單元。 通常將至少兩個氧化物厚度用於製造次微米產品；一個 厚度用於核心且-個厚度用於10電路。解輕合電容器可由 任一氧化物厚度形成，從而產生不同特性。 128140.doc 丄乃/147 核心閘極氧化物厚度通常比IO閘極氧化物厚度薄，且因 此提供一比IO厚度好的電容面積比。然而，對於深次微米 技術，大量的電流可流經閘極氧化物（直接穿隧 重要的是，應注意，穿隧電流隨著障壁厚度減小而指數 増加，而與障壁高度無關。因此，隨著進一步調整，閘極 電流密度可變得不成比例地惡化。 ίο電路中所使用的較厚閘極氧化物具有較低的電容面積 比，但亦使用小得多的閘極電流。對於次微米技術而言， 閘極洩漏電流之若干數量級的差異並非不常見。 許多現代低功率設計使用電源島。電源島之用途之一為 藉由僅維持向在睡眠或待命操作期間所需之電路區段供電 來減小待命電流。 為了最小化閘極電流且因此最小化使用電源島之給定產 。口之待<Γρ電肌，使用較厚的閘極氧化物以在電路之在待命 操作期間通電之區段中形成解耦合電容器。較薄的閘極氧 化物電容器可用於電路之在待命期間斷電的區段中。此策 略允許ASIC設計者最小化在待命期間通電之區段中的漏電 流同時最有效地利用在待命期間斷電之區段中的單位晶 片面積電容。 在使用0.13 μπι電晶體技術之丁^卩“丨實施例中，使用N井 累積電容器（η井内的N+摻雜多晶矽及源極及汲極卜 對於I/O氧化物電容器，i nF可使用約扣服㈣2之面 積，並且僅有5· 1 nA之閘極洩漏電流。對於核心氧化物電 容器，1 nF可使用約15服〆之面積，同時使用2 25 μΑ之 128I40.doc 1357147 閘極沒漏電流。請注意 增加為原來的約400倍！ 儘官面積僅減少 一半，但漏電流 形成具有内建電容的各種面積之填補單元。核心及1/0 氧化物電容ϋ設計皆係在此等填補單元内形成1著使用 CAD軟體將解耦合電容填補單元分布在晶片周圍。
未說明具體的填補單元位置，因為設計者對其位置不感 ，興趣。亦即’以低層級之規格插人填補單元，且其與人類 ::者之決策無密切關係。出於類似原因，對任何個別電 容器之裝置層級細節亦無特別興趣，因為任何—個電容器 與習知累積電容器相同。類似地’沒有一個個別填補單元 與習知單元顯著不同；如上所述，單元類型與單元位置之 間的關聯才產生該等驚人的優點。 圖1 (唯一圖）展示根據較佳實施例之積體電路之實例， 其含有使用不同種類之累積電容器之不同區域。在此圖 中，將不詳細論述個別區塊之電路操作，但電源連接有助 於展示所揭示之概念的應用。 在此圖中’標記為，，密碼引擎"之最右上部區塊為一僅有 條件地通電之低壓核心區塊之一實例。在所說明之ASIC 中’密碼引擎耗費大量區域，且亦包括大量閘極以允許快 速計算。因為此區塊僅按需要通電，且因為此區塊耗費晶 片總面積的一大部分，因此此區塊使用最密集之搞合電容 器。 頂部中心之區塊（標記為"USB PHY")為一 1〇(周邊）區 塊’其不使用最薄的閘極氧化物。因此，此區塊在任何情 128140.doc •10· 1357147 況下都不適合最薄的耦合電容器。 下部中心處的小白色區塊（其嵌於一較大灰色區塊内且 標《己為NVM加畨用1”）為一始終通電的低壓核心區塊之一 實例。因為此區塊不是有條件地供電’因此該區塊不容納 較薄氧化物（經密度最佳化）之電容器，該區塊反而係容納 較厚氧化物的經洩漏最佳化之電容器。
因此，根據較佳實施例，此等三個區塊一起說明用以選 擇適當電容之方式。 根據各種實施例，提供一種積體電路，其包含：主動電 路區域之财條件地通電之第_部分，及主動電路區域之 在晶：通電時就通電之其他部分；其中該等第一部分，而 ^等其他。卩刀，包括主要為一第一類型之解耦合電容 器’且其中該等其他部分，❿非該等第一部分包括主要 為一第二類型之解耦合電容器；纟中該第-類型之該等電
容器具有比該第二類型之該等電容器高的比電容及單位面 積漏電流。 根據各種實施例’提供一種積體電路，其包含：主動電 ㈣域之僅有條件地通電之第—部分，及主動電路區域之 =片1電時就通電之其他部分；其中該等第1分，而 器:：:部，，包括主要經面積最佳化之解耗合電容 、該等其他部分’而非該等第一部分主要包括 經洩漏最佳化之解耦合電容器。 根據各種實施例，提供一 件地通電之第一部分，及主 種積體電路，其包含 動電路區域之在晶片 :僅有條 自一斷電 128140.doc 狀態通電時就通電之其他部分；其中該等第一部分及該等 其他部分含有具有大體上相同的閘極結構之相應場效電晶 體，且其中該等第一部分，而非該等其他部分，包括主要 為累積電容器且使用與該等間極結構大體上相同的薄膜層 之解耦合電容器。 根據各種實施例，提供一種積體電路，其包含：包括第 一絕緣閘電晶體之第-區域，該等第-區域經最佳化以適 …閘極電壓之—第一範圍；包括第二絕緣閘電晶體之第 邑緣區域’ 4等第二區域經最佳化以適合於操作電堡之 -第二範圍’該第二範圍包括比該第一範圍之任何部分高 的-些電壓；該等第一區域包括僅有條件地通電之一些部 分及在該第-區域通電時就通電之其他部分；其中該等有 條：地通電之部分包括主要為-第-類型且藉由與該等第 :電晶體相同的製程形成之解輕合電容器，且該等其他部 刀主要包括不為該第一類型之解輕合電容器。 根據各種實施例，提供—種用於減少-積體電路中之電 雜訊之方法，盆p7 >4^ lV ΤΓ ju 作·為電源線裝上位於晶片内 之可用位置處的複數個電容器 昙你啼班丄 盗，其中該等電容器中之位於 ^ ^ ^ ^ 洩漏最佳化，除非該電容器 位於僅有條件地供電之域中。 根據各種實施例，提供一種 雜气之方法“人 ㈣於減少-積體電路中之電 雜況之方法，其包含以下動作·· ^ _ .為電源線裝上位於晶片内 之可用位置處的複數個電容器；苴 ^ ^ Φ - ,, . ^ 八中該荨電谷器中之位於 最低電壓域中之數個電容器不使用最薄的閑極氧化物，除 128140.doc •12- 1357147 非該電容器位於一僅有條件地供電之域中；且其中該等電 容器中之位於最低電壓域中之至少一些電容器使用與晶片 上之最低電壓絕緣閘電晶體相同的閘極氧化物。 根據各種實施例，提供用於雙電壓電源島架構中之最佳 化解耦合電容之方法及系統。在晶片之低壓區域中，視電 容器是位於一始終通電之區域中還是位於一有條件地供電
之區域中，將兩種不同類型之累積電容器用於解耦合。 修改及變化 如熟習此項技術者將認識到，本申請案中所描述之創新 概念可在一極大的應用範圍内加以修改及變化，且因此， 專利之標的之範疇不受所給出的具體例示性教示中之任一 者限制。意欲涵蓋在附加之申請專利範圍之精神及寬廣範 _内的所有該等替代、修改及變化。
舉例而言’所揭示之發明在可利用兩個以上之閘極氧化 物厚度之製程中可能更為有利；在此等狀況下’上述折衷 可付以指數地改進。 此方法並不侷限於邏輯’而在混合信號積體電路設計中 亦係有利的，若使用了電源島。 亦參考以下共同擁有之美國專利申請案，該等申請案中 之母一者及每個係以全文引用方式併入本文中：2〇〇6年12 月31曰申請之60/934,936 ; 2006年12月31曰申請之 6〇/921，50 7 ; 2006年 12月 31 日中請之6〇/934,91 8 ; 2006年 12 月31曰申請之60/934,917 ; 2006年12月31曰申請之 60/999,760 ; 2006 年 12 月 31 日中請之 60/934,923 ; 2007 年 01 128140.doc -13 - 月01曰申請之60/934,937 ; 2007年1月1曰申請之 60/921,508; 2006年 12月 31 日申請之 ii/618,849; 2006年 12 月31日申請之1 1/618,852 ; 2006年12月31日申請之 1 1/618,865 ; 2006年 12月 31 日中請之 1 i/618,867 ; 2006年 12 月31曰申請之1 1/649,325 ;及2006年12月31日申請之 1 1/649,326。此等申請案不一定與本申請案相關，但此等 申請案幫助展示設計於與上述理念相同的系統中及/或與 彼等理念協作組合之特徵。 不應將本申請案之描述當作暗示任何特定元件、步驟或 功能為必須包括於申請專利範圍中之必需要素：專利之標 的之範疇僅由容許之申請專利範圍界定。此外，除非準確 5司用於…之構件（means f〇r),，後跟隨分詞（卩訂…丨ye)，否 則此等請求項沒有一者意欲援引35 usc第112條第六段。 所申請之申請專利範圍意欲儘可能地全面，且無標的被 故意出讓、獻出或放棄。 【圖式簡單說明】 囷^唯一圖）展示根據較佳實施例之積體電路之實例， 其含有使用不同種類之累積電容器之不同區域。 128140.doc

Claims (1)

  1. 第〇96〗51478號專利申請案 中文申凊專利範圍替換本(1〇〇年5 十、申請專利範圍·· 八 1. 一種積體電路，其包含·· 主動電路區域之多個筮 及 夕個第一部分’其僅有條件地通電， 主動電路區域之多個並八 通電時通電； 。刀，八在每當該積體電路 - Γ:Γ:部分，而非該等其他部分，包括主要為 第一類型之多個解耦合電容器； 且其中該等其他部分， 非該等第一部分，包括主要 為一第二類型之多個解耦合電容器；- 其中3亥等第一類型之雷玄 电谷态比該等第二類型之電容器 2. 具有更高的一特定電容及更高的-單位面積漏電流。D 如清求項1之積體電路’其中該等第—類型之電容器及 該等第二類型之電容器皆具有覆於—半導體區域上之導 體層及絕緣體層，且其中該等第一類型電容器比該等第 二類型電容器具有更薄的絕緣體層。 3·如請求…之積體電路，其中該等第一類型之電容器及 s玄等第二類型之電容器皆為M〇s電容器。 4. 如請求項！之積體電路，其中該等第—類型之電容器及 該等第二類型之電容器皆為累積電容器。 5. 如請求項丄之積體電路，#中該等第—類型之電容器及 »玄等第一類型之電容器皆為屬於N井之M〇s電容器· 6. —種積體電路，其包含： 主動電路區域之多個第一部分，其僅有條件地通電， 128140-1000518.doc 主動電路區域之吝相廿7 、 多個其他部分，其在每當該積體電路 通電時通電； 帛^分’而非該等其他部分，包括多個主 要經面積最佳化之解耦合電容器； 且”中該等其他部分，而非該等第一部分，主要包括 7多個經茂漏最佳化之解耗合電容器。 月求項6之積體電路’其中該等經面積最佳化之電 容器及該等經线漏最佳化之電容器皆具有覆於一半導體 品域上之導體層及絕緣體層，且其令該等經面積最佳化 之電今盗比該等經茂漏最佳化之電容器具有更薄的絕緣 體層。 8.如請求項6之積體電路’纟中該等經面積最佳化之電容 器及該等經浪漏最佳化之電容器皆為M〇s電容器。 求項6之積體電路，其中該等經面積最佳化電容器 及該等經洩漏最佳化之電容器皆為屬於N井之M 〇 s電容 器· Μ· 一種積體電路，其包含： 夕個第一部分，其僅有條件地通電，及 主動電路區域之多個其他部分，其在每當晶片自一斷 電狀態通電時通電； 其中該等第一部分及該等其他部分含有具有實質上相 同的閉極結構之多個相應場效電晶體； 且其中該等第一部分，而非該等其他部分，包括多個 128】如-丨0005】&办 /147 電容器且使用與該等閘極結構實質上相同的 / 専膜層之解耦合電容器； 11 其中該等其他部分，而非該等第 要為累積電容器且不使㈣該等：包括多個主 媒層之解輕合電容器閉極結構相同的該等薄 —種積體電路，其包含： _包括多個第—絕緣閘電晶體之多個第-區域，該等第 圍絕緣閘電晶體經最佳化以適合於閘極電壓之一第一範 包括多個第二絕緣閘電晶體之多個第二區域，該等第 -、’邑緣閘電晶體經最佳化以適合於操作電虔之—第 圍’其包括比該第一範圍之任何部分為高的一些電磨/ 二亥=-區域包括僅有條件地通電之一些部分及在每 田該第―區域通電時通電之其他部分； 其中該等有條件地通電之部分包括主要為一第一類型 且=由與該等第-電晶體相㈣製程形成之多個解輕合 電谷器，且該等其他部分主要包括多個不為該第一類型 之解耦合電容器。 12·如請求項U之積體電路’其中該等有條件地通電之部 分，而非該等其他部分，包括主要為一第一類型且藉由 與該等第-電晶體相同的製程形成之多個解輕合電容 器；且該等其他部分主要包括藉由與該等第二電晶體相 同的製程形成之多個解耦合電容器。 13.如請求項U之積體電路，其中該等其他部分，而非該等 有條件地通電之部分，包括主要為累積電容器且不使用 128140-1000518.doc 1357147 與該等閘極結構相同的該等薄膜層之多個解耦合電容 器。 14.如請求項11之積體電路，其中該等第二區域包括外部I/O 電路，且該等第一區域不包括該外部I/O電路。 128140-1000518.doc
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080162957A1 (en) * 2006-12-31 2008-07-03 Paul Lassa Selectively powering data interfaces
US20080162954A1 (en) * 2006-12-31 2008-07-03 Paul Lassa Selectively powered data interfaces
US8135944B2 (en) * 2007-03-14 2012-03-13 Sandisk Technologies Inc. Selectively powered data interfaces
KR101047061B1 (ko) 2010-02-03 2011-07-06 주식회사 하이닉스반도체 반도체 장치의 출력 회로
US10825827B2 (en) * 2018-07-05 2020-11-03 Sandisk Technologies Llc Non-volatile memory with pool capacitor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10283082A (ja) * 1997-04-04 1998-10-23 Nec Corp マルチプロセッサのスリープ制御方式
JPH1127859A (ja) 1997-06-30 1999-01-29 Nec Corp 電源回路
JP3570180B2 (ja) * 1997-11-20 2004-09-29 セイコーエプソン株式会社 半導体集積装置
JP4105833B2 (ja) * 1998-09-09 2008-06-25 株式会社ルネサステクノロジ 半導体集積回路装置
US6828638B2 (en) * 1999-12-22 2004-12-07 Intel Corporation Decoupling capacitors for thin gate oxides
JP3878431B2 (ja) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002110910A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2003017569A (ja) * 2001-06-29 2003-01-17 Mitsubishi Electric Corp 半導体集積回路
KR100422737B1 (ko) * 2001-07-10 2004-03-12 현대자동차주식회사 Ｓｃｍ계 단조품의 제어 냉각 방법
JP2003140780A (ja) * 2001-10-30 2003-05-16 Kawasaki Microelectronics Kk Ｕｓｂ用電源コントロール装置
US6694493B2 (en) * 2001-11-14 2004-02-17 Sun Microsystems, Inc. Decoupling capacitance assignment technique with minimum leakage power
US6735072B2 (en) * 2002-04-12 2004-05-11 Sun Microsystems, Inc. On-chip decoupling capacitors designed for a 0.11 micron and beyond dual gate oxide CMOS technology
US6658629B1 (en) * 2002-05-09 2003-12-02 Sun Microsystems, Inc. Technique for optimizing decoupling capacitance subject to leakage power constraints
JP4136452B2 (ja) * 2002-05-23 2008-08-20 株式会社ルネサステクノロジ 半導体装置及びその製造方法
CN1299362C (zh) * 2002-09-02 2007-02-07 先进微装置公司 包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置
JP3989358B2 (ja) 2002-11-13 2007-10-10 株式会社日立製作所 半導体集積回路装置および電子システム
JP2004327820A (ja) * 2003-04-25 2004-11-18 Renesas Technology Corp 電源安定化回路およびそれを備える半導体集積回路装置
JP2005057256A (ja) * 2003-08-04 2005-03-03 Samsung Electronics Co Ltd 漏洩電流を利用した半導体検査装置および漏洩電流補償システム
US6844771B1 (en) * 2003-09-25 2005-01-18 Taiwan Semiconductor Manufacturing Co. Self-leakage detection circuit of decoupling capacitor in MOS technology
US20060171527A1 (en) * 2004-12-30 2006-08-03 Mills Michael J Switched supply coupling for driver
JP2006202850A (ja) * 2005-01-18 2006-08-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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