TWI337809B - Switch-capacitor loop filter for phase lock loops - Google Patents
Switch-capacitor loop filter for phase lock loops Download PDFInfo
- Publication number
- TWI337809B TWI337809B TW095144208A TW95144208A TWI337809B TW I337809 B TWI337809 B TW I337809B TW 095144208 A TW095144208 A TW 095144208A TW 95144208 A TW95144208 A TW 95144208A TW I337809 B TWI337809 B TW I337809B
- Authority
- TW
- Taiwan
- Prior art keywords
- signal
- timing
- phase
- capacitor
- clock
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 166
- 238000005070 sampling Methods 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 42
- 238000012546 transfer Methods 0.000 claims description 28
- 230000000737 periodic effect Effects 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 5
- 238000012360 testing method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 210000003462 vein Anatomy 0.000 claims description 2
- 230000000153 supplemental effect Effects 0.000 claims 2
- 241000282320 Panthera leo Species 0.000 claims 1
- 235000013405 beer Nutrition 0.000 claims 1
- 230000009977 dual effect Effects 0.000 claims 1
- 239000000835 fiber Substances 0.000 claims 1
- 238000001914 filtration Methods 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000012549 training Methods 0.000 claims 1
- 238000009941 weaving Methods 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 230000006798 recombination Effects 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 101100008044 Caenorhabditis elegans cut-1 gene Proteins 0.000 description 1
- 206010011469 Crying Diseases 0.000 description 1
- 241000287828 Gallus gallus Species 0.000 description 1
- 241000239226 Scorpiones Species 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000010587 phase diagram Methods 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000026683 transduction Effects 0.000 description 1
- 238000010361 transduction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
1337809 七、指定代表圓： (一） 、本案指定代表圖為：第（3)圖。 (二） 、本案代表圖之元件符號簡單說明: 300電路； 310相位頻率偵測器； 320電荷幫浦電路； 330切換電容迴路濾波器；以及 340電壓控制振盪器。 八、本案若有化學式時，請揭示最能顯示發明特徵的化學 式： 九、發明說明： 【發明所屬之技術領域】 本專利揭露一種鎖相迴路，特別是一種具有一切換電容迴路濾 波器之一鎖相迴路之方法及其裝置。 1337809 【先前技術】 叫參閱第1圖所示，傳統鎖相迴路(pLL)係基於頻率合成器 一、’其包含一相位頻率偵測器110 (PFD)、一電荷幫浦電路12〇、 哭，路據波器130及-電壓控制振魅⑽）_。此相位頻率偵測 =1係祕比較-參考時脈及—回授時脈（通常為電壓控制振逵 時脈）以献她差異。此相賴率侧騎做用兩種 邏輯信號（，上OJP)及向下⑽信號）來顯示在上述兩時脈之間的 r ^差異。H成相位比較，即產生—ϋΡ信號脈衝及—DN信號 广衝。若此參考時脈領先回授時脈（亦是時M相位），則產生一叩 反之’產生一⑽脈衝。此UP/DN脈衝之寬度係與在此兩時 二之相位差異成比侧係。此兩種邏輯信號ϋρ及職由一電荷 ^電路120而轉換為一電流信號。例如，電荷幫浦電路120根據 脈衝產生-正(如’向外流出）電流脈衝以及根據一廳衝產 心H，向内流人顺脈衝。此電荷幫浦電路12G之輸出端與 =路錢器⑽連接，其中—般的迴路濾波器⑽係、包含串聯的 電阻，二電容’用以將來自電荷幫浦電路之輸出電流轉換至一電 ϋ路濾波益130之輸出電壓係傳送至 =以控制電壓控制振盪請所產生的輸_ S = ^ =位。此電壓控制振盪器刚之輸出時脈係用作回授時脈並触 位頻110。接著’相位頻率偵測器對此回授時脈之相 立及此茶私脈之她進行比較。藉此，可建立__路(心⑽ loop)控制系統以調整此電壓控制振蘯器14 =考時脈之鮮/她。在_，此電立= 出時脈之頻率將會與此參树脈的頻率完全—樣。 輸 1337809 在第2圖中’所繪示一實施時序示意圖。而在此圖示中揭示在 驾去的鎖相迴路(PLL)存有非均勻取樣(n〇n unif〇rm sampiing)的 問題，但可惜的事此一問題很少被討論或被提及。當參考時脈領先 此回跑寺脈時’產生一 ϋρ脈衝；此up脈衝上升在此參考時脈之上 ^邊緣’及落下在此回授時脈之上升邊緣（見於脈衝210)。當此回 授時脈領先參考時脈時，產生—DN脈衝；此DN脈衝上升在此回授 時脈之上升邊緣’及^下在此參考時脈之上升邊緣（見於脈衝咖 及240)。此UP脈衝總是出現在參考時脈之上升邊緣之後。另一方 面，=脈衝總是㈣在參考日植之上㈣狀前。當這些上升邊 ^吊規律地出現，此參考時脈通常可視為__種穩定時脈。因此， 脈衝之時序及有效取樣瞬間（化伽的）皆不同於一⑽脈衝。 取樣係為一高度非線性現象，所以導致在鎖相迴路輸 雜訊增加。_，此―_，在習㈣_中好 分數式Ν頻率合然而’此-問題已成為- 效能降低的起因。 N frequency synthesizer)^ 頻率合成器對於鎖相迴路+ 頻率合成器其作動方式與^ 5係為—種重要㈣路應用。-同。除了 -除頻N電路(未見純圖及上述的—般鎖相迴路幾乎相 之輸出時脈被提供至此除頻N^1、圖）之外。電壓控制紐器刚 地使用電壓控制振盪H⑽.以產生此回授時脈’以取代直接 壓控制振盪器H0之輪出_如時脈作為回授時脈的做法。於電 夺脈之母一 N週期，則除頻N電路產生此 6 :授1脈之一週期。接著’此回授時脈(亦為除頻 #J之相位被輸入至相位頻率偵測哭 輸出況 f參考咖絲自議娜。 =?=制？器140之頻率/相位及其相應的二: 之頻车/她，來it縱參树脈之解/她 輸出時脈之_將為此參考時脈之鮮的N倍。 若n為-整數時，用於頻率合成器之除頻 計數H(dlvlde—by^_ter)而簡易地實現4 n為一分3 用具有一固定除數值之計數器的實施例將無法作動，其因 十數裔之除數值必須為—整數。為了實施—分數Ν，祕心，（其 中L係為-整數及α係為在G與i之間的一分數數字），而用於^匕 ，數器之除數值係為動態重組(dynamieally shuf制）。舉例來 說，在乂“與Nint+1之間的此除數值會被動態重組；只要含有除數 值1+1之機率為J(且含有Nint的機率為卜時，此有效的除數 值將為㈣int+。在某些習知的裝置中，一三角積分調變器 (delta-sigma modulator)經常被用作動態重組除數值。 ▲對除數值進行有效地動態重組以實現一分數N除法。然而，此 動態重組動作引起延伸UP/DN脈衝，其導致電荷幫浦電路之延伸電 流脈衝’且必然地在電壓控制振盪器之輸出信號引起不必要的相位 改變。因此，儘管平均頻率為此參考時脈N倍，但電壓控制振盪器 140之輸出時脈仍包含不必要的相位雜訊。幸運的，像這種不必要 相位雜訊的問題由使用三角積分調變器即可解決。藉由使用三角積 分调變器係能重組此除數值，並對由重組所生成的不必要的相位雜 1337809 訊進行頻譜成型（spectrally shape)。因此，藉由使用迴路濾波器 有效地減少這些主要由高頻成分組成的相位雜訊。然而，由於存在 的延伸UP/DN脈衝，使得先前所提及的非均勻取樣問題變的更值得 注思。由於非均勻取樣所造成之非線性會在該些高頻相位雜訊間引 起一相互調變（inter-modulation)現象。無法用迴路濾波器濾掉的 低頻相位雜訊將會顯著的增加。 因此，一種能減少非均勻取樣的問題之方法是迫切需要的，特 別疋在分數式N鮮合成器（fraGtiQna卜ysynthesizer)的應用 方面。 【發明内容】 /本領域的技術人員在仔細研究關並職完具體實施方式之 後’通過對本發明的實踐，將瞭解本發明的其他目的和特徵。兹為 使貴審查委員對本發明之技術特徵及所達到之功效有更進一步之 瞭解與韻’謹佐以較佳之實施.配合詳細之說明如後。 一本專利揭露一種鎖相方法，此方法包含接收一參考信號及一回 授信號；侧參考信號及回授信號間之她差$ ;將此相位差異轉 流信號；使用—切換電容電路來處理此電流信號；使用此 5電路之—輸出信縣控制—可變縫11;使用此可變振盪 肋產切授錢；根齡考錢妓續數個時序 S關 魏辦輕軌控繼切魏容㈣之該複數 1337809 授時脈之間之相位差異；—電荷幫浦，用於將此 t 。唬轉換為一電流信號；一切換電容電路，包含一第一 輯電容及域數個職性㈣親分騎控制的複 以歼胃，忒切換電容電路用於將電流信號轉換為一電壓信號；一 "ΤII振盪由電壓化號所控制，用於產生一輸出時脈，其中該回 授時脈係與雜㈣脈補應；以及—控繼生器，減由參考時 脈來產生該複數個週期性控制信號。
押本專利揭露—頻率合成器，此頻率合成ϋ包含：-相位偵測 器用於接收-參考時脈及一回授時脈且產生複數個邏輯信號以表 示參和械及回授_之間之相位差異；—電荷幫浦，用於將此些 邏輯信號轉換為-第—電流信號；—切換電容迴路濾波^，用於接 收及處理此第-電流信號及__第二電流信號，以產生_電壓信號； 一切換電料脈產生S，其根據參考雜而運作，聽產生複數個 控制信號以控制切換電容迴路濾波器；一可變振盪器，用於接收此 電壓信號及產生-触時脈；錢—喊電路，驗接收輸出時脈 及提供回授時脈予相位偵測器。 本專利揭露一種鎖相方法，此方法包含:接收一參考信號及一 回授信號；偵測參考信號及回授信號間之一相位差異，藉由一差異 信號表示已偵測之相位差異’使用一切換電容電路對此差異信號進 行濾波’使用切換電容電路之一輸出電壓以控制一電壓控制振盪 器，使用此電壓控制振盪器之一輸出信號以產生回授信號，產生一 時序信號’以及藉由此時序信號以控制切換電容時序。 本專利揭露一種迴路濾波器，此迴路濾波器包括有一取樣開 關’其用以接收一輸入信號及一取樣控制信號；一取樣電容係與此 1337809 ，樣開關及-參考電壓可操作性地連接；一轉移開關係與此取樣電 合可操作性地連接並接收—轉移控制魏；以及—電流電壓轉換電. 路’、電!生地連接此轉移開關並輸輸出一電壓信號以控制一電壓控 制振盡器；其中’此取樣開關與轉移開關不會於相同時間導通。其 中，此取樣開酸轉移開關之導稱間皆短於—參考信號之週期。 本領域的技術人員在仔細研究附圖並閱讀完具體實施方式之 後，通過對本發明的實踐，將瞭解本發明的其他目的和特徵。茲為 使貴審查委員對本發明之技術特徵及所達到之功效有更進一步之 瞭解與涊識，謹佐以較佳之實施例及配合詳細之說明如後。 鲁 【實施方式】 在本揭路書中’ ·5虎碼的標示說明被提供，多個裝置、電路、組 件及其方法，用以提供本發明的實施例之構思能夠讓人充分了解。 熟知此技藝者能清楚的明瞭，然而，在沒有一個或多個實施詳細說 明下，本發明能被具體之實施。在其它的範例中，為人所熟知細節 說明不會出現或描述，以避免會混淆本發明構思。 如第3圖所示，此圖繪示根據本發明之一實施，如鎖相迴路的 鲁 一電路300之一功能方塊圖。在此實施例中，一相位頻率偵測器 (PFD)310比較一輸入信號(如，一參考時脈）與一回授信號(如，一 回授時脈）。相位頻率偵測器310之輸出訊號可表示這兩種信號之 間的相位差異。在此描述的實施例中，相位頻率偵測器31〇之輪出 信號包含兩種邏輯信號（一向上(UP)及一向下(⑽)信號）。電荷幫 浦電路(CP)320將此UP信號及DN信號轉換至一電流信號。此電荷 幫浦電路320 供此電流彳g號至—切換電容迴路淚波5| 10 1337809 (switch-capacitor i00p filter，SCLF) 33〇，其中此切換電容迴 路滤波器330將此電流信動I換為一控制電壓，以控制一由批 制振盪器340來具體實施之可變振蘯器。此切換電容迴路^ 330根據由切換電容時脈產生器35〇所產生的複數個時序信^而j 動。此切換電容時脈產生器35〇係根據由該參考時脈所提^°時 參考而產生複數_序信號。因此，齡DN _與此參考時脈 同v仁疋用於可★振堡$(如電壓控制振^器）之控制電壓與由切 換電容電路所產生的參考時脈將同步。所以上述提及的非均句' 問題將會減少。 而根據本發明’將會有多個實施例用以實施該切換電容迴路液 波器330及該切換電容時脈產生器35〇。以下為本實施例介紹。 切換電容迴路渡波器330之一第一實施例揭示在第4圖;。此 -實施例中，i刀換電容迴_波1!包含—第—開關、一取樣電 容Cs、-第二開關420、-回授電路及一運算放大器，其中， 該回授電路包含一串聯的電阻尺及電容c。在圖中可知在二電路 方塊示意圖中的-”接地，，符號代表具―固定Dc電壓之一電路節 點，不必然代表零電壓值。此第一開關41(H系根據一第一時序信號 ，而運作，同時’此第二開關420係根據一第二時序信號 作。來自-兩相位非重疊時脈結構之兩時序信號办與砍係根據參 考時脈而產生。此第-時序信號01定義為一，，取樣相位”，同時， 此第二時序信號必2定義一，，轉移相位’，。在取_位期間：办 為高邏輯準位；Φ2為低邏輯準位；且開關呈打開狀態，開關42〇 呈關閉狀_，以絲自f荷幫浦電路之電流信號被導通至取樣電容 Cs及藉由取樣電容G而進行積分。在齡她_:办為低邏輯 1337809 =㈣南邏輯準位；且開關侧呈關閉狀態，開關伽 悲，以及Φ取樣f容&觸存的電荷被移轉至由 ^ 成的主動濾波器，其t，此反相放大__ 授電路所建構。如第4圖之時序示：= 苐吻序㈣大虹鶴巾在參树 =於者參考， j攻思未者-適當取樣相位因為於穩態内的即脈衝大部分
之上升邊緣的周圍。而此第二時序錢2係由 夕個被針在參考時脈之下降邊緣，且具有略小於參考時脈週期之 脈衝見度的-半之脈衝寬度的脈衝顺成。這意味者—適當轉移相 位因為於鷄_乎沒有up/DN脈_在鱗考時脈之下降邊緣 的周圍:此切換電容電路係根據本實施例需求而作處理，如達到一 基本穩態值，其值大約為此參考時脈週期的一半。
增加額外的電路元件能增進此迴路遽波器之成效。舉例來說， 一具有R_C 1路之外加電容分流器（capacitor shunt)能被加入在 此回授路徑中。同樣地第二組R_G電路能被增加至運算放大器 之輸出端及接地點之間。在此實關中，第二組R_G電路之電阻及 電容相搞接之節點的電壓可作為驗賴控纖堡器之控制電壓。 切換電容迴路濾波器33〇之一第二實施例揭露在第5圖中。在 -實施例中，切換電容迴路濾、波器5⑼包含—取樣電容G、四個開 關510’ 520，530及540、一包含一串聯的電阻R及電容c之迴路 濾波器以及一緩衝放大器550。此緩衝放大器具有非常高輸入阻抗 及非常低輸出阻抗，且此緩衝放大器輸出電壓跟隨自身的輸入電 壓。一緩衝放大器可用一運算放大器來實現，此運算放大器具有一 12 1337809 二垃=一”輸入端以及一輪出端，其中此“+”輸入端 被連接m緩衝放大ϋ之輸人端，而輪出端被連接到，輸 入Γ而ί也：皮連娜匕緩衝放大器之輪出負載。此兩開關51〇及 ^ \ 時序仏切1而工作。其餘兩開關520及540依據-
第二時序信號砍而工作。此兩信號办與办形成依據參考時脈之一 兩相位不i疊的時脈結構’如同在被第4圖中的時序圖所繪示的第 -實施射的方式。在取樣她躺：φι為高祕準位；办為低 邏輯準位’且開關510及咖呈打開狀態；開關52()及54()呈關閉 狀態。因此’電何幫靴P)之輸出電流被連接到取樣電容&，且會 ，此，樣電令Cs積分。在轉移相位期間：办為低邏輯準位；办為 问邏輯準位’且5亥開關510及530呈關閉狀態；開關520及540呈 關閉狀態。因此’輯電紅s之正端與電阻R之正端連接；取樣電 容Cs之負端輕，而此_獻$之輸入端 與電阻R之正端連接。因此，被儲存在取樣電容&中的電荷會經由 電阻R而被移轉至電谷C。根據本實施例的此切換電容電路需要在 約略參考日械職的-半内可穩定(奶⑽下來。 增加額外的電路元件可增進迴路遽波器之成效。舉例來說，一 外加電谷或複數個電容可被增加至電阻之正端及接地點之間。同樣 地’-第二、组R-C f路能被增加至電阻之正端R及接地點之間。在 此實域巾’在第二組Η電路之電容及電阻之節點的電壓作為用 於電壓控制振蘆器之控制電麗。 。月續參閱第5圖，此圖顯示另一實施例，其藉由移除開關53〇 及540 ’在，又有改變時脈結構下，將取樣電容&之負端直接地連接 至缓衝放大器550之輸出端。請參閱第5目，，，電荷注入效應 1337809 (charge injection)”的問題可能與切換電容電路有關聯。在以下 所揭示的實施例中，多種技術係藉由適當地使用一切換電容電路之 時脈結構以減少電荷注入效應。舉例來說，兩種新的時脈，亦是川 及π可分別取代用於控制開關530及540之φ,及<^2。這兩種新 的時脈係為分別將办及⑦2稍微地修正而產生’用以減少電荷注入 效應。此時脈φ1Ν之上升邊緣稍微地領先時脈φι之上升邊緣及時脈 —之下降邊緣鑛地落後時脈φ,之下降邊緣。同樣地，時脈心 之上升邊緣稍微地領先時脈Φ2之上升邊緣及時脈之下降邊緣 稍微地雜時脈02之下降邊緣。”料疊雜，，之原理仍符合時 脈爪及φ2Ν之間。亦是’此新的時脈信號‘及⑽之寬度分別長 於時脈錢<^及办之寬度。在-實關巾，_時齡號·及 .之寬度皆小於但接近此參和械之一半週期。在一範例中，前 述新^脈信號之寬度長於此參考時脈的概週期之寬度。在一範例 令’前述新雜賤之寬度長於此參树脈的娜聊之寬度。這 =的時脈錄的產线符合時序_，械時序_已為熟知此 技藝人士所知悉，故在此不再撰述。 及弟51内=實施例所實施之”取樣相位,，或，，轉;才: 可選擇的重置電路(未見二在中第)1::= 號⑽工作）_她_傭 1337809 負端。在第5圖内所顯示的第二實施例中，可選擇的重置電路(未 見於此圖中）係使用一外加電路（根據第三信號Φ3而工作）以在重 置相位期間將取樣電容Cs的正端與負端連接起來，也就是將此電容 短路。 於第4圖所揭示的第一實施例及在第5圖所揭示的第二實施例 中，此切換電容電路需要在約略該參考時脈週期的一半内可穩定 (settle)下來。假使某種情況下因技術困難度過高以致難以符:時 序上的需求，本實施例可運用一時間交錯“ time—interleaved,r取 樣結構，係根據大致二者之一因素以減輕時序上的需求。在一時間 交錯取樣結構，將對此參考時脈在，，偶週期”及，，奇週期，，之^進 行交替及分別地處理前述週期。 凊參閱第6圖，此圖式繪示將，，時間交錯 (tinie-interleaved) ”取樣技術制至第4圖_第 ^ 實施例，切換電容迴路紐器_包含__⑽.、 糾此回授電路包含-電阻R及其所器_= 〇係根據-第—時序信號爪而工作 歼 第二時序仲φ A A ^ b弟-開關620係根據一 ΓΓΓΙ 630 這歧四個時奸1 根據—第四_錢队而工作。 相位分別是偶週' 轉移結構之四個相位。這四個 週j取樣、偶週期轉移、奇週期跑接六、 於偶週期取樣相位a /樣及可週期轉移。 樣電容(：、_八獨來自知幫輕路之電麵連通及藉由取 、刀。於偶週轉移她期間，絲樣電容^所儲 15 1337809 存的電荷被移轉至主動遽〉皮器。其中此主動濾;皮器包含運算放大器 65^及其所串聯的之R_c回授電路。於奇週期取樣相位期間，來自 電荷幫浦魏之電缝連通及齡取樣絲Cs。而被齡。於奇週 期轉移相位_，在取樣電容存的電荷被移轉至主動迴路 遽波器’其中主動滤波器包含運算放大器65〇及其所串聯的之r_c 回授電路。一較佳實施例，而在，，偶週期取樣，，及”偶週期轉移，， =，’或在”奇週期取樣”及”奇週期轉移”之間，或在”偶週期 取樣及，奇週期轉移，，之間，或在，，偶週期轉移”及，，奇週期轉 ^之間皆沒有存她重疊關題。在第6_示四個相位時脈之 時序示意圖。 一種類似相同的技術能被應用在第5圖中的實施例。請參 7圖同將第5圖中的-實施例揭示的”時間交錯，，取樣技術運用至 _ :在第7圖的實施例巾，切換電容迴路渡波器包含八個 : s —緩衝放大S 790以及-包含一串聯R_c電路之迴路 慮波器。開關710及開關730依-第一時序信號队而工作 開關740依一第二時序信號队而工作。開關750及開關770 依:第二時序信號φ|。而工作。開關76〇及開關依一第四時序 工作。上述四個時序信號皆與參考時脈同步化。這些四 個相位:Φ"，队’及办。定義一已交錯取樣—及—轉移結構之四 :相=4是偶賴轉、偶職轉移、奇週期取樣及奇週 =補目位綱，來__路之鞠_及藉 ^一取樣電容⑽被積分。於__移她綱，在取樣電 “所儲細電荷透過電阻“被移概電紅。於奇週期取樣相 16 1.337809 位八來自電何幫浦電路之電流被連通及藉由第二取樣電容Cs。 而於可週期轉移相位期間，在此第二取樣電容Cs。所儲存 的^透過電阻R而被移轉至電容C。—較佳實施射，在，，偶週 期取木*偶週期轉移”之間’或在”奇週期取樣”及” 奇週期 轉移之間，，或在，，偶週期取樣，，及，，奇週期轉移，，之間，或在” 移’及”奇週期轉移，，之間皆沒有存相位重疊的問題。在 第6圖内的此_相位時脈之時序示意_應祕此實施例中。 熟知此技藝之人士可稍微地修正此時脈結構，即減少前述所提 及的電荷注人效應，，的問題。舉例來說，—種方式係將前述提及 的四鑛的時脈相位I、分別取代用於控制開 關730、770、740、及780之時脈相位0ie、φι。、办。及砍。。時脈 Κ上升邊緣稍微地領先時脈0Ie之上升邊緣辦脈—之下降 邊緣稍微地落餅脈0le之下降邊緣。相__時賴係應用至 ΦΐοΝ 及⑦丨。，^2eN 及 ^2e，φ2〇Ν 及 φ2。。 一 在第8圖所揭示切換電容迴路濾波器33〇之—第三實施例。在 此實施例中，切換電容迴路濾波器咖包含三個開關—㈣:請、 ;30，一取樣電容Cs，一運算轉導放大器(〇perati〇nai
Trans-conductance Amplifier, 〇TA)840 及一電阻 R 及其 之-電容C。能將運算轉導放大器_的輸人電壓轉換為：：電 流之運算轉導放大H _有非常高的輸確抗及有非常 阻抗。此第-開關81G依-第-時序信號φι而工作。此^ : 820依一第二時序信號办而工作。此第三開關83〇依—第三時^ ▲
號砍而工作。而來自一三相非重疊時脈結構之三個信號办'、⑦L ⑦3亦相似於先前在第一實施例對應之”重置時脈”，_ 2及 /、〒二相非 1337809 重疊時脈結構係根據參考時脈而來。第一時序信號φ〜 ” 樣相位，，。第二時序信號Φ2定義一”轉移相位。第=義一二取 :3定義一，，重置相位’’。如第八圖所示’取樣電容心夺::二 异轉導放大器840之反相輸入端皆為接地端。在— 、 取樣電容cw端及·解放大器8歡反相輸人㈣中 一固定DC電壓端。於取樣相位期間，办為高邏輯位 邏輯位準；⑽低邏輯位準；且開關81〇呈打開狀態，門關·= 呈關閉狀態;開關830呈關閉狀態，以及來自電荷幫浦：關= 信號被連通及藉鋒樣電容CS碰積分。轉移相㈣獨之办= 低邏輯位準；砍為高邏輯位準；Φ3為低邏輯位準丨關二 關閉狀態’開關820呈打開狀態，開關83〇呈關閉狀態:以及= 二導放大器840將跨越取樣電饥娜轉換為—電:及驅動此； ^fai； 準；少2為低邏輯位準；㈣高邏輯位準;且開關8ι〇呈關 閉狀態’開關820呈關閉狀態’開關83〇呈打開狀態，以及所儲存 在取樣電容Cs(如接地端或一負電壓端）之電荷被放電。 在另一實施例中，一根據時序信號必而工作之可選擇第四開 關(山未見於圖式）可加人於運算轉導放A||84G之輸出端及電阻^ f端之間。因而，當切換電容迴路濾波器8〇〇不處於轉移相位時， 則述的電路配置可防止電容C產生漏電流現象。 >仍請參閱第8圖，增加額外的電路元件可增進迴路濾波器之成 效。舉例來說，-外加電容分流器電路可被增加在—蝴路徑。同 樣地’一第二組R_c電路能被增加至此運算轉導放大器及接地點之 18 1337809 間。在此實施例中，在第二組R-C電路之電阻及電容之節點的電壓 作為用於電壓控制振盡器之控制電壓。 前述實施例中提及的切換電容迴路濾波器皆具有被集中在參 考時脈之上升邊緣之取樣相位。這是因為在穩態時電流脈衝總是產 生於參考時脈之上升邊緣的周圍。然而，鎖相迴路需要花費一此時 間以進入穩態狀況。根據本發明另一實施例，多相切換電容迴路濾 波器只有在穩態期間被致能。在轉移相位期間，此切換電容電路被 略過(bypass)而電荷幫浦（CP)之電流直接地通過至迴路濾波器。舉 例來說，於第4圖内所揭示的第一實施例中，於暫態期間，兩相位 時序彳§號心及Φ2。被迫處於高值。此舉，將可有效地略過取樣電 容Cs且使取樣電容cs無效（由於運算放大器430之負回授的效應， 所以取樣電容Cs作為一虛擬接地)及直接地將電荷幫浦的電流導通 至主動濾波器，其中此主動濾波器包含被連接至配置成反相放大器 的運算放大器430，而前述反相放大器包括一電阻r與該電阻所串 聯之一電容C所組成之一回授電路。相類似的技術已在前述實施例 所使用。 在第9圖之一實施例中，切換電容（SC)控制器95〇係用以產 生可致能該切換電容電路之一致能信號SC_ENABLE。此SC控制器 950接收參考時脈及根據參考信號而產生該致能信號SC_ENABLE。 於暫恶期間，SC—ENABLE信號被設定為低，藉此禁能(disable)切 換電容迴路濾波器之切換電容的功能，且直接地將電荷幫浦的電流 導通至在切換電容迴路濾波器内的迴路濾波器。於穩態期間， SC—ENABLE信號被設定為高，藉此致能切換電容迴路濾波器的切換 電容的功能。在一實施例中’於一已預定的時間内SC_ENABLE信號 19 1337809 係被初始ό又疋為低，之後，設為兩。在一實施例中，使用一適當的 重置計數器且此SC-ENABLE信號被設定為低直到計數器輸出信號 在重置後達到一已預定值。 如在第10圖内的一實施例，一切換電容迴路濾波器係應用於 具相位雜訊相消之一分數式—Ν合成器（fracti〇nal， synthesizer)。此分數式—N合成器1000包含一相位頻率伯測器 1010，此相位頻率偵測器1〇1〇接收一參考時脈及一回授時脈及產 生如UP彳s號及DN信號此些用於表示兩種時脈之間的相位差異之邏 輯信號；一電荷幫浦電路1〇2〇，其將此些邏輯信號轉換為一第一 電流信號；一切換電容迴路濾波器1〇3〇，其接收及處理第一電流 k號及一第二電流信號以產生一輸出電壓；一 sc時脈產生器 _，其根據參考時脈而工作，用於產生複數個時序信號以控制切 換電容迴路ϋϋ 1G3G ;-電壓控制㈣器1G5()，其接收來自切換 電谷迴路濾1030之輸出電壓以及根據接收的電壓喊生一輸出 時脈’ -多核除法器（mult卜m〇dulusdivider，麵^刪其接收 輸出時脈及除降此輸㈣脈至回授時脈之頻率；—三角積分調變器 1070 ’其根據回㈣脈而運作。此三角積分調變器咖接收一二 數數字从將此分數財以艘至—連輕數字以提供該多模除 ，器麵來控制純除法器删之除數值；一相位雜訊估測電路 80 ’其對此分數數帛及三角積分調魏刪的輸出值進 理以^生相位雜訊的-估測值；—數位類比轉換器_，盆根據 ^日植而工作’轉此她雜難難難絲 抗、，，。果兩者的電流輸出值藉由直接連接自身的輸出節點而被加 1337809 執行三軸分喔及對此她雜訊進㈣敎方法已是熟知 所知悉，故在此不再赘述。舉例來說，前述所提及的技 二:已由作者P編rti et al所撰寫的文章標題，’“融-• GHZ delta-sigma fractional-N PLL with l-Mb/s in-loop ator” 及在 January 测4 issue 〇f 版〖哪 j〇u⑽丨 〇f
Ch—出現。此切換電容迴路攄器_係根據前 述所提及的實施例可被實施。
實施例，帛10圖之數位類比轉換器_需要在一脈讎式 下運作’其輸出電流只有在切換電容迴路親器聰在進行取樣 相位期間才侧啟。在㈣巾’此峨時脈在触此參考時脈有良 =的成效，即使數位類比轉換器1〇9〇根據參考時脈運作，其時序 需求亦:符合。在另一實施例中，一計數器係用以指出鎖相迴路已 ，於穩態。在另-實施财’切換電容迴路渡波器刪之切換電 容功能只有在穩態細被開啟。在另—實施例中，此相_訊_ 電路1_及數位類比轉換H腦只有在穩態期間被致能。
本發明所標示的某些元件如開關，係用以運作於電性連接戋是 不連接其他it件。_的-實施樣祕包含至少—個電晶體。此2 電晶體具有-運作速度’ _換速度，而嫌麵係_切換電^ 電路之運作參數的一部份。 、 斤以上所述係利用較佳實施例詳細說明本發明，而非限制本發明 之範圍。大凡熟知此類技藝人士皆能明瞭，適當而作些微的改變及 調整’仍將不失本發明之要義所在，亦不麟本發明之精神和^圍。 1337809 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯 易懂，所附圖式之詳細說明如下： 第1圖繪示一習用鎖相迴路(PLL)之電路方塊示意圖； 第2圖繪示一習用鎖相迴路之一實施時序圖； 第3圖繪示根據本發明之一實施例，一鎖相迴路係使用—切換 電容迴路濾波器之電路方塊示意圖； 第4圖繪示一切換電容迴路濾波器及其所相關連的時序圖； 第5圖繪示一切換電容迴路濾波器之一實施例示意圖； 肇 第6圖繪示一切換電容迴路濾波器係使用時間交錯取樣之一 實施例示意圖； 第7圖繪示一切換電容迴路濾波器係使用時間交錯取樣之一 實施例示意圖； 第8圖繪示一切換電容迴路濾波器之一實施例示意圖； 第9圖繪示只有當鎖相迴路達到穩態時，一鎖相迴路係運用一 控制器以致能切換電容功能之另一實施例示意圖；以及 第10圖繪示一鎖相迴路將切換電容迴路渡波器使用於具相位 φ 雜訊相消之一分數式合成器之另一實施例示意圖。 【元件符號說明】 100頻率合成器； 110相位頻率偵測器; 120電荷幫浦電路； 130迴路濾波器； 140電壓控制振盪器； 210, 220，230，240 脈衝; 300電路； 310相位頻率偵測器； 22 1337809
320電荷幫浦電路； 330切換電容迴路濾波器； 340電壓控制振盪器； 350切換電容（sc)時脈產生 器； 410開關； 420開關； 430運算放大器； 500切換電容迴路濾波器； 510，520，530 及 540 開關； 550緩衝放大器； 600切換電容迴路濾波器； 610、620、630 及 640 開關; 650運算放大器； 700切換電容迴路濾波器； 710、720、730、740、750、 760、770及780八個開關； 790緩衝放大器； 800切換電容迴路濾波器； 810、820、830三個開關； 840運算轉導放大器； 900頻率合成器； 910相位頻率偵測器； 920電荷幫浦電路； 930切換電容迴路濾波器； 940電壓控制振盪器； 950 SC控制器； 960 SC時脈產生器； 1000分數式-N合成器； 1010相位頻率偵測器； 1020電荷幫浦（CP)電路； 1030切換電容迴路濾波器； 1040 SC時脈產生器； 1050電壓控制振盪mvCO); 1060多模除法器（MMD); 1070三角積分調變器； 1080相位雜訊估測電路； 1090數位類比轉換器。 23
Claims (1)
1337809 十、申請專利範圍： 1. 一種鎖相方法，該方法包含： 接收一參考信號及一回授信號； 根據该參考信號以產生複數個時序信號； 偵測該參考信號及該回授信號間之一相位差異； 依據該相位差異產生一電流信號； 、占 >使用一切換電容電路（switch—capacit〇r)來處理該電 流信號，其中，該切換電容電路包含一取樣電容、—負栽電 容及複數個_，該複數侧難據該複數辦序信號使該 切換電容電路操作在—取樣她以及—轉移她，其中在該 取樣相位巾’藉由該取樣電容取樣顧分該錢信號，在該 ，移相位中’使用-主動濾波如幫助該取樣電容儲存之^ 荷轉移至該負載電容，以產生一電壓輸出信號； 使用該切換電容電路所輪出之該電壓輪出信號，以控制 —可變振盪器；以及 使用邊可_盪|§之-輸出信號，以產生該回授信號。 2.如申請補範鮮丨項所述之方法，其巾細該相位差 異之步驟更包含產生複數個邏輯錢以顯示該相位差異。 如申請侧棚第1項所叙方法，其中誠數個時序 =號包含用以定義棘樣相位之—第—時序信號及用以定 義该轉移(charge-transfer)相位之一第二時序信號。 24 1337809 4.如申請專利範圍第3項所述之方法，其中該取樣相位及 S亥轉移相位係為非重疊（n0n_0Ver 1 app i呢）。 5·,如申請專利範圍第3項所述之方法，其甲該取樣相位幾 乎被集中（centered)至該參考信號之一第一邊緣。 6. 如申請專利範圍第5項所述之方法，其中該轉移相位幾 乎被集中至έ亥參考信號之一第二邊緣。 7. 如申請專利範圍第3項所述之方法，其中該複數個時序 信號更包含用以定義一重置相位（reset phase)之一第三 時序信號’該帛三時序信號侧以重置該取樣電容上所儲存 的電荷。 8. 如申請專概圍第1獅述之方法，其中社動遽波器 包含一運算放大器以及一回授電路。 σ 9. 如申請專利範圍第1項所述之方法，其中於該轉移相位 期間’儲存於該取樣電容上的電荷接近於零。 10·如申請專利範圍第丨項所述之方法，其中產生該複數個 時序#號之步驟包含產生的一第一群時序信號及一第二群 時序信號，其中來自相同群之任二個時序信號有相_時 序，但來自不同群之任二個時序信號有不同的時序。 11.如申請專利範圍第丨項所述之方法，其中產生該複數個 時序彳5號之步驟包含產生的一第一時序信號、一第二時序作 號、一第三時序信號及一第四時序信號，其中該第一時序信 號不會與該第二時序信號重疊，該第-時序錢不會與該^ 25 f時序信號重疊，該第二時序錢不會與該第四時序信號重 宜，以及该第三時序信號不會與該第四時序信號重疊。 12·如申請專纖圍第η項所狀方法，巧該 係為-Β夺脈信號，其在一偶週期及一奇週期之間進行交^ 邊第一時序信號係幾乎被集中在該參考信號之該偶週期之 上-邊緣；以及該第三時序信號賴乎被集中在該參考信號之 5亥奇週期之一邊緣。 13如中請專觸㈣丨項所述之方法，財產生該複數個 =信^步魏含產生—邏輯信號，其中該邏輯信號係設 疋:’、、*值以在-彳；；始化時期禁能⑻灿⑻該切換電容 電路功能’而魏輯錄設定為—第二絲致能(enabie)該 切換電容電路功能。 1如中請專利範圍第1項所述之方法，其中該可變振盪器 係為一電壓控制振盪器。 如I請專利範圍第14項所述之方法，其中產生該回授 驟更包含使用—除法器以進行除降(divide down) 5亥可雙振盪器之該輪出信號之頻率。 1曰6.專她圍第15項所述之方法，其中該除法器係 疋一多椒除法器（_ti_mcxlulusdivider)e 17· —種鎖相方法，該方法包含： 接收一參考信號及一回授信號； 雜考錢以經複触1時序健，織數個時序 W包含肋城-取樣她之時序㈣、用以定義 轉移相位之一第二時序信號，及用以定義一重置相位之一 第三·時序信號； 债測該參考信號及該回授信號間之一相位差異； 依據該相位差異產生一電流信號； 使用一切換電容電路來處理該電流信號，該切換電容電 路包含:取樣電容、-貞載電容及概個_，簡數侧 關根據該S—轉信號使該切換電容電路操作在該取樣相 位:以藉由該取樣電容取樣該電流賴，簡數個開關根據 該第二時序信號使該切換電容電路操作在該轉移相位中，使 該取樣電容儲存之電荷祕錢貞㈣容域生—電壓輸 出信號，該複數個開關根據該第三時序信號使該切換電容電 路操作在該重置她，以重置絲樣電容上所儲存的電荷； 使用該切換電容電路所輸出之該電壓輸出信號，以控制 一可變振盪器；以及 使用該可變振盪器之一輸出信號，以產生該回授信就。 18. —種鎖相方法，該方法包含： 接收一參考信號及一回授信號； 根據該參考信號以產生複數個時序信號； 偵測該參考信號及該回授信號間之一相位差異； 依據該相位差異產生一電流信號； 27 J^/8〇9 使用一切換電容電路來處理該電流信號，該切換電容電 路包含一取樣電容、一負載電容及複數個開關，其中使用該 複數個時序信號，以控制該切換電容電路之該複數個開關； 使用該切換電容電路所輸出之該電壓輸出信號，以控制 一可變振盪器；以及 使用該可變振盪器之一輸出信號，以產生該回授信號； 其中產生該複數個時序信號之步驟係產生一第一時序 ^號、一第二時序信號、一第三時序信號及一第四時序信 鲁 ，，且該第一時序信號不會與該第二時序信號重疊，該第一 時序信號不會與該第三時序信號重疊，該第二時序信號不會 與該第四時序信號重疊’以及該第三時序信號不會與該第四 時序信號重疊。 19.如申請專利範圍帛18項所述之方法，其中該參考信號 係為-時脈錄，其在—偶聊及—奇卿之間進行交替； 該第-時序信號係幾乎被集中在該參考信號之該偶週期之 邊緣’以及5亥第二時序信號係幾乎被集中在該參考信號之 φ 該奇週期之一邊緣。 20· —種鎖相方法，該方法包含： 接收一參考信號及一回授信號； 根據該參考信號以產生複數個時序信號； .偵測該參考信號及該回授信號間之—相位差異； 依據該相位差異產生一電流信號； 28 1337809 使用一切換電容電路來處理該電流信號，該切換電容電 路包含一取樣電容、一負載電容及複數個開關，其中使用該 複數個時序信號，以控繼娜電容電路之該複數個開關； 使用該切換電容電路所輸出之該電壓輸出健，以控制 一可變振盪器；以及 使用該可變滅H之-輸出健，以產生制授信號；
其中產生該複數個時序信號之步驟包含產生一邏輯信 號’其中該邏輯信號係設定為―第―值以在―初始化時期^ 能（disable)該切換電容電路功能，而該邏 a二 第二值來錄(咖_該切魏容料舰。b ^ 21. —種鎖相迴路(PLL)包含： -相位偵測器’用於接收—參考時脈及—回授時脈，以 22生複數個邏輯信號以表示該參考時脈及該回授時 脈之間的一相位差異；
號； 電荷幫浦，用於將該複數個邏輯信號轉換為一 電流信 一切換電容電路，其包含—取樣電容、— 生控制信號所控制的複數個_，該切換i 窀路將5亥電&信號轉換為一電壓輸出信號； —可變歸ϋ，係由魏_出信__ 輪出時脈’射該回授時脈係與該輸出時脈相嶋，·、以及 29 w _控制產生益，根據該參考時脈，以產生該複數個週期 性控制信號； 其中該複數個週期性控制信號包含一具有一 2一=信號’及一具有—第二時序之第二控制信號二 k序上該取樣電容將該電流信號積分，以及在在 序上該取樣電雜電荷御 / - 更包含-主動濾波器，以於該第二 綠轉移舰㈣電容。#寸序幫助錢荷自該取橡 料概賊狀船啤路，篆”祕 同。。撒控祀m之聽該參考時脈之職係實質上稍 23. 如申請專利範圍第 個週期性控制信號之工作仙迴路’其中該複案 50%。 迥/月（duty Cycle)實質上操y 24. 如申請專利範圍第2 時序幾乎被隼中至c所述之鎖相迴路’其中該， 成千破集中至該參考時脈之-第二邊緣。及趣，時 25. 如申請專利範圍第？ 個週期性控制信號包a所迷之鎖相迴路，其中該複1 :’及，-第，r二=序之第一 a.如申請專利範圍第 時序不會與該第二時 員所述之鎖相迴路，其中該， 重愛，該第一時序不會與三時/ 1337809 ^該^：^會與該第叫序重疊，及該第三時序不 被集中在該偶二I::進行交替，該第-時序幾乎 在該奇週期之-第邊緣，及該第三時序幾乎被集中 時序專:1:圍第27項所述之鎖相迴路，其_該第— 且其工^^質上二倍於該參考時脈之週期 時岸專利犯圍第27項所述之鎖相迴路，其㈣第二 且其工物=^=上二倍於吻較蝴 30· 一種鎖相迴路(PLL)包含： 相位偵測器，用於接收—參考 — 及用於產生魏觸輯域以絲齡;’以 脈之間的—相位差異； 乂考時脈及_授時 號； 電荷幫浦，用於將該複數個邏輯信號轉換 為一電流信 切換電容電路，其包含一取樣電容、 號； 可變振盪器’係由該電壓輸出信 說所控制，用於產生 輪出時脈，其巾如斜耗 31 控制產生器，根據由邊參考時脈，以產生該複數個週 期性控制信號； 其中該複數個週期性控制信號包含一具有—第一 之第-控制信號’一具有一第二時序之第二控制信號，—具 有一第f時序之第三控制信號，及-具有-第四時序之第^ 控制信號，且該第一時序不會與該第二時序重疊，該第— 序不會與該第三轉重疊，該第二時料會無^時^ 遣，及该苐二時序不會與該第四時序重疊。
=·如申請專利範圍第30項所述之鎖相迴路，其中該 ¥脈在-偶週期及—奇週期之間進行交替，該第—幾 被集中在該偶週期之—第—邊緣，及該第三時序 在該奇週期之一第一邊緣。 皮第中 32.如申請專利範圍第31項所述之鎖相迴路，立中^第― 時^該第三時序之週期實質上二倍於該參考時脈^週期 且其工作週期接近於幾乎25%。
3士3.如申請專利範圍第31項所述之鎖相迴路，其中該第二 時^及該第四時序之週期實質上二倍於該參考時脈^週^ 且，、工作週期接近於幾乎5〇%。 34. —種頻率合成器，包含： 、—相位偵測H ’用於接收—參考時脈及—回授時脈，且 產生複數個“輯彳§號以表示該參考g彳脈及該回授時脈之 之一相位差異； 32 1337809 一電荷幫浦，用於將該些邏輯信號轉換為—第一電漭二 號； 汍信 一切換電容迴路濾波器，用於接收及處理該第—電节上 號及一第二電流信號，以產生一電壓輸出信號； 一切換電容時脈產生器，其根據該參考時脈而運作，r 產生複數個控制信號來控制該切換電容迴路遽波器； 乂
一可變振盪器，用於接收該電壓輸出信號及產生一輪出 時脈；以及 · 一回授電路，用於接收該輸出時脈並提供該回授時脈予 該相位偵測器； 其中該切換電容迴路濾波器包含有具有一第—時序之 一第一控制信號所控制之第一開關、具有一第二時序之—第 二控制信號所控制之第二開關、一取樣電容及一負載電容；
其中該取樣電容係依據該第一時序以積分該第—電流 信號及該第二電流信號，及該取樣電容係依據該第二時序將 該些電荷移轉至該負載電容，且該切換電容迴路濾波器更包 含一放大器，用以幫助於該第二時序之上的電荷轉移。 35.如申請專利範圍第34項所述之頻率合成器，其中該回 授電路包含： 一多模（multi-modulus)除法器，將該輸出時脈除降 (divide down)至該回授時脈之頻率； 33 —角積分調變器（delta-sigma modulator)，根據該 =時^運作’該調魏躲接收—分數數字及將該分數 予凋麦成一連續整數數字，且該連續整數數字被連續地使 用以控制該多模除法器之-除數值； 崎、*相位雜矾估測電路（phase noise estimate)，係使用 =連續整數數字作為該除數值之該分數數字，以產生一相位 雜矾之一估測值；以及 第-雷比触11 ’祕㈣她雜雜離轉換為該 ^—电流4吕號。 -6時圍第35項所述之頻率合成器，其中該第 ’序4手被針至該參考時脈之—第一邊緣。 如申請專利範圍第35項所述 考時脈係在-偶週期及一奇週期之門：二成：其中5亥參 序幾乎被集中在該偶週期之一第—_。仃父此亥第一時 38.如申請專利範圍第37項 換電容迴路濾波器更包含，其中該切 sampling capacit〇r)、具有一 ，電容（alternative 所控制之-第三開關，及1第第三控制信號 制之一第四開關。 弟四控制信號所控 39.如申請專利範圍第38 -時序不與鄕二時騎4，該^解合成ϋ，射該第 重叠，該第二時序不會與該第四 $不會與該第三時序 會與該第四時序重疊。 更資，及該第三時序不 34 1337809 :時==圍？項所述之頻率合成器，其中該第 一時序幾乎破集中在該奇週期之一第一邊緣。 如申請專利範圍第40項所述之頻率合成器，交 =取依據該第三時序以積分該第―電雜號及該 第-電以號，其中該取樣電容係依_第 荷移傳至該負載電容。 钟m電 42. —種頻率合成器，包含： 一相位偵測器，用於接收-參考時脈及—回授時脈且產 生複數個邏輯信號以表示該參考時脈及該回授時脈之間之 一相位差異； a 龙一電荷幫浦，用於將該些邏輯信號轉換為一第一電流信 〇 一切換電容迴路濾波器，用於接收及處理該第一電流信 旒及一第二電流信號，以產生一電壓輸出信號； Q 以 -切換電容時脈產生器’其根據該參考時脈而運作， 產生複數個控制)¾破來控制該切換電容迴路減波与， 一可變振盪器，用於接收該電壓輸出信號及產生—輪出 時脈；以及 -回授電路，祕接收雜㈣脈並提供軸授時 該相位偵測器； 观卞 其中該切換電容迴路濾波器包含有具有一第—時序 -第-控制信號所控制之第-開關、具有—第二時序之^ 35 1337809 二控制信號所控制之第二開關、具有一第三時序之一第一护 制信號所控制之一第三開關，及一第四時序之一苐四广制广 號所控制之一第四開關、一取樣電容、—交替取樣 其中該第一時序不與該第二時序重疊、該第一時序不會 與該第三時序重疊’該第二時序不會與該第四時序重叠，^ 該第三時序不會與該第四時序重疊。 器，其中該回 43.如申請專利範圍第42項所述之頻率合成 授電路包含： 「夕mmulti-modulus)除法器’將該輸出時脈除降 (divide down)至該回授時脈之頻率； 一二角積分調變器（delta-sip^ mQdulatGr)，根據該 =時脈而運作，該調變器用於接收—分數數字及將該分數 子射成連續紐數字，且該賴錄數字被連續地使 用以控制該多模除法器之一除數值； 料病^位雜況估測電路(細纪n〇ise estimate)，係使用 二散數數字作為該除數值找分數數字减生一相位 雜汛之一估測值；以及 第it靖啸換11，祕賴她雜減雕轉換為該 弗一電流4§號。 44·如申請專利範圍第 考時脈係在-偶戰^ *所迷之辭合成③，其中違參 序幾乎被可週期之間進行交替，且該第一時 成千被木中在該偶週期之-第-邊緣。 1337809 45. 如申請專利範圍第44項所述之頻率合成器，其中該第 三時序幾乎被集中在該奇週期之一第一邊緣。 46. 如申請專利範圍第42項所述之頻率合成器，其中該交 替取樣電容係依據該第三時序以積分該第一電流信號及該 第二電流信號^其中該取樣電容係依據該第四時序將該些電 荷移傳至該負載電容。
37
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74111905P | 2005-12-01 | 2005-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200723702A TW200723702A (en) | 2007-06-16 |
| TWI337809B true TWI337809B (en) | 2011-02-21 |
Family
ID=38214517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095144208A TWI337809B (en) | 2005-12-01 | 2006-11-29 | Switch-capacitor loop filter for phase lock loops |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7629854B2 (zh) |
| CN (1) | CN1992527B (zh) |
| TW (1) | TWI337809B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI641229B (zh) * | 2018-02-26 | 2018-11-11 | 國立交通大學 | 電荷泵電路及鎖相迴路系統 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7634038B1 (en) * | 2006-01-24 | 2009-12-15 | Cadence Design Systems, Inc. | Wideband phase-locked loop with adaptive frequency response that tracks a reference |
| JP2008035451A (ja) * | 2006-08-01 | 2008-02-14 | Niigata Seimitsu Kk | 周波数シンセサイザおよびこれに用いるループフィルタ |
| US7916824B2 (en) * | 2006-08-18 | 2011-03-29 | Texas Instruments Incorporated | Loop bandwidth enhancement technique for a digital PLL and a HF divider that enables this technique |
| CN101841330B (zh) * | 2009-03-20 | 2012-09-05 | 南亚科技股份有限公司 | 相位检测模块以及相关的相位检测方法 |
| CN102193607B (zh) * | 2010-03-11 | 2013-12-11 | 鸿富锦精密工业（深圳）有限公司 | 供电电路 |
| TWI447569B (zh) * | 2010-03-17 | 2014-08-01 | Hon Hai Prec Ind Co Ltd | 供電電路 |
| US8599985B2 (en) * | 2011-04-05 | 2013-12-03 | Intel IP Corporation | System and method for reducing lock acquisition time of a phase-locked loop |
| TWI465046B (zh) * | 2011-04-07 | 2014-12-11 | Etron Technology Inc | 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法 |
| US9197225B2 (en) | 2011-10-05 | 2015-11-24 | International Business Machines Corporation | Control voltage mirror circuit |
| JP5811937B2 (ja) * | 2012-04-16 | 2015-11-11 | 株式会社ソシオネクスト | Ｐｌｌ回路 |
| US8558728B1 (en) * | 2012-07-27 | 2013-10-15 | Dust Networks, Inc. | Phase noise tolerant sampling |
| JP5776657B2 (ja) * | 2012-09-18 | 2015-09-09 | 株式会社デンソー | 受信回路 |
| US9130575B2 (en) * | 2013-03-14 | 2015-09-08 | Samsung Electronics Co., Ltd. | Communication system with charge pump mechanism and method of operation thereof |
| US9024684B2 (en) | 2013-03-15 | 2015-05-05 | Qualcomm Incorporated | Area-efficient PLL with a low-noise low-power loop filter |
| US9660797B2 (en) | 2013-03-21 | 2017-05-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for implementing clock holdover |
| TWI512714B (zh) * | 2013-08-19 | 2015-12-11 | Sitronix Technology Corp | A power supply circuit of a display device |
| EP3033834B1 (en) * | 2014-08-01 | 2020-02-05 | MediaTek Inc. | Switched-capacitor loop filter |
| JP6503671B2 (ja) * | 2014-09-26 | 2019-04-24 | セイコーエプソン株式会社 | Ｐｌｌ回路、集積回路装置、電子機器及び移動体 |
| US9906227B2 (en) * | 2015-08-13 | 2018-02-27 | Maxlinear, Inc. | Method and system for a sampled loop filter in a phase locked loop (PLL) |
| JP2017195543A (ja) * | 2016-04-21 | 2017-10-26 | キヤノン株式会社 | 信号生成回路および信号生成方法 |
| CN107809240A (zh) * | 2016-09-08 | 2018-03-16 | 中芯国际集成电路制造(上海)有限公司 | 用于锁相环电路的环路滤波器及锁相环电路 |
| US9806724B1 (en) | 2016-09-22 | 2017-10-31 | Qualcomm Incorporated | Switched-capacitor circuits in a PLL |
| JP7336270B2 (ja) * | 2019-06-12 | 2023-08-31 | ローム株式会社 | 電源回路および集積回路 |
| US11431345B2 (en) * | 2019-12-03 | 2022-08-30 | Cirrus Logic, Inc. | Data conversion |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329599A (en) * | 1980-05-29 | 1982-05-11 | American Microsystems, Inc. | Switched-capacitor cosine filter |
| US4344050A (en) * | 1980-09-22 | 1982-08-10 | American Microsystems, Inc. | Dual channel digitally switched capacitor filter |
| US4375625A (en) * | 1981-05-21 | 1983-03-01 | Gte Automatic Electric Laboratories, Inc. | Switched-capacitor source resistor simulation circuit |
| JPS5839109A (ja) * | 1981-09-01 | 1983-03-07 | Toshiba Corp | 低域通過フィルタ |
| US4446438A (en) * | 1981-10-26 | 1984-05-01 | Gte Automatic Electric Incorporated | Switched capacitor n-path filter |
| GB2260833A (en) * | 1991-10-22 | 1993-04-28 | Burr Brown Corp | Reference voltage circuit allowing fast power-up |
| JP3488180B2 (ja) * | 2000-05-30 | 2004-01-19 | 松下電器産業株式会社 | 周波数シンセサイザ |
| US7459964B2 (en) * | 2004-03-26 | 2008-12-02 | Panasonic Corporation | Switched capacitor filter and feedback system |
| US7019571B2 (en) * | 2004-03-31 | 2006-03-28 | Silicon Laboratories, Inc. | Frequency synthesizer for a wireless communication system |
| EP1583221A1 (en) * | 2004-03-31 | 2005-10-05 | NEC Compound Semiconductor Devices, Ltd. | PLL frequency synthesizer circuit and frequency tuning method thereof |
| CN1310430C (zh) * | 2004-07-01 | 2007-04-11 | 威盛电子股份有限公司 | 锁相环电路 |
| US7145400B2 (en) * | 2004-12-02 | 2006-12-05 | Ceva Services Limited | Phase locked loop with a switch capacitor resistor in the loop filter |
| JP2006295343A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ及びフィードバックシステム |
-
2006
- 2006-11-17 US US11/601,303 patent/US7629854B2/en active Active
- 2006-11-29 TW TW095144208A patent/TWI337809B/zh active
- 2006-12-01 CN CN200610163626XA patent/CN1992527B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI641229B (zh) * | 2018-02-26 | 2018-11-11 | 國立交通大學 | 電荷泵電路及鎖相迴路系統 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1992527A (zh) | 2007-07-04 |
| CN1992527B (zh) | 2011-06-01 |
| US7629854B2 (en) | 2009-12-08 |
| TW200723702A (en) | 2007-06-16 |
| US20070126514A1 (en) | 2007-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI337809B (en) | Switch-capacitor loop filter for phase lock loops | |
| TWI317211B (en) | Configuration and controlling method of fractional-n pll having fractional frequency divider | |
| TWI357722B (en) | Phase lock loop, voltage controlled oscillator and | |
| TWI308447B (en) | High speed clock and data recovery system | |
| TW201101698A (en) | Supply-regulated phase-locked loop (PLL) and method of using | |
| TW201136177A (en) | Phase locked loop with digital compensation for analog integration | |
| TW200835159A (en) | Digital delay line based frequency synthesizer and related method | |
| TW201039566A (en) | Phase lock loop circuits | |
| EP2571165B1 (en) | Accumulator type fractional-n pll synthesizer and control method thereof | |
| TW201114188A (en) | Phase locked loop and voltage controlled oscillator thereof | |
| TWI329996B (en) | Clock distribution circuit and method thereof | |
| US8089307B2 (en) | Charge transfer in a phase-locked loop | |
| TW200522526A (en) | Charge pump | |
| JP2002033660A (ja) | デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法 | |
| TW201015869A (en) | Frequency synthesizer and frequency prescaler thereof and frequency synthesizing method thereof | |
| TW201012071A (en) | Accumulated phase-to-digital conversion in digital phase locked loops | |
| JP2002016494A (ja) | 位相同期ループ回路 | |
| US10148275B1 (en) | Low power digital-to-analog converter (DAC)-based frequency synthesizer | |
| TW201136178A (en) | Fractional-N frequency synthesizer having reduced fractional switching noise | |
| TW200847640A (en) | Frequency shift keying modulator having sigma-delta modulated phase rotator | |
| JP3434627B2 (ja) | クロック発生回路 | |
| JPH06500673A (ja) | 多相クロック信号生成装置およびその位相検出器および復元装置 | |
| CN207938315U (zh) | 一种音频播放器的时钟电路 | |
| TW201036336A (en) | Fractional and integer PLL architectures | |
| Wu | A bipolar 1 GHz multi-decade monolithic variable-frequency oscillator |