TWI331384B - - Google Patents

Download PDF

Info

Publication number
TWI331384B
TWI331384B TW094130688A TW94130688A TWI331384B TW I331384 B TWI331384 B TW I331384B TW 094130688 A TW094130688 A TW 094130688A TW 94130688 A TW94130688 A TW 94130688A TW I331384 B TWI331384 B TW I331384B
Authority
TW
Taiwan
Prior art keywords
pin
semiconductor
flat portion
view
semiconductor carrier
Prior art date
Application number
TW094130688A
Other languages
English (en)
Other versions
TW200629507A (en
Original Assignee
Ibiden Company Ltd
Tibc Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Company Ltd, Tibc Corp filed Critical Ibiden Company Ltd
Publication of TW200629507A publication Critical patent/TW200629507A/zh
Application granted granted Critical
Publication of TWI331384B publication Critical patent/TWI331384B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742—Details of leads
    • H05K2201/1075—Shape details
    • H05K2201/1084—Notched leads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

1331384 九、發明說明： 【發明所屬之技術領域】 基板側 本發明係有關於一種使用於半導體封裝體血 插座之連接的半導體承載用引腳。 ^ 【先前技術】 PGA (Pin Grid Array)型半導體封裝基板中，引腳 為了對應近來高配線密度化之要求，一般皆自插入封裝 基板側穿孔之插入型引腳，轉換成以鱲銲連接到封裝基 板銲墊上之T型引腳。 土
T型引腳，係以鱲銲固定在封裝基板電極銲墊上，同 樣地，1C晶片也以鱲銲固定在封裝基板電極銲墊上。在 此，使τ型引腳連接用鱲材與IC晶片連接用鱲材，改變 鉛含量或金屬組成而改變熔點，當使Ic晶片藉由再流動 而連接時，固定半導體承載用引腳之鱲材就不會熔化。 提高T型引腳拉伸強度之技術係開示於專利文獻J 中。 【專利文獻1】日本特開2001-267451號公報 【發明内容】 【發明所欲解決的課題】 近來，考慮對環境之影響，逐漸使用不含鉛之饊材 (例如，錫_銀_銅鱲材，錫-録鐵材），鐵材炫點變得比 較高。因此，以再流動來溶化鐵材凸塊而使I c晶片承載 2160-7379-PF 5 1331384 v 在封裝基板時，半導體承載用引腳連接用鱲材會熔化而 半導體承載用引腳會傾斜，而有無法安裝到子板側插座 之問題。現在，在CPU用封裝基板中，安裝有數百支半 導體承載用引腳，但是，當其中1支傾斜時，CPU就無法 安裝到插座而成為不良品。 • 關於半導體承載用引腳之傾斜，參照第1 0 ( A )圖、 • 第10(B)圖、第3(C)圖及第3(D)圖來做說明。 ^ 第10 ( Α)圖係表示封裝基板40。在封裝基板40上 表面之電極銲墊42形成有鱲材凸塊46,在下表面側之電 極輝墊44係透過鱲材48安裝有半導體承載用引腳10。 在此’如第10(B)圖所示，當使封裝基板40上表面之 鐵材凸塊46以再流動而熔化且連接到IC晶片50電極銲 墊而承載1C晶片50時，半導體承載用引腳10有時會傾 斜。 第3(C)圖係表示第ι〇(Α)圖中橢圓C内之半導 φ 體承載用引腳第3(D)圖係表示第10(B)圖中橢 圓C内之半導體承載用引腳1〇。如第10(B)圖所示， 當半導體承載用引腳10傾斜時，如第3(C)圖所示，可 知在電極銲墊44與半導體承載用引腳1〇鍔2〇間之鱲材 48内會殘留有空孔Β。而且，如上所述，當為了承載ic 晶片50而實施再流動時，如第3(D)圖所示，連接用鱲 材48也會熔化，同時’鱲材内之空孔b會膨脹，鍔20 會被空孔B推高’而半導體承載用引腳會傾斜。 本發明係為了解決上述課題而研發之技術，其目的 2160-7379-PF 6 1331384 在於提供一 腳〇 種於再流動時不會傾 斜之半導體承載用 引 專引申晴範圍第1項之發明 ，由軸體及鍔所構成， ，係 【用於解決課題的手段 為達成上述目的， 一種半導體承載用引腳 其特徵在於： 舞係由可抵接到被連接捏叙4 埂钱知墊之面狀平坦部及自平扫
凹陷之3個以上凹槽部所構成； 平坦部’係自中央位置往側端延伸，同時，相對於 ^過軸體中心之既定㈣成對稱，凹槽㈣㈣ 中央側形成。 【發明效果】 在專利申請範圍第！項之半導體承載用引腳令，鍔 係由可抵接到被連接銲墊之面狀平坦部及自平坦部凹陷 之3個以上凹槽部所構成，平坦部，係自令央位置往側 端延伸，同時，相對於通過軸體中心之既定垂線成對稱， 凹槽°卩係自側端朝向中央侧形成。亦即，在鋒上，凹槽 部係自側端朝向中央側形成，所以，被連接銲墊與鍔間 之鐵材内會殘留空孔’在再流動時即使空孔膨脹，其會 沿著凹槽部往側方脫出，所以，半導體承載用引腳不會 因為鍔被空孔頂高而傾斜。而且，平坦部係自中央位置 往側端延伸’同時，相對於通過軸體中心之既定垂線成 對稱’所以’能保持相對於封裝基板之垂直性。 在專利申請範圍第2項之半導體承載用引腳中，凹
2160-7379-PF 7 槽部係形成略斜i 以，在再'、： 凹槽部係朝向鳄側端傾斜，所 出。動時膨脹之空孔很容易沿著凹槽部往側方脫 在專利申請範圍第3項之半導 坦部係包括· m , 導體承載用引腳中，平 •圓形部，與鍔成同心. 呈半圓形ώ η 以及延伸部，剖面 ’自圓形部往侧端側延# 等高。因此，在槿1 ^ —、伸，上端係與圓形部 …、上旎很谷易形成平坦部。 槽部剖面：呈7:形圍“項之半導體承載用引腳中，凹 在再流動時膨二鍔側端傾斜，， 在專利—側方脫出。 平坦部面積佔鳄軸向剖面積之5^體承載用引聊中，使 連接到被連接銲墊。另从 0上，错此，能強固地 積之50%以下，藉此， 2平坦部面積佔鍔軸向剖面 著凹槽部往側方脫出。再流動時膨賬之空孔很容易沿 在專射請職第 平坦部面積佔鍔軸向剖 载用引腳中’使 阳積之10%以f· ^ 地連接到被連接銲塾。另夕卜 、， ，藉此，能強固 面積之30%以下，藉此， W 面積佔鳄軸向剖 在再流動時 沿著凹槽部往側方脫出。 V騰之二孔很容易 在專利申請範圍第7箱 引腳不會傾斜。 、配線板中，半導體承載用 實施方式】
2160-7379-PF 8 1331384 【第1實施形態】 以下，參照第1〜4圖來說明本發明第1實施形態之 半導體承載用引腳。 第1 ( A )圖係本發明第1實施形態之半導體承載用 引腳俯視圖；第1 ( B)圖係其側視圖；第1 ( C)圖係其 立體圖。 半導體承載用引腳10,係由圓筒狀軸體12及鍔20 所構成。鍔20係由可抵接到被連接銲墊之面狀平坦部22 及自平坦部22凹陷成略微半圓形之4個凹槽部24所構 成。平坦部2 2 ’係自鍔2 0中央位置往側端2 0 E延伸，同 時’相對於通過軸體1 2中心C N及凹槽部2 4最深部位之 垂線VL·成對稱。凹槽部24係自侧端20E朝向中央側形 成。 在此，半導體承載用引腳，係以銅合金等製成，全 長L1係3. 16·。軸體12直徑Φ 2係〇. 45mm。鍔20係直 徑Φ1為1.1 mm，厚度T1為0.26 mm。在凹槽部24最深 之侧端20E處，深度H1係〇. 13mm。如第1 ( a)圖所示， 相向凹槽部24之間隔W1係設定為〇. 45mm。 接著，參照第2、3圖來說明第1實施形態半導體承 載用引腳對封裝基板之安裝。 第2圖係表示半導體承載用引腳安裝到封裝基板及 ic晶片承載到封裝基板上之工序示意圖。如第2(a)圖 所示’在封裝基板40上表面之電極銲墊42形成有鱲材 凸塊46,下表面侧電極銲墊44配置有連接两銲膏"a。
2160-7379-PF 9 1331384 在此，如第2 (β)圖所 藉此，半導體承载用引腳二再流動來溶化鲜膏 且，如第2 圖所示：裝在封裝基板下表面。而 46以再流動來炫化而連接到=基板4〇上表面鱲材凸塊 ^ q . . , Jic晶片50之電極銲墊52。 第3(A)圖係表示第 in. ^ 弟2(β)圖中橢圓C内之半導體 a戰用W腳1〇;第图γ
内之半導體承…， 圖係表示第2(。）时橢圓C
心如第3U)圖所示，在電極 ~塾44與半導體承载用引 s 10知20間之鐵材48b内會 殘留有工孔β。如上所述，♦ ^ , 田為了承載1C晶片而實施再 k動時，連接用鱲材48b 貧熔化，冋時，鱲材内之空 孔B會膨脹，但是如第3(β)圖所示，空孔”沿著凹 槽部24往側方脫出，所以’鳄2()不會被空孔β推高， 而半導體承載用引腳10不會傾斜。 又’在第1實施形態之半導體承載用？丨腳1"，凹 槽部24係形成略微半圓形，朝向鍔2〇側端2〇ε傾斜， 所以，在再流動肖膨脹之空孔报容易沿$凹槽冑Μ往側 方脫出。而且，空孔即使不自鐵材48b脫出，也會沿著 凹槽部24擴大，藉此，半導體承載用引腳1〇就不會傾 斜。 而且，平坦部22，係自鍔20中央位置往側端2〇E延 伸，同時，相對於通過轴體12中心之垂線vL成對稱， 所以，當承載ic晶片而再流動時，連接用鱲材48熔化 時，半導體承載用弓丨腳1〇也能保持相對於封裝基板4〇 之垂直性》 2160-7379-PF 10 丄圳384 藉由使用第1實施形態半導體承載用引腳，即使加 大構成1C晶片連接用鱲材凸塊46之鐵材與半導體承載 用引腳連接用鐵材48b之熔點差異，也能防止Ic晶片再 流動時之半導體承載用引腳傾斜。 第4 ( A1 )圖係第1實施形態第1改變例之半導體承 載用引腳俯視圖；第4 ( A2 )圖係其侧視圖；第4 ( A3 ) 圖係其立體圖。第4 ( B1 )圖係第1實施形態第2改變例 修之半導體承載用引腳俯視圖；第4 ( B2 )圖係其側視圖； 第4(B3)圖係其立體圖。 參照第1圖，在上述第1實施形態之半導體承載用 引腳1 0中’係使凹槽部24設在鍔20上4處。相對於此， 如第4(A1)圖、第4(A2)圖及第4(A3)圖所示，也 可以設置3處，或者，如第4(B1)圖、第4(B2)圖及 第4(B3)圖所示，也可以設置5處以上。 【第2實施形態】 • 以下，參照第5〜7圖來說明本發明第2實施形態之 半導體承載用引腳❶ 第5(A)圖係第2實施形態之半導體承載用引腳俯 視圖；第5 ( B )圖係其側視圖；第5 ( C )圖係其立體圖》 半導體承載用引腳10，係由圓筒狀軸體12及鍔20 所構成。鍔20係由可抵接到被連接銲墊之面狀平坦部22 及自平坦部22凹陷成略微半圓形之4個凹槽部24所構 成。平坦，部22係包括：圓形部2C，與鍔20成同心狀； 以及延伸部22H，剖面呈半圓形狀，自圓形部22C往側端 2160-7379-PF 11 1331384 20E側延伸，上端（表面位置）係與圓形部22(：等高。平 坦部22係相對於通過軸體1 2令心cn及延伸部22H最高 部位之垂線VL成對稱。凹槽部24係自侧端2〇e朝向中 央側形成。 在此’半導體承載用引腳，係以銅合金等製成，全 長L1係3. 16mm。軸體12直徑φ 2係〇. 45mm。鍔20係直 僅Φ1為1·1πιπι’厚度T1為0.26 mm。凹槽部24深度H1 係0.05mm。如苐1(A)圖所示，圓形部22C上端直徑W3 係0. 45mm ’下端直徑W2係〇· 55mm。延伸部22H寬度W4 係設定為0. 2mm。 第2實施形態之半導體承載用引腳1 〇，係與第^實 施形態相同地’當為了承載IC晶片而實施再流動時，在 鱲材内擴張之空孔β沿著凹槽部24往側方脫出，所以， 鍔20不會被空孔Β推高，而半導體承載用引腳1〇不會 傾斜。 又’在第2只知形態之半導體承載用引腳中，平 坦部22係包括：圓形部22C，與鍔20成同心狀；以及延 伸部22Η’剖面呈半圓形狀’自圓形部22C往側端侧延伸， 上端係與圓形部22C等高。因此，在模具上能很容易形 成平坦部。 而且，平坦部22延伸部22Η，係自鍔2〇中央位置往 側端20Ε延伸’同時，相對於通過軸體12中心之垂線VL 成對稱’所以，當承載1C晶片而再流動時，連接用鐵材 48a熔化時，半導體承載用引腳10也能保持相對於封裝 2160-7379-PF 12 1331384 基板40之垂直性。 第6 ( A1 )圖係第2實施形態第1改變例之半導體承 載用引腳俯視圖；帛6 ( A2 )圖係其側視圖；第6 ( A3 ) 圖係其立體圖。第6 ( B1 )圖係第2實施形態帛2改變例 之半導體承載用引腳俯視圖；第6 ( B2 )圖係其側視圖； 第6 (B3)圖係其立體圖。 參照第5圖，在上述第2實施形態之半導體承載用 引腳1 0中’係使凹槽部24設在鍔20上4處。相對於此， 如第6(A1)圖、第6(A2)圖及第6(A3)圖所示，也 可以設置3處，或者，如第6(B1)圖、第6(B2)圖及 第6(B3)圖所示’也可以設置5處以上。 第7 ( A)圖係第2實施形態第3改變例之半導體承 載用引腳立體圖；第7 ( B )圖係第4改變例之半導體承 載用引腳立體圖；第7 ( C )圖係第6改變例之半導體承 載用引腳立體圖。 在第5圖所示第2實施形態及第6圖所示第？香 4 Λ施 形態之第1、2、3改變例中，係使延伸部22Η形点 力乂到面 為半圓形。相對於此，如第7(A)圖、第7(B)圖及第 7(C)圖所示，在延伸部22H最上部設置線狀平垣部 也很適合。 【第3實施形態】 以下，參照第8圖及第9圖來說明本發明第3會 施 形態之半導體承載用引腳。 第8(A)圖係第3實施形態之半導體承載用引腳俯 2160-7379-PF 13 1331384 視圖；第8 ( B)圖係其側視圖；第8 ( c)圖係其立體圖。 半導體承載用引腳10，係由圓筒狀軸體12及鍔2〇 所構成。鍔20係由可抵接到被連接銲墊之面狀平坦部22 及自平坦部22凹陷成V字形之4個凹槽部以所構成。 平坦部22係由自鍔中心CN往侧端2〇E成十字形延伸之 線狀延伸部22L所構成。平坦部以，係相對於通過軸體 12中心CN及凹槽部24最深部位之垂線几成對稱。凹槽 部2 4係自側端2 0 E朝向中央側形成。 在此，半導體承載用引腳，係以銅合金等製成，全 長L1係3·16_。軸體12直徑〇2係〇46mm。鍔2〇係直 徑Φ1為1.1mm，厚度T1為〇·26 凹槽部24在最深 側端20E處之深度H2係〇13〇lni。如第！（A)圖所示， 線狀延伸部22L寬度W5係設定為〇 〇5mm。 第3實施形態之半導體承載用引腳1〇,係與第1實 施形態相同地’當為了承載1C晶片而實施再流動時，在 鱲材内擴張之空孔B沿著凹槽部24往側方脫出，所以， 鍔20不會被空孔B推高，而半導體承載用引腳不會 傾斜〇 / 又’在第3實施形態之半導體承載用引腳中凹 槽。I5 24係形成略微v字形，朝向鍔2〇側端2〇e傾斜， 所以’在再流動時膨脹之空孔很容易沿著凹槽部24往側 方脫出。而1，空孔即使不自鐵材48脫出，也會沿著凹 槽部24擴大，藉此’半導體承载用引腳1〇就不會傾斜。 而且，平坦部22，係自鍔2〇中央位置延伸至側端
2160-7379-PF 14 丄 丄：)δ4 〇Ε同時，相對於通過轴體12中、、 所以，當承載IC曰广 之垂線^成對稱， 時，半導體承m用 再流動時’連接用鱲材48熔化 之垂直性。 1U也此保持相對於封裝基板40 第9 ( A1 )圖係第3實施形態第丄改變例 载用引腳俯視圖；第9 導體承 圓尨甘A ( A2)圖係其側視圖；第9 (A<n 圖係其立體圖。第9(b $ 9 (A3) 之半導體承)圖係第3實施形態第2改變例 載用引腳俯視圖；第9(B2) 第9⑽圖係其立體圖。（B2)圖係其側視圖; 參照第8圖，在上述第3實 引腳干等體承載用 引腳10中，係使凹槽部24設 9 Γ An ^喚 υι 4處。相對於此， 第^⑴）圖、第9(A2)圖及第9(A3)圖所示，也 ::處’或者’如第9 ( B1)圖、第9 ( B2)圖及 弟9 ( Β3 )圖所不，也可以設置5處以上。 【評價實驗】 參 在此，針對實施改變第i實施形態半導體承載用引 腳凹槽部24、深度H1所得之實驗結果來做說明。在此， 製造6個（PCS)包括360支半導體承載用弓丨腳之封裝基 板，調查半導體承載用引腳是否有傾斜。作為比較例， 使包括第10圖所示平坦錯20之半導體承載用引腳安裝 到封裝基板。在此’連接1C晶片之鐡材凸塊使用 t之Pb-Sn-Sb鐵材’固定半導體承載用引腳之鱲材則使 用 23 6°C 之 Pb82-Snl0-Sb8 鱲材。 在此’當使深度H1設定為fl. 〇4mm時，與使用先前 2160-7379-PF 15 1331384 技術之半導體承載用引腳之比較例相同地，在6個封裝 基板中’在2個封裝基板上觀察到半導體承載用引腳有 傾斜。當使深度H1設定為〇. 〇5mm時，不會發生半導體 承載用引腳傾斜之情況。結果可知，最好使深度H1設定 為〇.〇5mm以上。 相反地’當使深度H1設定為2. 1mm時，在1個封裝 基板上觀察到半導體承載用引腳有傾斜。當使深度H1設 φ 定為2mm時，不會發生半導體承載用引腳傾斜之情況。 結果可知’最好使深度Η1設定為2mm以下。 而且’針對平坦部面積與鍔之軸體垂直方向剖面積 的比率實施實驗。 其結果表不於第11圖中。 在此，平坦部面積為50%，亦即’凹槽為50%時， 在240t經過40秒時，在i個封裝基板上觀察到半導體 承載用引腳有傾斜。亦即，可知只要是5〇%以下就有效 •果。在此，從實裝製程之安全係數觀點來看，可知最好 設定為30%以下。 反之，當使平坦部面積為4%時，無法獲得既定拉伸 強度U_5Kg〇’當使平坦部面積為5%時，錢獲得既 定拉伸強度。在此，即使讓平坦部面積為1〇%以上，可 知拉伸強度也不會增加 '由結果可知，藉由使平坦部面 積為5%以上，能強固地連接到被連接銲墊。 而且，在此所謂拉伸強度之測定方法，係與曰本特 開2〇〇卜267451號之接合強度測定方法相同。 ，
2160-7379-PF 16 而且，此評價實驗雖然係針對第】實施形態半導體 承載用引腳來實施，但是，發明者認為··上述結果在第2 霄施形態半導體承載用引腳及第3實施 用引腳也可獲得同樣的效果。 媸承戰 【產業上可利用性】 在上述帛1〜3實施形•態中，㈣針對特定形狀之平 坦部及凹槽部做過說 丨一疋，、要疋藉由設置凹槽而
使空孔能往側方脫出，當献芈 田热十坦邵及凹槽部可以使用各 種形狀。 【圖式簡單說明】 第1(A)圖係本發明第J實施形態之半導體承載用 引腳俯視圖；第1 (B)圖係其側視圖；第1 (C)圖係其 立體圖。
第2(A)~(C)圖係表示半導體承載用引腳安裝到封裝 基板及1C晶片承載到封裴基板上之工序示意圖。 示第2(B)圖中橢圓（C)内之半 ’第3(B)圖係表示第2(c)圖 第3 ( A)圖係表 導體承載用引腳（1〇) 中擴圓（C)内之丰/1Λ、 千等體承載用引腳（1〇);第3(c)圖 係表不第 10(A) iafe iSl , Ρ^ 圖中橢圓（C)内之半導體承載用引腳 (10);第3(D)圖係表示第1〇(B)圖中橢圓（〇内 之半導體承載用引腳（1〇 第4 ( A1 )圖係第i實施形態第】改變例之半導體承 載用引腳俯視圖；^[ y|fA9、固於廿 第4 ( A2 )圖係其側視圖；第4 ( A3 )
2160-7379-PF 17 丄JO斗 圖係其立f |g| 之 圖。第4 ( )圖係第1實施形態第2改變例 ::體承載用引腳俯視圖；第4 ( β2 )圖係其 第4⑽圖係其立體圖。 第5 ( A)圖係第2實施形態之半導體承載用引腳俯 •:第5( B )圖係其側視圖；第5 ( C )圖係其立體圖。 第6 ( A1 )圖係第2實施形態第1改變例之半導體承 載用引腳俯視圖；帛6 ( A2 )圖係其側視圖；第6 ( A3 ) 圖係其立體圖。第 _ 弟b ( B1 )圖係第2實施形態第2改變例 之半導體承載用ζ丨ggjjM、 戰用引腳俯視圖；第6 ( B2 )圖係其側視圖； 第6 ( B3)圖係其立體圖。 第7 ( A )圖係第2實施形態第3改變 載用引腳立體圖 體圖，第7 (β)圖係第4改變例之半導體承 载用引腳立體圖·笙 ’第7 ( C)圖係第6改變例之半導體承 載用引腳立體圖。 第8 ( A )圖係第3實施形態之半導體承載用引腳俯 視圖，第8 ( β)圖係、其侧視圖；第8⑺圖係其立體圖。 第9 (A1)圖係第3實施形態第1改變例之半導體承 载用引聊俯視圖；帛9(A2)圖係其側視圖；第9(A3) 圖係其立體圖。第9 ( Bl )圖係第3實施形態帛2改變例 之半導體承載用引腳俯視圖；第9 ( B2 )圖係其側視圖； 第9(B3)圖係其立體圖。 第i〇(a)~(B)圖係'表示使IC晶片*載在使用先前技 術半導體承載用引腳之封裝基板上之工序示意圖。 第11圖係表示針對平坦部面積與鍔之軸體垂直方向
2160-7379-PF 18 1331384 剖面積的比率實施實驗之結果圖表。 【主要元件符號說明】 ίο 半導體承載用引腳 12 軸體 20 鍔 20C 中央部 20E 側端 22 平坦部 22C 圓形部 22L 延伸部 24 凹槽部 22F 平坦面 40 封裝基板 42 銲墊 44 鱲銲凸塊 46 銲墊 48a 鱲銲膏 48b 鱲材 5 0 IC晶片 52 銲墊 19
2160-7379-PF

Claims (1)

  1. 1331384 第094130688號專利申請案 中文申凊專利範圍替換本(99年6月） 十、申請專利範圍： 1_ 一種半導體承載用引腳，其包含軸體及鍔， • 其特徵在於： 上述鍔係包含可抵接於被連接的銲墊之面狀平垣部 及自該平坦部凹陷之3個以上之凹槽部； 平坦部係自鍔的中央位置延伸到側端，並且，以相 對於通過上述軸體中心之既定垂線呈對稱之方式形成， 凹槽部係自側端朝向中央側形成； _ 上述平坦部包括自中央向外周延伸之線狀延伸部； 上述凹槽部係以朝向外周而連續地變深之方式 斜。 z♦如申請專利範圍第 八"，必〜τ 腳，其中，前述凹槽部係形成略微半圓狀 3·如申請專利範㈣1心斤述之半導體承載用 腳’其中’前述平坦部係包括：圓形部，與鳄成同心 以及 延伸部，剖面呈半圓形狀，自 伸’上端係'與該圓形料高。^㈣往側端側 4. 如申請專利範圍第i項所述之半 腳’其中’前述平坦部係包括自鳄中心往側2用 狀延伸部，前述凹槽部形成為 申之 』囟呈大致V字# 5. 如申請專利範圍第丨至4項中任— 厂 體承载用㈣’其中，使前述平坦部面積：：述之半 直方向上剖面面積的5〜50%。 一、-之軸之 146685-990615.doc 1331384 6. 如 體承載用 直方向上 7. — 至4項中 ; 輔夕y 申請專利範圍第1至4項中半導 引腳，其中，使前述平坦部面積為鍔之軸之垂 剖面面積的10〜30%。 種配線板，其特徵在於具有申請專利範圍第1 任一項所述之半導體承載用引腳。 146685-990615.doc
TW094130688A 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and wiring board TW200629507A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004268521A JP4836425B2 (ja) 2004-09-15 2004-09-15 半導体搭載用リードピン

Publications (2)

Publication Number Publication Date
TW200629507A TW200629507A (en) 2006-08-16
TWI331384B true TWI331384B (zh) 2010-10-01

Family

ID=36059889

Family Applications (3)

Application Number Title Priority Date Filing Date
TW094130688A TW200629507A (en) 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and wiring board
TW099119550A TW201041101A (en) 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and printed wiring board
TW098133545A TW201007906A (en) 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and printed wiring board

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW099119550A TW201041101A (en) 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and printed wiring board
TW098133545A TW201007906A (en) 2004-09-15 2005-09-07 Lead pin for mounting semiconductor and printed wiring board

Country Status (7)

Country Link
US (2) US7723620B2 (zh)
EP (1) EP1764833B1 (zh)
JP (1) JP4836425B2 (zh)
KR (3) KR20080098081A (zh)
CN (3) CN100446235C (zh)
TW (3) TW200629507A (zh)
WO (1) WO2006030634A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836425B2 (ja) * 2004-09-15 2011-12-14 イビデン株式会社 半導体搭載用リードピン
JP2009043844A (ja) * 2007-08-07 2009-02-26 Shinko Electric Ind Co Ltd リードピン付き配線基板およびリードピン
US8153900B2 (en) 2007-08-30 2012-04-10 Shinko Electric Industries Co., Ltd. Wiring substrate with lead pin and lead pin
DE102008005547B4 (de) * 2008-01-23 2013-08-29 Infineon Technologies Ag Leistungshalbleitermodul und Schaltungsanordnung mit einem Leistungshalbleitermodul
DE102008015378A1 (de) * 2008-03-20 2009-09-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Anschlussstift und elektrischer Anschluss
KR101003684B1 (ko) 2008-07-03 2010-12-23 삼성전기주식회사 패키지 기판용 리드핀
JP4613237B2 (ja) 2008-12-10 2011-01-12 新光電気工業株式会社 リードピン付配線基板及びリードピン
KR100959865B1 (ko) * 2009-07-20 2010-05-27 삼성전기주식회사 패키지 기판용 리드핀
KR100959866B1 (ko) * 2009-07-20 2010-05-27 삼성전기주식회사 패키지 기판용 리드핀
US8766450B2 (en) 2009-09-22 2014-07-01 Samsung Electro-Mechanics Co., Ltd. Lead pin for package substrate
JP4606504B2 (ja) * 2009-10-26 2011-01-05 新光電気工業株式会社 リードピン付配線基板及びリードピン
JP5396646B2 (ja) * 2010-02-04 2014-01-22 新光電気工業株式会社 リードピン付配線基板及びリードピン
US8529081B2 (en) 2010-04-23 2013-09-10 Surefire, Llc Headlamp device with housing providing thermal management
US8395058B2 (en) * 2010-04-23 2013-03-12 Surefire, Llc Metal core circuit board with conductive pins
KR20120017606A (ko) 2010-08-19 2012-02-29 삼성전기주식회사 패키지 기판용 리드핀 및 이를 이용한 패키지 기판의 제조 방법
KR101167443B1 (ko) * 2010-11-17 2012-07-19 삼성전기주식회사 인쇄회로기판용 리드핀과 이를 이용한 인쇄회로기판
KR101210093B1 (ko) * 2010-12-01 2012-12-07 삼성에스디아이 주식회사 연결탭 및 이를 구비한 이차전지
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
TWI436529B (zh) * 2011-07-14 2014-05-01 Nan Ya Printed Circuit Board 電子元件
US8587019B2 (en) 2011-10-11 2013-11-19 Ledengin, Inc. Grooved plate for improved solder bonding
TWI420627B (zh) * 2011-10-14 2013-12-21 Nan Ya Printed Circuit Board 半導體裝置承載引腳
DE102011087616A1 (de) * 2011-12-02 2013-06-06 Robert Bosch Gmbh Kontaktstift
EP3030060B1 (en) 2013-07-30 2020-01-08 Kyocera Corporation Wiring base plate and electronic device
JP6481527B2 (ja) * 2015-06-25 2019-03-13 富士電機株式会社 半導体装置
CN106332449B (zh) * 2016-08-31 2019-03-05 安徽赛福电子有限公司 一种电子元件引脚
CN108645521A (zh) * 2018-05-09 2018-10-12 东莞传晟光电有限公司 一种热释电传感器
CN109683396A (zh) * 2019-01-30 2019-04-26 厦门天马微电子有限公司 背光模组、显示面板、显示装置及背光模组的制作方法
CN112601353A (zh) * 2020-12-23 2021-04-02 新沂市承翔电子有限公司 一种电子元件引脚和电子元件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60106375A (ja) * 1983-11-10 1985-06-11 Nichicon Capacitor Ltd 瞬間大電流発生装置
JPS63157457A (ja) * 1986-12-22 1988-06-30 Tokuriki Honten Co Ltd リ−ドピン
SE460279B (sv) * 1987-07-03 1989-09-25 Saab Scania Ab Styrdon foer en huvudljuskrets paa ett motorfordon
JPS6430853U (zh) 1987-08-20 1989-02-27
JPH07320800A (ja) * 1994-05-18 1995-12-08 Star Micronics Co Ltd 端子及びその製造方法
JP3843514B2 (ja) * 1995-12-15 2006-11-08 イビデン株式会社 電子部品搭載用基板及びその製造方法
JP3684692B2 (ja) * 1996-07-29 2005-08-17 東洋製罐株式会社 耐熱耐圧性に優れた自立容器
TW546806B (en) 1999-11-08 2003-08-11 Siliconware Precision Industries Co Ltd Semiconductor package with common lead frame and heat sink
US6229207B1 (en) 2000-01-13 2001-05-08 Advanced Micro Devices, Inc. Organic pin grid array flip chip carrier package
JP3378550B2 (ja) 2000-02-03 2003-02-17 日本特殊陶業株式会社 リードピン付き配線基板
US6623283B1 (en) 2000-03-08 2003-09-23 Autosplice, Inc. Connector with base having channels to facilitate surface mount solder attachment
JP3585806B2 (ja) 2000-03-15 2004-11-04 日本特殊陶業株式会社 ピン付き配線基板
JP4343390B2 (ja) * 2000-04-06 2009-10-14 イビデン株式会社 プリント配線板用導体ピン、多層プリント配線板
TW457681B (en) 2000-04-20 2001-10-01 Advanced Semiconductor Eng Chip packaging method
TW520076U (en) 2001-12-28 2003-02-01 Amkor Technology Taiwan Ltd Improved design of IC leadframe
TW563232B (en) 2002-08-23 2003-11-21 Via Tech Inc Chip scale package and method of fabricating the same
TWI220778B (en) 2003-07-31 2004-09-01 Chipmos Technologies Inc Stage of inner lead bond and manufacturing method of the same
TWM242600U (en) 2003-09-03 2004-09-01 Jau-Wei Lin Head cap structure for combination screw
JP4836425B2 (ja) * 2004-09-15 2011-12-14 イビデン株式会社 半導体搭載用リードピン

Also Published As

Publication number Publication date
KR20080098081A (ko) 2008-11-06
US20100187004A1 (en) 2010-07-29
TW200629507A (en) 2006-08-16
EP1764833B1 (en) 2013-04-03
EP1764833A4 (en) 2009-09-23
US8426748B2 (en) 2013-04-23
KR20090122310A (ko) 2009-11-26
CN101414593A (zh) 2009-04-22
EP1764833A1 (en) 2007-03-21
CN101414594B (zh) 2011-01-12
WO2006030634A1 (ja) 2006-03-23
TW201041101A (en) 2010-11-16
CN100446235C (zh) 2008-12-24
KR100993151B1 (ko) 2010-11-09
CN101414593B (zh) 2011-12-21
CN101414594A (zh) 2009-04-22
US7723620B2 (en) 2010-05-25
CN101019231A (zh) 2007-08-15
JP4836425B2 (ja) 2011-12-14
TW201007906A (en) 2010-02-16
JP2006086283A (ja) 2006-03-30
KR20070068345A (ko) 2007-06-29
US20080055874A1 (en) 2008-03-06

Similar Documents

Publication Publication Date Title
TWI331384B (zh)
US7485017B2 (en) Pin grid array package substrate including pins having anchoring elements
TW201539698A (zh) 改良至基板中之導通孔之連接之可靠性的方法及設備
JP4427298B2 (ja) 多段バンプの形成方法
JP6492768B2 (ja) 電子装置及びはんだ実装方法
JP4309948B2 (ja) リードピン付き配線基板およびリードピン
JP3165075B2 (ja) ソケット式バンプ・グリッド・アレイの作製方法および作製装置
US7791185B2 (en) Pin grid array package substrate including pins having curved pin heads
US7755200B2 (en) Methods and arrangements for forming solder joint connections
JP2011151180A (ja) リードピン付き配線基板
JP2009272417A (ja) 植立用ピンおよびピン付き印刷配線板
Zama et al. Flip chip interconnect systems using wire stud bumps and lead free solder
KR101032706B1 (ko) 반도체 패키지 및 그 제조 방법
JP2000223831A (ja) Ｂｇａによる表面実装用ペーストはんだと表面実装方法
TWI550767B (zh) 形成跡線上凸塊(bot)組件的方法 以及跡線上凸塊內連線
JP2007027701A (ja) 配線基板
JP2000196231A (ja) バンプ付リ―ド挿入部品およびバンプ装着方法
JP2856197B2 (ja) Ｂｇａ接続構造
JP2005093872A (ja) リードピン及びリードピン付き配線基板
JP2010268016A (ja) 半導体搭載用リードピン
TWI342174B (zh)
JP5373040B2 (ja) リードピン付き配線基板
JP3845314B2 (ja) Ｂｇａ部品、ｂｇａ部品の実装方法及び半導体装置
JP2006024659A (ja) 配線基板の製造方法
JP2007103735A (ja) 半導体装置