TWI307892B - Non-volatile memory device having page buffer for verifying pre-erase - Google Patents

Description

1307892 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體裝置，且更具體言之，係 關於一種具有一頁面緩衝器以用於預先刪除確認之反及 (NAND)快閃記憶體裝置。 【先前技術】 存在關於非揮發性記憶體之需求的增長，該非揮發性記

憶體裝置可被電程式化及刪除而不需要一在一恆定循環重 寫資料的刷新功能。術語“程式化，，意指將資料寫入記憶體 單元中之一運作。 對於記憶體裝置之較高整合，已開發一種NANI>^閃記憶 體裝置，其中複數個記憶體單元串聯連接（意即，一其中鄰 近單元共用汲極或源極的結構）以形成一串。快閃 記憶體裝置係—種順序地讀取資訊的記憶體裝置，其不同 於一反或（NOR)快閃記憶體裝置。 NAND快閃記憶體裝置使用一頁面緩衝器以在一短時期 内儲存大量資訊或讀取所儲存的資訊。該頁 自一 UO塾片接收大量資料且將該 、 寺貧抖楗供至記憶體單 兀’或將該等記憶體單元之資料健存於其中並隨後輸出資 料。該頁面緩衝器一般由—單一暫存 存建構以臨時地儲存 貝枓以而，近來，頁面缓衝器採用—蝽妨六„。、土 NAND快閃記憶體裝 式 以田在忒 度。 里貝枓時增加程式化速 中執行一刪除操作的狀 在其中在NAND快閃記憶體裝置 106896.doc 1307892 況下，存在-下狀況：其中，歸因於一删除速度、單元之 。限電壓（vt)分佈、—刪除偏壓及其類似物而過度地删除該 單兀在其中過度地刪除單元之狀況下，該單元之一刪除 l限電壓（Vt)必須保持至—適當位準。為實現此，在執行一 預先刪除操作之後，必須根據該預先刪除確認結果執行一 主刪除操作。 圖1為一具有一現有頁面緩衝器之NAND快閃記憶體裝置 的電路圖。 下面將參看圖1描述該頁面緩衝器之一刪除確認方法。啟 用一重設訊號（MRST)以將一鎖存電路22〇之一節點QA重設 至且將一節點QAb重設至” Γ，。隨後根據一預充電訊號 (PRECHb)接通一 PM0S電晶體pil，以使得用一電源電壓 (VCC)預充電一感應線s〇。此後，若該感應線s〇維持一預 充電狀態，則此意謂不將所程式化之資料自該單元刪除。 若藉一位元線選擇及偏壓單元210將該感應線s〇之電荷放 φ 電至一選定位元線（例如，BLe)，則意謂成功地刪除了程式 化至一單元中的資料。 若刪除了程式化至一單元中的資料，意即，若感應線S〇 處於一放電狀態’則鎖存電路220之節點QAb保持完整的 ” 1 ”。相反地’若未刪除程式化至一單元中的資料，意即， :¾感應線SO處於一預充電狀態，則一鎖存訊號（MLCH)接通 一 N通道金氧半導體（NM0S)電晶體N2〗且亦接通一 NM〇s 電晶體N22 ’從而使得該鎖存電路220之節點QAb改變為 106896.doc 1307892 圖1之前述的頁面緩衝器可不執行一預先刪除確認操 座°術語”預先刪除"意指在藉由施加一預定偏壓至一程式 化單元而弱刪除程式化至一單元中的資料之後所執行之確 魂°若存在一在預先刪除確認操作之後未經刪除之單元， 則藉由施加一除首次施加之偏壓之外的預定偏壓至一阱來 再次刪除程式化至該單元中的資料，從而使得可防止該單 元被過度地刪除。

在此狀況下，若在執行預先刪除操作之後得以刪除之單 元具有一小於臨限電壓（Vt)(意即，放電感應線s〇)之電壓， 則必須改變鎖存電路220之節點QAb或節點qa的電壓位 準。然而，由於圖1中所示的頁面緩衝器2〇〇為一在輪入一 感應線so之訊號至其的NM0S電晶體N21變成邏輯高時接 通的電晶體’故該頁面緩衝器200不可值測預先刪除。因 此，存在關於一其中鎖存電路220之節點QAb的一電壓位準 可視一預先刪除結果而改變之頁面緩衝器的需要。 【發明内容】 可確認預先刪除之 一種NAND快閃記憶體裝置可具有一 頁面緩衝器。 於位 元陣 。該 元， 否已 元， '、乃仅双1固由 元線與字線之交叉區域的記憶體單元所組成之串 列及複數個經由一感應線連接至位元線的頁面緩 複數個頁面緩衝器之每-者可包括_預先刪除偵 其回應於感應線之訊號而偵測預先刪除以首欠石 刪除程式化至記憶體單元中的資料. + J貝科，一主刪除偵 106896.doc 1307892 其回應於感應線之訊號而偵測主刪除以第二次確％是否已 刪除程式化至記憶體單元中的資料；一鎖存電路在預 先刪除確認時回應於該預先刪除，貞測單元之輪出訊號而儲 存資料並在主刪除確認時回應於該主刪除偵測單元之輸出 訊號而儲存資料；及-確認單元，其在預先删除確認或主 刪除確認時回應於該鎖存電路之訊號而確認預先刪除或主 刪除之通過或失敗。 【實施方式】 圖2為一可具有—用於一預先删除之頁面緩衝器之ΝΑΝ〇 快閃記憶體裝置的電路圖。與圖丨之彼等數字相同的參考數 字用於確定與圖2之彼等部件相同或相似的部件。 參看圖2，NAND快閃記憶體裝置可包括一記憶體單元陣 列1〇〇、一頁面緩衝器200及一行選擇單元3〇〇。 在記憶體單元陣列100中，BLe表示一偶數位元線，且肌〇 表示一奇數位元線。複數個記憶體單元MC1至MCn分別連 接至位元線Ble、BL。’且串聯連接於一汲極選擇電晶體術 與一源極選擇電晶體SST之間以形成一單元串。一記憶體單 兀（例如，Μ丨）由一字線（例如，wu)控制且形成一頁面。 複數個頁φ、緩衝益200可包括連接至記憶體單元陣列 100 D亥複數個頁面緩衝器同時執行一程式化、—讀取或删 ㈣作。在圖2中’僅展示—頁面緩衝器·。然而，應瞭 解，複數個相同頁面緩衝器可連接至記憶體單元陣列1〇〇。 頁面緩衝益200可包括：—位元線選擇及偏壓單元21〇; 一鎖存電路220卜預充電單元pu ;—删除媒認單元pi2 ; I06896.doc 1307892 預先刪除偵測單元P21、P22 ;主刪除偵測單元犯丨、N22 ; 一重设單元N23 ; —程式化電晶體N24 ; —讀取電晶體N25 ; 及資料輸入電晶體N26、N27。

位元線選擇及偏壓單元21 〇可包括偏壓供應電晶體n 11 ' N12及位元線選擇電晶體N丨丨至N丨4。該偏壓供應電晶體n i i 具有一連接至位元線BLe的末端及連接至一施加一偏壓訊 號（VIRPWR)的線的另一末端。偏壓供應電晶體N1丨具有被 供應一閘極控制訊號（DISCHe)的閘極。根據一閘極控制訊 5虎（DIS C H e)而接通偏麼供應電晶體N11，以將該偏壓訊號 (VIRPWR)施加至一位元線（例如，BLe)。該偏壓供應電晶 體N12具有一連接至位元線BLo之末端及連接至一施加該 偏壓訊號（VIRPWR)之線的另一末端。偏壓供應電晶體N12 具有被施加一閘極控制訊號（DISCHo)的該閘極。根據該閘 極控制訊號（DISCHo)而接通偏壓供應電晶體N12，以將該 偏壓§fl號（VIRPWR)施加至一位元線（例如，BLo)。根據一 位元線選擇訊號（BSLe)接通選擇電晶體N13以將經由感應 線SO接收之電荷（電流）施加至一選定位元線（例如，BLe)。 根據位元線選擇訊號（BSLo)而接通選擇電晶體N14，以將經 由感應線SO接收之電荷（電流）施加至一選擇的位元線（例 如，BLo)。 預充電單元P11可包括一 P通道金氧半導體（PM0S)電晶 體，該PMOS電晶體連接於一電源電壓（VCC)與感應線SO之 間且對閘極施加一預充電訊號（PRECHb): —旦刪除；認， 則該PM0S電晶體Ρ11用該電源電壓（VCC)對感應線s〇預充 106896.doc • 10· 1307892

鎖存電路220包括一由反轉器IV卜IV2組成之鎖存且具有 一節點QAb及一節點QA。

重設單元N23可包括一 NMOS電晶體，該NMOS電晶體連 接於鎖存電路220之節點QA與一接地電壓（VSS)之間且對 閘極施加一重設訊號MRST。在一主刪除確認操作期間，根 據該重設訊號MRST而接通NMOS電晶體N23，並將鎖存電 路220之節點QA初始化至邏輯低且將節點QAb初始化至邏 輯高。 預先刪除偵測單元P2 1、P22可包括連接於電源電壓 (VCC)與鎖存電路220之節點QAb之間的PMOS電晶體。在預 先刪除確認時，根據一預先删除確認訊號（PEVb)而接通 PMOS電晶體P2 1，且當一删除單元具有一小於臨限電壓 (Vt)之電壓（意即，感應線SO被放電）時，在預先删除操作時 接通該PMOS電晶體P22。當在該預先刪除操作期間完全刪 除一單元時，PMOS電晶體P21、P22將鎖存電路220之節點 QAb變為邏輯高且將鎖存電路220之節點QA變為邏輯低，以 便偵測預先刪除。 主刪除偵測單元N2 1、N22可包括一連接於接地電壓 (VSS)與鎖存電路220之節點QAb之間的NMOS電晶體。在一 主刪除操作時，當感應線so處於一預充電狀態時接通該 NMOS電晶體N2 1，且當感應線SO處於一放電狀態時將其斷 開。根據主刪除偵測訊號（MLCH)接通/斷開該NMOS電晶體 N22。若接通NMOS電晶體N21，則接通NMOS電晶體N22， 106896.doc -11 -

1307^^46413 號專利+請案 -中文說明書替換頁(97年6月） 」 以將鎖存電路220之節點QAb變為邏輯低且將鎖存電路220 之節點QA變為邏輯高。當完全刪除一單元時斷開此等 NMOS電晶體N21、N22，且當未完全刪除一單元時將其接 通，因此在主刪除操作時，偵測主刪除。此等NMOS電晶體 N21、N22亦用於在預先刪除操作時，將鎖存電路220之節 點QAb初始化為邏輯低，且將鎖存電路220之節點QA初始化 為邏輯高。 預先刪除偵測訊號（PEVb)在預先刪除操作時變成邏輯 低，以接通PMOS電晶體P21。主刪除偵測訊號（MLCH)在主 刪除操作以及該預先刪除操作時變成邏輯高，以接通NMOS 電晶體N22。 程式化電晶體N24可包括一 NMOS電晶體，該NMOS電晶 體連接於感應線SO與鎖存電路220之節點QA之間且具有被 施加一程式化訊號（PGM)的閘極。在一程式化操作期間接 通NMOS電晶體N24，以將鎖存電路220之節點QA之資料經 由感應線SO而傳輸至選定位元線BLe或Bio，以使得資料被 程式化至一記憶體單元中。 讀取電晶體N25可包括一連接於感應線SO、鎖存電路220 之節點QA及行選擇單元300之間的NMOS電晶體且具有被 施加一讀取訊號（PBDO)的閘極。在一讀取操作期間接通 NMOS電晶體N25，以將鎖存電路220之節點QA之資料（輸出 自一選定位元線BLe或BLo)經由一行選擇單元300而傳送 至一資料線DL。 在一程式化操作期間根據一程式化輸入訊號（DI或nDI) 接通資料輸入電晶體N26、N27，且因此將經由行選擇單元 106896-970609.doc -12- 13(^^46413號專利申請案 中文說明書替換頁(97年6月） 導月，日修正替換頁 3〇〇接收之程式化資料輸入至鎖存電路22〇 刪除確§忍早疋P12連接於電源電壓（VCC)與—節點 〇之間且具有連接至鎖存電路22〇之節點QA的閑極。 PMOS電晶體p 12用以破句、冊丨丨B^丄& 雉。心刪除且其精由讀取鎖存電路220 之節點Q A的資料確認刪除之通過/失敗。 灯選擇早凡300可包括一根據—行選擇訊號⑽控制之 NMOS電晶體N31。在—讀取或程式化操作期間，該驗〇s 電晶體肋用以連接頁面緩衝器_及資料線DL。該行選擇 §fl號（YA)由一行位址產生。 ' 圖3為說明圖2中所示的該NAND快閃記憶體裝置之訊號 之波形的時序圖。 下文中，將參看圖2及3描述用於確認預先刪除之頁面緩 衝器之操作。 i 在週期ti，根據主刪除偵測訊號（MLCH)&及該預先充電 之感應節點so將鎖存電路220之節點QAb初始化為邏輯低 且將其中之節點QA初始化為邏輯高。 在週期t2，由位元線選擇訊號（BSLe)選擇位元線βι^且由 邏輯低之預充電訊號（PRECHb)接通PM0S電晶體P11，從而 使得預充電選定位元線Ble及感應節點s〇。 在週期t3，應用一偏壓至程式化以弱刪除程式化資料的 一單元之阱。 在週期t4，預充電訊號（PRECHb)變為邏輯高且使感應線 S 0浮動。 ’^ 在週期t5，位元線選擇訊號（BSLe)再次變為邏輯高以連 106896-970609.d, -13- 1307892 接位元線BLe及感應線SO。 在週期t6，放電感應線SO或將保持至一預充電狀態。若 感應線SO處於一放電狀態，則此意謂預先刪除通過。若感 應線SO保持為一預充電狀態，則此意謂預先刪除失敗。預 先刪除確認訊號（PEVb)在一預定時間變為邏輯低且將感應 線S0之一訊號輸入至鎖存電路220。 在週期t7，確定預先刪除通過或失敗。若確定預先刪除 φ 失敗，則執行一預先刪除操作。若確定預先刪除通過，則 執行一主刪除操作。 舉例而言，若一程式化單元具有一直至預先刪除操作小 於臨限電壓（Vt)的電壓且如圖3中所示放電感應線s〇，則接 通PM0S電晶體P22且預先刪除偵測訊號（PEVb)變成邏輯低 以致接通PM0S電晶體P21。如圖3中所示，鎖存電路22〇之 節點QAb變成邏輯高且其中之節點QA變成邏輯低。在此狀 況下，接通用於刪除確認2PM0S電晶體pi2且節點nWD〇 • 變成邏輯高。此確認預先刪除通過。若感應線SO處於一預 充電狀態，則鎖存電路220之節點QAb保持於其初始邏輯低 且其之節點QA保持於其初始邏輯高。隨後斷開pM〇s電晶 體P12且節點nWD0變為一浮動狀態。此確認預先删除失敗。 如以上所描述，若預先刪除操作通過，則藉由施加一刪 除電壓以及一預定偏壓及一用於預先刪除操作中的偏壓電 壓至一尚未刪除之記憶體單元的一阱來執行一主刪除操 作。 此枯，在使用重設訊號（MRST)來將鎖存電路22〇之節點 I06896.doc -14· 1307892 QAb初始化為邏輯高且將其中之節點QA初始化為邏輯低之 後，預充電感應線SO。 在與預先刪除操作相同之方式下，#穿過感應線s〇之電 流被放電，則此將意謂主刪除操作通過。若感應線s〇保持 為一預充電狀態，則此將意謂主刪除操作失敗。 若一待删除單元具有一小於臨限電壓（Vt)之電壓且放電 感應線SO,則NM0S電晶體N21、N22得以斷開以致鎖存電 路220之節點QAb保持為其初始邏輯高且其中之節點qa保 持為其初始邏輯低。 因此，PM0S電晶體P12得以接通且節點nWD〇變成邏輯 高以致確認主刪除操作通過。 相反地，右感應線S〇處於—預充電狀態，則NM〇s電晶 體N2卜N22得以接通以致鎖存電路22〇之節點_變成邏輯 低且其之節點QA變成邏輯高。因此，PM0S電晶體P12得以 關閉且節點n\VD〇變為一浮動狀態。因此確認主刪除操作失 敗。 /如以上所描述，本發明可提供—可確認預先删除之頁面 、表衝裔。因此有可能防止—已程式化的I元被過度地刪除。 雖然已根據較佳實施例進行了以上描述，但是應瞭解， 在不偏離本發明及附加中請專利範圍之精神及範_的前提 下 瓜热省此項技術者可對本發明進行改變及修正。 【圖式簡單說明】 圖1為一星古— ’、、、〃、有一現有頁面緩衝器之NAND快閃記憶體裝置 的電路圖； 106896.doc -15· 1307892 圖2為一具有一用於一預先刪除之頁面缓衝器之NAND快 閃記憶體裝置的電路圖；及 圖3為說明圖2中所示的該NAND快閃記憶體裝置之訊號 之波形的時序圖。 【主要元件符號說明】

100 記憶體單元陣列 200 頁面缓衝器 210 位元線選擇及偏壓單元 220 鎖存電路 300 行選擇單元 Ble 偶數位元線 Bio 奇數位元線 BSLe、BSLo 位元線選擇訊號 DI、nDI 程式化輸入訊號 DISCHe(DISe)、 間極控制訊號 DISCHo(DISo) DL 資料線 DST >及極選擇電晶.*體 IV1 、 IV2 反轉器 MCI 至 MCn 記憶體單元 MLCH 鎖存訊號/主刪除偵測訊號 MRST 重設訊號 Nil、N12 偏壓供應電晶體/位元線選擇電晶體 N13、N14 位元線選擇電晶體 106896.doc -16- 1307892 N21 、 N22 主刪除偵測單元/NMOS電晶體 N23 重設單元/NMOS電晶體 N24 程式化電晶體/NMOS電晶體 N25 讀取電晶體/NMOS電晶體 N26 、 N27 資料輸入電晶體 N31NMOS 電晶體 nWDO 節點 Pll 預充電單元/PMOS電晶體 P12 刪除確認單元/PMOS電晶體 P21 ' P22 預先删除偵測單元/PMOS電晶體 PBDO 讀取訊號 PEVb 預先刪除確認訊號/預先刪除偵測訊號 PGM 程式化訊號 PRECHb 預充電訊號 QA、Qab 鎖存電路220之節點 SO 感應線 SST 源極選擇電晶體 tl、t2、t3、t4、 t5、t6、t7 週期 vcc 電源電壓 VIRPWR 偏壓訊號 VSS 接地電壓 WL1 至 WLn 字線 YA 行選擇訊號 106896.doc

Claims (1)

1307巧146413 η年t Μ日修正替.

1.種非揮發性記憶體裝置，其包含： ―單元陣列，1 留_ 丹，、有由耦合至位元線與字線之記憶體 70所組成之複數個串；及 複數個頁面緩衝器，其經由一感應線連接至該等位元 線二該複數個頁面緩衝器之每一者包含： 預先刪除彳貞測單元，其回應於該感應線之-訊號而 須測預先刪除 便確s忍疋否已刪除程式化至該等記憶 體早元中的資料； 、主刪除偵測單元’其回應於該感應線之該訊號而谓 刪除以便確認是否已刪除程式化至該等記憶體單 元中的資料； '鎖存電路’其在預先刪除確認相應於該預先刪除 偵測早7L之-輸出訊號而儲存資料’且在主刪除確認時 回^於=刪除價測單元之一輸出訊號而儲存資料；及 確。單元其在預先刪除確認或主刪除確認時回應 於口亥鎖存電路之—訊號，而確認該預先刪除或該主 之通過或失敗 u '、中田該預先刪除操作時，該主刪除彳貞測單元起妒 該鎖存電路之一第一節點。 ° 月求項1之非揮發性記憶體裳置，其中若該預先刪除嫁 〜為通過貝j執仃該主删除，且若該預先刪除確認為失 敗，則再次執行該預先刪除。 3 .如，求項1之非揮發性印掩麟壯印 平知f玍。己隐體裝置，其中該預先刪除偵測 106896-970609.doc 1307892 單元連接於一電源電Μ與該鎖存電路之該第一節點之 間，且當該預先刪除成功時控制該第H點則吏其具有 該電源電壓。 4 ^請求項！之非揮發性記憶體裝置，其中該預先刪除伯測 早7L包括一第-ρ通道金氧半導體（pM〇s)電晶體，其根 據-僅在該預先刪料科變成邏輯低之預先刪除心 訊號而被接通；及一第：PM〇s電晶體，當該感應線之該 讯唬在該預先刪除確認時變成邏輯低時被接通。 5.如請求们之非揮發性記憶體震置，其中，當該預先刪除 操作時，該鎖存電路之-第—節點成為邏輯低，並且該 鎖存電路之一第二節點成為邏輯高。 m揮發性記憶體裝置，其中該複數個頁面緩 衝盗之母-者進一步包括—重設單元，該重設單元在談 主刪除確認時，將該鎖存電路 " 輯高且將該鎖存電路之該第二節初始化為邏 7 , ^ . TS , 即點初始化為邏輯低。 7.如Μ求項!之非揮發性記憶 衝器之每一者包括—預充電單元，數個頁面緩 以便確認該預先刪除或主刪除；丨 錢應線’ 一位元線選擇及偏料元，其«料位元線之一者。 W6896-970609.doc