TWI303421B - Electromechanical three-trace junction devices - Google Patents

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A7 B7 1303421 五、發明說明（1) 相關申請案之交互參照 本案與下列專利申請案相關（與整體共同參照）： 美國專利申請案第09/915,093號，標題為「使用奈米管 帶之機電記憶體陣列及其製法」，申請日為2001年7 5 月25曰。 美國專利申請案第09/915,173號，標題為「具有由奈米 管技術構成之單元選擇電路之機電起憶體」，申請a 為2001年7月25日。 美國專利申請案第09/915,095號，標題為「具有奈米管 10 機電記憶體之混成電路」，申請日為2001年7月25 曰。 發明所屬之技術領域 本發明大體上關於非揮發性記憶體裝置，特別是關於 15 使用機電奈米管技術之非揮發性記憶體陣列。 先前技術 經濟部智慧財產局員工消費合作社印製 典型的記憶裝置涉及具有「開」或「關」狀態之單位 元記憶單元。記憶體的一位元決定於此「開」或「關」的 20 狀態。於一特殊的記憶體陣列，位元的數目直接與記憶單 元的數目相關。例如，一儲存η位元的裝置一定具有η個 記憶體單元。為增加記憶體單元的數目，不是必須增加整 個記憶體陣列的尺寸，就是必須減少每個記憶體元件的尺 寸。增加記憶體單元密度已被改進的微影技術所達成，微 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1303421 A7 五、發明說明（2) 5 10 15 經濟部智慧財產局員工消費合作社印製 20 =術已處促成自微米尺度元件的製造進步至奈米尺度特 對一電子裝置之記憶單元 價、高密度、低功率、高速及非°，、。习要的特性是廉 案包含唯讀記憶體（R〇M ) 、X 。習知的記憶體方(酬）、電致可程式記憶式，讀記憶體 程式唯讀記憶體（EEP_ 電致可消除可(_)及靜態隨機儲存記憶體機儲存記憶體 ROM雖然極為廉價，但卻盔電致可程式，但只有單—寫:循環。Ep_:= ROM及PROM快的讀出循璟，&+ μ具有相對於僅在若干重複讀寫循㈣除時間且 閃」記憶體)並不昂貴且消耗 =;θ^ SRAM，其具有長（微秒）寫 目車又於DRAM或 Μ亦且-㈣日及低相對速度。快閃記 憶體亦具疋數目的頃寫循環，此導致短時間之可靠J 腦、_、瞧及·_皆 性::二=憶體的電源中斷，記憶體仍然保持記憶單二苡J容’此於每若干微秒須以電致更新的」内 化。謂不須被更新且較_為快，作卻較雜 度低。醜及SRAM皆為揮發性 二且密 電源中斷，記㈣即Μ記„切存卩之=，錢體的 本紙張尺度適用中國國家標準(CNS)A4規格（21() χ 297公 1303421 B7

如以上所論顯示，習知的記憶體方案皆無法獲致所有 希望特性。現有非揮發性技術並非可隨機存取且為低密 度、高價格，且僅具有限能力以允許高電路功能可靠性的 多重寫入。同時，現有揮發性技術使系統設計複雜化或為 5 低密度。一些新興技術已企圖陳示這些缺點。 例如，磁性RAM (MRAM)或鐵磁性FAM (MRAM)利用 磁化或電鐵磁區域之指向以產生非揮發性記憶體單元。為 獲得非揮發性，MRM利用磁阻記憶元件，·其牵涉到磁性多 層結構之異向磁阻或巨大磁阻。然而，此二種型式的記憶 10體單元皆具有相當高阻抗及低密度。有一基於磁性通道接 合的記憶體單元亦已被審視，但其並未大量成為商業化裝 置。 FRAM使用相似的電路結構，但並非將資訊存於磁性單 元而是存於鐵磁裝置。這些裝置據說藉由在一外部施加電 15切換場移除後保持它們的電極化而產生非揮發性記憶體。 然而，FRAM卻受限於一大記憶體單元尺寸及與標準半導體 製程之材料不相容，使其難以製造大型積體元件。見美國 專利第 4, 853, 893、4, 888, 630 及 5, 198, 994 號。 、 經 濟 部 智 慧 財 產 局 員 工 合 作 社 印 製 其他具有非揮發性記憶體的技術為相變記憶體。此技 20術，由一與諸如硒及碲元素整合之薄膜合金之結構相變儲 存資訊。此等合金據說於結晶及非結晶形狀態下均可保持 牙二疋，且這些狀態可以電致區分，此事實使雙穩態開關得 以形成。鍊而無論如何符合非揮發性條件，此技術仍受限 於操作慢、難製造及可靠性問題，以及未能達成商品化的" 本紙張尺度適用t國國家標準(cns)A4規格（训X挪公董） 1303421 A7 B7 五、發明說明（4) 階段。見美國專利第 3, 448, 302、4, 845, 533、4, 876, 667 及 6, 044, 008 號。 10 15 經濟部智慧財產局員工消費合作社印製 20 交錯式（crossbar)記憶體（MWCM)亦被提出。見美 國專利第 6, 128, 214、6, 159, 620 及 6, 198, 655 號。這些 記憶體提案使利用分子作雙穩態開關漸為可行。兩條線 (金屬或半導電型式）具有一層分子或分子化合物夾於其 間。化學組合及電化學氧化還原被用以產生「開」或 「關」狀況。此種型式的記憶體需要高度某些線接合，且 因固有氧化還原過程的不穩定性可能無法保持其非揮發 性。 近來，記憶體裝置已被提出使用奈米尺度的線 (wire)，例如以單壁碳奈米管形成交錯式接合以作為記 憶體單元。見W0 01/03208 ( “基於奈米尺度線之裝置、 陣列及其製法”），及Thomas Rueckes等於2〇〇〇 $ 起之第289冊、第94-97頁所提出的“基於後奈米 管非揮發性隨機存取記憶體之分子計算。”此後這些裝置 將被稱為奈米管線交錯式記憶體（NTWCMs)。在此些提案 中，各自為單壁之碳奈米管線被懸於其它線上以定義記恢 體單元。電訊號被寫入一或二條線以使它們相互產生物理 相吸引或相斥。每一物理狀態（亦即相吸或相斥線）對废 於一電狀態（electrical state)。相斥線為一開線路接 合（junction)。相吸線為形成一整流接合之閉狀態。當 電力自接合移除時’諸線仍保有其物理狀態（因此電狀熊 亦是），因此可形成非揮發性記憶體單元。 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 χ 297公釐） 1303421 A7

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裝 計 線

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I I I I I I I I 經濟部智慧財產局員工消費合作社印製 1303421 Λ7 B7 五、發明說明（6) 元件可能可被其他型式的機電元件所取代，此亦包括奈米 管。 依據本發明之另一觀點，一下方及上方導電層系為垂 直不對準（unaligned vertically)。 5 依據本發明之另一觀點，一電路包含一第一、第二導 電元件及一位於其間的奈米管帶，其可被以各種方式電刺 激。一電刺激可被施於至少該第一、第二導電元件其中之 一者及該奈米管帶，以移動該奈米管帶朝向該至少第一、 第二導電元件其中之一者。來自該第一、第二導電元件其 10 中之一者及該奈米管帶的電訊號可被感知以決定單元的電 狀態。 •仍為本案的另一觀點，如該帶朝向該第一導電元件移 動，該電狀態為一第一狀態；如該帶朝向該第二導電元件 移動，該電狀態為一第二狀態；且如該帶位於該第一導電 15 元件及該第二導電元件之間，該電狀態為一第三狀態。該 第一、二及三狀態各自對應一不同的資訊編碼。 於本案的另一觀點，電刺激施於該第一導電元件及該 第二導電元件二者以使該第一導電元件及該第二導電元件 二者引發該奈米帶的移動。 20 於本案的另一觀點，該第一導電元件及該第二導電元 件以容錯方式被使用。 實施方式 本發明的較佳實施例提供一新穎機電電路元件及其製 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐）

1303421 A7 B7 五、發明說明（7) 法，特別是三層奈米管技術裝置及其製法。如以下將說明 者，使用三層（1)利於可達成高記憶儲存及/或資訊密度 之三態邏輯，（2)改善可靠性及切換一給予元件或單元 的速度，及（3)改善一元件或單元之容錯能力。再者， 5 某些實施例有效附有三層接合，便於其使用、製造及佈 局，特別是於混成電路的場合。 簡言之，較佳實施例包括自至少三個交錯接合所形 成之機電電路接合，三者中只有一個必需是機電反應 層。雖然機電反應層可形成自一破奈米管、奈米繩 10 ( rope )或由其他適合材料製成之帶（belt )或線 (wire)，某些實施例形成一層位於其他二層間的奈米管 帶（ ribbon)(此名詞“層” （trace )非意圖限制任何 特殊形狀或製造技術，而是意欲廣泛包含一導電路徑）。 如以下將說明者，使用三層裝置利於可達成高記憶儲 15 存及/或資訊密度之三穩態（tristable)邏輯。藉由超過 二個狀態，一給予的機電元件可以表示超過二位元的資 訊。例如，於一三穩態配置中，一狀態代表0，其他分別 為1與2。 經濟部智慧財產局員工消費合作社印製 三層裝置亦可改善可靠性及切換一給予元件或單元 20 的速度。例如，藉由將機電反應層置於其他二層之間， 此其他二層可在該機電反應層上共同被激發。一層可被 激發以排斥該機電反應層，另一層則被激發以吸引該機 電反應層。 三層裝置亦可改善一元件或單元之容錯能力。例 -9 - 本紙張尺度適用中國國家標準(CNS；)A4規格（210x297公釐） 1303421 Λ7 B7 五、發明說明（8) 如，如果其中一層失效，其他層可以於所在位置被使 用。或者，二層可被共同使用，但是電路可被設計為： 如果其中一層失效，只要另一層還保持操作，則電路將 可繼續操作。 5 某些較佳貫施例使用奈米管帶以實施機電反應層。 然後’ 5亥些貫施例構成新的一組奈米管帶交錯記憶體 (NTRCM)裝置。NTRCM版本的發明_.享有與奈米管線 交錯式記憶體版本（NTWCM )相同的優點，NTRCM 二層接合裝置享有它們的對等之ntWCM相同的優點。 10見美國專利申請案第09/915,093號，標題為「使用奈米 管帶之機電記憶體陣列及其製法」、美國專利申請案第 09/915, 173號，標題為「具有由奈米管技術構成之單元選 擇電路之機電記憶體」及美國專利申請案第〇9/915,〇95 號’以上所有申請案係以整體共同參照。咸信NtrcM裝置 15較易於建立期望的集積度及規模（以裝置之製造數量計） 水準’以及它們的幾何構形較易於控制。再者，這些奈米 管帶的大型集積度可直接達成結構上的大冗餘度，也因此 增加了可靠度。 經濟部智慧財產局員工消費合作钍印製 圖1以分解圖繪示一例示之機電記憶體陣列1〇〇。於 20此實施例中，該陣列包含一介於一上方結構102及下方結 構103間的奈米管帶層ι〇1。 下方結構103包含複數個大致平行的導電層1〇4，其 位於大致平行且向上突出的支撐105之間。層104及支揮 105大致上平行帶1〇1。該層及支撐係被安排於一氧化層

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1303421 109及砍基板層iio之上。 上方結構102與下方結構相似。上方結構1〇2包含複 數個大致平行的導電層114,其位於大致平行且向下突出 的支撐115之間。層114及支撐115大致上平行帶1〇1。 5亥層及支撐係被安排於一氧化層119及矽基板層丨2〇之 上0 對上方結構102及下方結構1〇3而言，機電反應元件 101為奈米管帶。然而，包括奈米管的其它材料亦可以使 用。於一某些較佳實施例中，一奈米管帶101具有一 180 10奈米的寬度且被固定於分隔的支撐105 (較下方）。 對上方結構102及下方結構1〇3而言，層1〇4、114 可用任何適當導電材料製成，且可以被賦予各種適當幾何 構形。某些較佳實施例利用n參雜（n—d〇ped) 碎形成該 層，以不比奈米管帶101寬較佳，例如約18〇奈米。 15 對上方結構102及下方結構103而言，支撐105及 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 115，相似地，可用任何適當導電材料製成，且可以被赋 予各種適當幾何構形，但某些較佳實施例利用隔絕材料， 例如旋塗式玻璃（SOG)。較佳厚度（高度）必須等於或 超過電極高度，較佳為100奈米至丨微米。 20 如以下將敘述者，於某些實施例，帶101係藉由磨擦 力被固定於相接觸的支撐之間。於其它實施例中，該帶可 被以其它方式固定，例如藉由任何各種技術將帶“錨接” (anchoring)於支撐。藉由沉積上方支撐於下方支撐之 頂端，奈米管101亦被固定在下方支撑1〇2的上表面上。 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格（21G X 297公楚） 1303421 A7 B7 、發^ 、、、毛或旋轉塗布（spin-coated)材料，諸如金屬、半導 Ά緣體〜特別是矽、鈦、氧化矽或聚醯亞胺_可以用 來立曰加固定強度。經由使用化學相互作用，磨擦相互作用 可被土曰加’包括經由使用碳化合物如（pyrenes)或其他 化學反應種類之共價鍵接。例示之以金屬固定及塗布奈米 官技術’見R.J.Chen等人之“蛋白質不可流通之單壁碳 奈米管之非鍵結侧壁功能化，” LAmChem. s〇c•，第123 冊之 3838-39 頁（2〇〇1)，及 Dai 等人於 Phys丄ett·，第 77 冊之3〇15_17頁（2〇〇〇)。此技術亦可見於w〇 10 01/03208。 在每一例中，一帶越過相應、對置之層處即定義一記 憶體或邏輯單元。該等單元的實際數目並非了解本發明之 課題，但是在至少現代非揮發性電路元件上，本技術可支 持具有資訊儲存能力之裝置。 15 圖2—4為一單元之剖視圖及繪示裝置的各種狀態。例 如’一的給予的單元被使用，其具有三種狀態，指定為 “開”及“關”狀態。狀態106可被指定為“關”，狀態 107及108則可被指定為“開”。 經濟部智慧財產局員工消費合作社印製 當裝置於狀態106，帶1〇1皆以一距離no與導電層 20 104及114相隔（本圖雖建議帶距離一相關層之距離110 為相等’但並非皆需如此）。這些狀態依前述整體參照之 參考資料所描述的各種方式可被電偵測。當裝置於狀態 107，顯示於圖3，帶朝向104彎曲。當裝置於狀態1〇8， 顯示於圖4，帶朝向114彎曲。於此配置中，一 “關” -12- 本紙張尺度適用中國國家標準(CNS)A4規格（21〇χ297公釐） [303421 A7 B7 五、發明說明（n) 10 15 經濟部智慧財產局員工消費合作社印製 20 狀態相應於一開迴路的帶〜層接合，當定址時，其於帶 101或層104上可被測出。於“開，，狀態時，該帶2層: 合為一導電、整流接合（如Sch〇ttky或pN)，當定址 時’其於帶101或層104上可被測出。 於某些實施例中’其中支撑105間之侧向距離為約 180奈米，自-隔離的支樓1〇5至帶m貼附電極ι〇4或 114之撓曲位置應相對於分隔11〇大約為5〜5〇奈米。分隔 110的尺度被設計成與記憶裝置之機電切換能力相容 50奈米的分隔對使用碳奈米管製成之帶101之某些實施例 為較佳，且為撓曲之奈米管反映應變能及黏著能間的某些 相互作用。其他分隔可能對其他材料較佳。 這些狀態間的切換是由應用跨越奈米管帶或線iOl, 及一或更多它的相關導電層1〇4、ιΐ4的某些電麈完成。 切換的力量乃基於奈米管帶與電極間的靜電吸力及斥力。 於某些實施例中，在一個“關，，及兩個“開，，狀態間 的電阻有一高比值。一個“關”及兩個“開，，狀態間的電 阻差異提供了 一可判讀一接合為何種狀態的方法。在一方 法中，一“讀出電流”被施於奈米管帶或電極，且跨越接 合的電壓被以一在層上的“偵測放大器，，決定。讀出係為 非破壞性，意即單元乃維持其狀態，且不需如DRAMs半導 體所需之寫回操作。 如以上所述，較佳實施例的三層接合帶來他自己的優 點。藉由使用三穩態（tristable)記憶體單元，更多資 訊可被一給予的單元儲存或表示。另，縱使僅有“開”狀 埤 計 -13. 本紙張尺度適用中國國豕仏準(CNS)A4規格（210 X 297公爱） A7 B7 1303421 五、發明說明（12) 悲中之其中一個被使用，二層接合可從共同使用兩導電層 的能力施力移動一機電反應層1〇丨以增快切換速度。再 者，藉各單元中之兩導電層的使用，增加來自於被許可的 冗餘度（redundancy)的可靠性及容錯性之優點。兩導電 5層中的各個導電層可被分開使用以施力移動一機電反應 層，且兩導電層中的各個導電層對二者擇一之兩個“開，， 狀態其中之一而言，可作為“接觸。，，因此，一個導電層 的錯誤並不會對接合的機能造成致命影響。又，藉於上方 及下方結構102、103間沉積帶，帶被有效地封著及保 10護。在其他技術間，此方式有利於封裝與布局，且其使奈 米管技術陣列更容易整合至其他電路及系統，例如混成電 路。此電結構的附帶特性是亦利於堆疊式記憶體層的製造 及各種内部連線的簡化。 經濟部智慧財產局員工消費合作社印製 圖5緣示一製造NTRCM裝置⑽之某些實施例的方 丄5法。一第一中間結構500被創造出或如上所引證之聯合專 利申請案被提供。結構500包括—具有閘介電層5〇4 (gate dielectric layer，例如氧化石夕）之石夕基板5〇2 及一包含複數個支樓508之分隔支標層5〇6 (例如旋塗式 20 玻璃（SOG))。在此例中，雖然可能有报多呈他配置 (例如複數個列），但支撐508係由一 接 ㈣所_。 仃仃有W樣的分隔 導電層5Π)在支撑508間延伸。這些導電電極可用例 =η、雜矽或包含金屬及矽層的組合的單一材料 。 導電電極可接受的材料包括銅、鈦、鶴及 久站，或其他材料 -14· 本紙張尺度適财_家標準(CNS)A4規格χ撕公楚） A7 B7 1303421 五、發明說明（13 ) 或半導體，例如與標準生產線相容之矽。在此例中，導電 層510顯示實質上接觸支撐508，但其他配置亦為可能， 如其他幾何構形，例如具有非矩形橫斷面特徵者（如三角 形或梯形）。 5 犧牲層518沉積於導電層510之上，以定義支樓508 之上表面之一平面表面520。此平面表面，如於前述聯合 申請案已說明，有利於主要為一奈米管厚之單壁碳奈米管 (SWNTs)之一非織造織物的成長。 於某些實施利中，一奈米管膜先於表面52〇上成長然 ίο 後形成圖樣，例如，以光學微影及蝕刻定義帶522之一層 (亦見圖1之101)。非織造奈米管織物的帶位於平面^ 面520之上，並跨越（例如，垂直）底下的層〖IQ。產生 的中間結構524即為上述之下方結構1〇2，不同點為纟士構 524包含犧牲層518。 ° 15 下方中間結構524可以用許多方式形成。幾個該此方 式已於先前引用之連合專利申請案中描述。另，以下^述 亦暗示於下方陣列頂端構成類比結構的各種方式。 經濟部智慧財產局員工消費合作社印製 一上方中間結構526可被分離地形成，其可被置於具 有圖樣的碳奈米管膜層522的頂端以生成中間結構54〇了 20像下方中間結構524，上方中間結構526包含一由複數個 支撐530組成之分隔支撐層528 (如S0G)。在圖示實施 例中’支撐530由一行行的圖樣分隔材料組成，但如同^ 方結構’許多配置皆為可能，例如包含複數列者。另，八 隔支撐可用各種材料製成。 刀 -15- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1303421 A7 B7 五、發明說明（ 14 10 15 經濟部智慧財產局員工消費合作社印製 20 犧牲層534之第二組將導電層532與奈米管分離， 導電層532在支撐530之間延伸。導電層532顯示實質且 接觸支撐530，但其他配置及幾何構形亦為可能，如 中間結構500中的導電層510。一閘介電層536乃 ' 久〜閘導 電接地層538沉積於支撐530及層532的頂端。 為生成特徵為懸吊、三穩態奈米管接合544之 又目襟社 構542，上方及下方犧牲層518及534分別需從中間社、、、° 540移除，如使用包括酸或鹼之濕或乾化學蝕刻劑。、°構 在詳細描述製造上方陣列526之方法前，一也、制 程及其產品的觀念值得一提。首先是各種的成長、成^衣 蝕刻操作可用習知技術執行，例如微影成形。現今這=及 術可達180奈米到小至13〇奈米之特徵尺寸（例=些， 101之寬度），但元件物理特性可容許未來製程所可咿 之甚至更小的特徵尺寸。 建到 第二點是，因奈米帶係於上方陣列開使構成前定位， 故於選擇上方陣列之材料時有更多選擇。特別是， 電極材料_擇受到可科米管成長過程之高溫的:些灵 板（substrate)的限制，上方電極材料的選擇就不^ 此受限。 取後點疋，内部連線可使用標準金屬化及c廳邏 輯或使用前述聯合引證案所朗之奈麵蚊址來製作。 此定址可使用三穩態奈米機電定址方案來製作。 圖㈣、7Α-Β及糾係與生成上方中間結構526之 可能方法相關。 -16- 本紙張尺度適用中國國家標準(CNS)A4規格（2丨〇 X 2打公楚 計 線 1303421 B7

圖6Α'β —製造三層結構542的方法。一下方中間結 構524使用上述技術被提供或構成。然後藉使用__程 序、濺链、電鍍，或一不同的沉積程序加上一犧牲層6〇2 (約10-20奈米高）及一 η參雜石夕層6〇4。 5 為生成導電層610，一光阻層可被旋塗在層604上， 接著曝光及顯影以創造直接位於底下支撐5Q8上之穴。 然後反應離子#刻（RIE)或其類似者可用於餘刻電 極及犧牲層604及602以形成穴608 ,且定義直接位於底 下電極510上之上層電極61〇。如圖6Β所示，然後穴⑼8 10被以分隔材料的平面層609填充及覆蓋，例如旋塗玻璃 (SOG)或聚醯亞胺（poiyimid)。分隔層6〇9以RIE或 電漿回茲至與電極610同高度以形成一平面表面616。在 表面616上提供一閘介電層620以隔開電極610與上電接 地層622。這層622之額外目的為可提供包覆整個記憶體 15 結構的緊密密封。 然後加工生成的中間結構540 ’以使下方及上方犧牲 層518及534分別被移除以形成如與上述圖5相關之結構 542。 經濟部智慧財產局員工消費合作社印製 圖7A-B顯示另一製造三層結構542的方法。一與圖5 20 相關之下方中間結構524被提供或構成。一犧牲層702 (約10-20奈米高）可選擇地被直接生成於底下犧牲層 518之上，例如，藉使用一涉及自互補式（seif-complementary)村料（例如鈦）之選擇性CVD製程以製 造中間結構700。所生成之六704被以分隔材料的平面層 -17- 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 χ 297公釐） 1303421 Α7 Β7 五、發明說明（16) ---- 708填充及覆蓋，例如旋塗玻璃（s〇G)或聚醯亞胺 (polyimid)。生成的層708被以RIE或電漿蝕刻至一與 上方犧牲層702及上方導電電極724所欲達到二高度相 等的高度710。一光阻層可被旋塗在層7〇8上，=著曝光 5 及顯影以創造直接位於電極510上之穴。 如圖7B所繪示’反應離子關（RIE)或類似者可用 於钱刻上方支撐層708以形成穴714，且定義上方支撐 716。穴714被以n參雜矽或其它適合形成電極的材料構 成的平面層填充及覆蓋，且此層以rIE或電漿餘刻至與支 10撐層722的剩餘部份同高度710，結果生成中間結構 718。上方電極724及支撐722的頂部表面形成一平面表 面726。一閘介電層730沉積於中間結構718頂端以隔開 上方電極724與上方電接地導電層732 (如矽），其係加 在閘介電層的頂端。此生成如上述之結構。層732之 15額外目的為可提供包覆整個記憶體結構的緊密密封。 然後加工生成的中間結構540，以使下方及上方犧牲 層518及534分別被移除以形成如與上述圖5相關之結構 542。 經濟部智慧財產局員工消費合作社印製 圖8A-B顯示另一製造三層結構542的方法。中間結 20 構700 (如上述）被提供或創造。然在此方法中，穴704 被以η參雜矽或其他適合形成電極的材料填充以形成一平 面層804。生成的電極層804被以RIE或電漿回蝕至一如 前述之高度710。一光阻層可被旋塗在層804上，接著曝 光及顯影以創造直接位於下方支撐508上之六808。 -18- 本紙張尺度適用中國國家標準(CNS)A4規格（21〇χ297公楚) A7 B7 1303421 五、發明說明（17 如圖8B所纟會示，反應離子蝕刻（RIE)或其類似者可 用於完成穴808’且定義上方電極。然後中間結構8〇6之 穴808被以一平面分隔層（例如包括s〇G或聚醯亞胺）填 充及覆蓋。此分隔層以RIE或電漿蝕刻至與上方犧牲層 702及上方電極724之總高度相同之一高度71〇以形成i 撐722 °結果生成中間結構718，具有如前述平面表面 726。基板718可藉由加入如前述閘介電層及上方電接地 導電層而轉變為基板728。 然後加工生成的中間結構540，以使下方及上方犧牲 10 15 20 消 層518及534分別被移除以形成如與上述圖5相關之結構 542。 在本發明的其他實施例中，非如上所述之上方電極直 接位於下方電極之上，而是替代地，相對於下方電極偏移 (例如位移他們寬度的一半）。在其他各方法中，此方法 利於使用某些技術以移除犧牲層。 圖9繪示製造這些“偏移，，的NTRCM裝置實施例的方 法。一如前述之第一中間結構5〇〇被創造或提供。然後結 構500如前述被轉變成中間結構524，該結構524之特徵 為在中間結構500的頂部具有圖樣化的奈米管帶522。上 方分隔支撐902沉積至下方支撐508，且具有與上方分隔 支撐902同南度之上方犧牲層904沉積在帶522之頂部， 但對準下方犧牲層518以創造一平面表面906。上方犧牲 層904與上方支撐9〇2的高度約與下方犧牲層518的高度 相同，例如平均10—2〇奈米。上方支撐9〇2與上方犧牲層 -19- 本紙張尺度適財_家標準(CNS)A4規格（2iq χ 297公爱） 1303421 A7 B7 五、發明說明（18) ^---- 904可用與相應下方諸層相同之材料製成，但不限於這些 材料。 一 η型石夕電極導電層·，或其他適合材料或材料之組 合，係被施於平面表面_之了转，以使它們與下方導電 曰510平行且使至少一部份的層g〇g (並非其全部）對 準層510。生成的中間結構9〇〇之完整上方陣列⑽包括 上方支撐902、上方犧牲層904與上方導電層908。中間 、，構900中之上方導電層9〇8並非直接位於下方電極51〇 之上，而是相對於下方電極510以某量（例如位移它們寬 10度的一半）偏移。 為生成目標結構912之自由懸掛三穩態奈米管接合 914，使用包括酸或鹼的濕或乾化學蝕刻劑移除下方犧牲 層518及上方犧牲層9〇4。 上方層908具有矩形橫斷面及與下方支撐5〇8及下方 15電極51〇相同的寬度，但層g〇8之形狀與寬度皆不限於該 些參數。更窄或寬不同的層的橫斷面，例如梯形或三角形 亦可見。另，雖下方陣列524的材料選擇多少受限制以致 該些材料與碳奈米管或奈米織物的成長情況相容 (例如相 經濟部智慧財產局員工消費合作社印製 當咼溫），上方陣列910係於奈米管成長後才被製造，以 20致於有廣泛材料可用作上方支撐9〇2、上方犧牲層904及 上方電極908。例如，只有直到相當低溫才穩定之材料， 如聚酸亞胺、其它聚合物或低熔點金屬（如鋁）可作為上 方陣列910。 圖10-12為具有偏移上方電極的單元橫斷面圖，且 ______ -20- 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 χ 297公爱） 1303421 A7 -- -- B7 五、發明說明（19) 繪示裝置之各種狀態。與上述實施例相類比，這些狀態可 被指定一些意義，例如“開，，及“關，，狀態，或被指定非 二進位編碼。例如，圖10顯示一被指定“關，，狀態之接 合，而圖11及12顯示接合於“開，，的不同狀態。這些狀 態之序述與圖2-4狀態之序述可相類比故不再述。使用與 圖2-4相同的元件符號以顯示這些實施例及諸狀態的相應 特徵。 圖13A-B顯示一製造三層結構912之方法。使用上述 技術提供或創造一下方中間結構524。沉積一約與下方支 10撐層518同高度之支撐層1302以生成中間結構1300。然 後層1302被以微影及蝕刻技術造成圖樣，例如RIE，以創 造支撐902及定義中間結構1304之穴1306。 穴1306被填以一平面犧牲層，然後該犧牲層被以R][E 或其他蝕刻技術蝕刻，直到犧牲層9〇4與上支撐9〇2同高 15度及一平面表面形成。中間結構1310於是形成然後具有 一電極材料層，例如n型矽，沉積於表面9〇6的頂部，然 後電極材料層被以微影及蝕刻技術（如RIE)造成圖樣， 以定義導電電極層908及形成中間結構900。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 然後上方及下方犧牲層904及518被移除，如相關圖 20 9所解釋者，以生成目標結構912之自由懸掛、三穩料 米管接合914。 "心不 圖14A-B顯示另一製造三層結構912之方法。提供或 創造中間結構524，然後藉由蒸發至約與下方犧牲層518 同高度之上方犧牲層1402它的表面上而轉變成中^吉構 -21- 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 X 297公釐） 1303421 A7 B7 五、發明說明（20) 1400。然後此犧牲層被以微影及蝕刻技術造成圖樣’以形 成被中間結構1404之穴1408隔開之犧牲層線1406。 然後穴1408被填以一支撐材料之平面層，該平面層 被餘刻至與犧牲層線1406同高度以形成平面表面906及 5 形成中間結構1310。中間結構1310，如相關圖13B所釋 者，轉變為中間結構900。上方及下方犧牲層904及518 被移除，以生成包含自由懸掛、三穩態奈米管接合914之 目標結構912。 圖15顯示另一製造三層結構912之方法。首先，選 10 擇性地成長支撐層902 (約10-20奈米高）於直接位於下 方支樓508上之下方結構524之頂部，例如，藉使用一涉 及自互補式（self-complementary)材料（例如鈦或氧化 矽）之選擇性CVD製程。然後如相關圖13B所述，生成之 中間結構1304被連續轉變為中間結構1310、中間結構 15 900，及最後轉變為目標結構912。 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 圖16顯示另一製造三層結構912之方法。犧牲層904 被選擇性地沉積在下方陣列524上以形成中間結構1404。 然後如相關圖14B所述’中間結構1404經由中間結構 1310及900轉變為目標結構912。 20 圖17顯示另一製造三層結構912之方法。中間結構 524被創造或提供。一由與下方犧牲層518以同材料製成 之犧牲層1402及一電極層Π02被沉積形成結構1700。然 後電極層1702被以微影或RIE作出圖樣而生成電極線 908。接著，上方及下方犧牲層的暴露部份被以RIE移除 -22- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1303421

五、發明說明（21) 10 15 經濟部智慧財產局員工消費合作社印製 20

Id中間結構1706。剩餘的犧牲材料i7G8只位於電極 之下於移除犧牲材料處，此時自接合171Q自由 f掛之奈米官帶具有_自由懸掛長度，在圖示實施例中 ^設其中陣列元件儘可能製成很小），此長度約為用以 衣出圖樣之微影之解析度限制之半。 為形成自由懸掛，三穩態接合，直接剩餘在下方電極 510上之犧牲材料的部分1712被移除。此可藉由利用較直 接剩餘在下方分隔支撐508上之犧牲材料1714之差異溶 解度快之犧牲材料m2來完成。直接在下方電極上之犧 牲材料1712轉較快速，目為它較直接位在T方分隔支 撐508上之剩餘犧牲層之部分1714接近蝕刻劑。結果， 藉由施加蝕刻劑且隨後在適當時機停止蝕刻製程，特徵為 自由懸掛、三穩態奈米管接合914之目標結構1716可被 製成。 圖18A-B顯示另一製造三層結構912之方法。中間結 構1800藉蒸發一犧牲層1802及一電極材料層1702至中 間結構524上而被製成。上方犧牲層18〇2是以與下方犧 牲層518不同姓刻特性之材料製成。 電極材料層1702被製出圖樣以形成中間結構18〇4之 電極線908。接著，在電極908間之犧牲層18〇2的暴露區 域被以RIE移除以形成圖18B的中間結構18〇6。然後下方 犧牲層518藉蝕刻被移除以形成中間結構18〇8。可藉利用 其與直接位在下方分隔支撐508上之犧牲材料部分1812 相較下有較高差異溶解度以移除直接位於下方電極51〇上 -23_ 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 χ 297公釐） 計 線 1303421 A7 B7 五、發明說明（22) ----~^^ 之上方犧牲層之剩餘部分181〇。因為直接位於下方電極上 之犧牲材料1810較直接位在下方分隔支撐上之犧牲材料 1812接近蝕刻劑，故直接位於下方電極上之材料蝕刻較快 速。因此，藉由施加蝕刻劑且隨後在適當時機停止蝕刻製 5程，目標結構U14之自由懸掛、三穩態奈米管接合914 可被生成。 附加的實施例 一般而言，應注意上述之特徵尺寸乃基於現代製造技 10術的觀點所建議者。其他實施例可用反應製造能力的更小 (或更大）的尺寸製成。 經濟部智慧財產局員工消費合作社印製 上述之目標結構及製程並未列盡本發明實施例的所有 範圍。隨後的金屬化可用以增加定址電極至一三穩態接合 陣列，如圖1所示者。其他實施例無論以各自線或帶之形 15式，可使用奈米管技術以實施記憶體單元之定址，而無需 使用金屬化電極及定址邏輯之CMOS (未示）。此使用奈米 管技術以選擇記憶體單元之讀或寫操作之可能性將進一步 整合奈米管至系統設計及可能增加高階系統設計之有利功 能性。例如，於針對記憶體及定址使用奈米管技術的場 20合，記憶體結構可以非揮發性的方式，固有地儲存最後記 憶定址及記憶内容。 另一組實施例使用不同材料以取代上述奈米管帶。當 然，儘管具有上述討論關於帶之缺點，個別奈米管可取代 帶。另，其他具有電子及機械特性、適合作為機電切換之 -24- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公楚） 1303421 A7 五、發明說明（23) 材料也可見。這些材料具有與碳奈米管相似的特性，但具 有不同且可能為減低之拉伸強度。對於一合格的材料而 ° '、拉伸應I及黏著能（adhesive energies )需落於 雙穩性（bistability)或三穩性（tristability)所許 可之祀圍内，且保證所需的機電切換特性存在於可接受的 誤差範圍内。 其他實施例可用在一些金屬或半導體導體層頂端上的 π參雜♦組成的額外電極為特徵。額外電極可於開狀態提 供整^接合，俾使多重的電流通路不存在。 實化例亦可用任何其他各種廣泛被接受及使用的方法 以防止在交錯式陣列中之電串音（㈣sstalk) 的發生。 隨道屏障可被加在靜態、微影製造之電極之頂端上以防止 1 = 姆開狀怨。在該等實施例中，在零偏壓電位沒有漏 ，机赉生，且一小偏壓電位將被施加至任何相當數量的電 荷載子上以^服交錯層間的屏障及隨道效應。 、附加的實_彳可以利用方法，經由使用離子的、鍵結 的或，、他力以在機電切換元件及電極表面間轉變交互作用 經濟部智慧財產局員工消費合作社印製 而增加黏著能。料方法可用於擴大接合_雙穩性及三 穩性範圍。 20 的貫轭例可藉由具有例如芘（pyrenes)之平 計、氮化物^功能化奈米管製造。這些破氫化物可增 f中、奈米管間之内部黏著。 另許多上述好處可藉非利用在兩電極間沉積具有機 ’“70件的。明治型式”架構的實施例來完成。例 -25- 本紙張尺度適用中國國家標準(CNS)A4規格（⑽ X 297公釐） A7 B7 1303421 五、發明說明（24) 如，沉積於機電反應元件一邊上之兩大致平行層可改善容 錯能力或其類似者。 再者，某些實施例使用偏移上方層定義犧牲層之一開 口以利於移除犧牲層。其他方法亦可用以定義該等開口， 例如，藉由適當加工成形以定義一開口。 本發明之範圍不限於上述實施例，而是定義於所附申 請專利範圍中，且這些申請專利範圍包食所述之修改及改 良。 10圖式簡單說明 於附圖中， 圖1顯示一依據本發明某些實施例之奈米帶（belt) 交錯式記憶體裝置； 圖2-4顯示一依據本發明某些實施例之記憶體單元的 15 三種狀態； 圖5顯示一依據本發明某些實施例之形成機電裝置的 例示動作； 經濟部智慧財產局員工消費合作社印製 圖6-8顯示一依據本發明某些實施例之形成機電 的較特別例示動作； 、、 2〇例示=顯示—依據本發明某些實施例之形成機電裝置的 的三Lit顯示,本發明某些實施例之記憶體單元 圖13-18顯示_依據本發明之形成機電裝置的較特別 -26 - 本紙張尺度適用中國國家標準㈣S)M規格（21〇 χ 297公釐） A7 B7 1303421 經濟部智慧財產局員工消費合作社印製 五、發明說明（25) 例示動作 ， 圖式元件代號表 100 機電記憶體陣列 101 奈米管帶層 102 上方結構 103 下方結構 104 導電層 105 支撐 106-108 狀態 109 氧化層 110 矽基板層（圖1) 110 距離或分隔（圖2) 114 導電層 115 支撐 119 氧化層 120 矽基板層 500 中間結構 502 a夕基板 504 閘介電層 506 分隔支撐層 508 支撐 510 導電層 518 犧牲層 520 平面表面 522 帶（碳奈米管膜層） 524 中間結構（下方陣列） 526 上方中間結構 542 三層結構 602 犧牲層 604 η參雜矽層 608 穴 -27- 本紙張尺度適用中國國家標準(CNS；)A4規格（210x297公釐） 1303421 A7 B7 五、發明說明（26) 609 平面層或分隔層 610 導電層或上層電極 616 平面表面 620 閘介電層 622 上電接地層 700 中間結構 702 犧牲層 704 穴 708 平面層或上方支撐層 710 高度 714 -六 716 上方支撐 718 中間結構（基板） 722 支撐層 722 支撐 724 上方導電電極 724 上方電極 726 平面表面 728 基板 730 閘介電層 732 上方電接地導電層 804 平面層（電極層） 806 中間結構 808 穴 經濟部智慧財產局員工消費合作社印製 900 中間結構 902 上方分隔支撐 904 上方犧牲層 906 平表面 908 導電層（上方電極、導電電極層、電極線） 910 上方陣列 912 目標結構（三層結構） 914 三穩態奈米管接合 -28- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） A7 B7 1303421 經濟部智慧財產局員工消費合作社印製 五、發明說明（27) 1300 中間結構 1302 支撐層 1304 中間結構 1306 穴 1310 中間結構 1400 中間結構 1402 上方犧牲層 1404 中間結構 1406 犧牲層線 1408 穴 1700 結構 1702 電極層（電極材料層） 1706 中間結構 1708 犧牲材料 1710 接合 1712 部分 1714 犧牲材料 1716 目標結構 1800 中間結構 1802 犧牲層 1804 中間結構 1806 中間結構 1808 中間結構 1810 犧牲材料 1812 犧牲材料 1814 目標結構 -29- 本紙張尺度適用中國國家標準(；CNS>A4規格（210 X 297公釐）

Claims (1)

1303421 六 ”年¥月夕日修正替換頁^ 專利申請案第091137563號 —-__ C8 ROC Patent Appln. No. 091137563 二 —~修正後無劃線之中文申篇專利範圍替換本- m ------2— Amended Claims in Chinese — Encl.m -利卓色圍 （民國97年4月24曰送呈） (Submitted on April 24, 2008) •種以栈電反應的奈米管帶為基礎之記憶體電路，包 含·· 一第一導電元件； 一第二導電元件；及 5 位於"亥第一及第一導電元件間的奈米管帶，其中回應 施於忒第一、第二導電元件至少其中之一者及該奈米 吕π的電刺激，該奈米管帶可朝向該第一、第二導電 元件至少其中之一者移動。 2_如申印專利範圍第1項之電路，其中該奈米管帶及第 10 、第二導電元件各具有一縱軸，且其中該奈米管帶 之縱軸係指向跨越該第一、第二導電元件之縱軸。 3·如申凊專利範圍第2項之電路，其中該第一、第二導 電元件之縱軸係為平行。 4·如申請專利範圍第3項之電路，其中該奈米管帶之縱 15 軸係指向與該第一、第二導電元件之縱軸成大體上成 直角。 5·如申請專利範圍第1項之電路，其中該第一及第二導 電元件係為沉積矽層。 經濟部智慧財產局員工消費合作社印製 6·如申晴專利範圍第1項之電路，其中該奈米管帶係為 2〇 非織造物奈米管。 7·如申晴專利範圍第1項之電路，其中該奈米管帶係大 體上為單層奈米管。 8·—種以機電反應的奈米管帶為基礎之記憶體電路陣 列’包含： -30 - 本紙張尺度適財_家標準(cns)a4規格⑽X π7公爱） 1303421 Θ年〆月今曰修正替渙頁 六、申請專利範圍 8 8 8 8^ ABC D 綠卜万結構具有複數個下方導電元件及 複數個下方支撐結構； 一上方結構，該上方結構具有複數個上方導電元件及 複數個上方支撐結構；及 10 禝數個奈米管帶，其位於該下方結構及該上方結構 之間且接觸該下方結構及該上方結構，每一奈米管帶 具有一越過該複數個下方及上方導電元件縱向之縱 $，其中每一奈米管帶越過一導電元件之處即定義一 包，單兀，且回應施於該複數個下方及上方導電元件 至夕其中之一者及該奈米管帶的電刺激，一奈米 可在一電路單元内移動。 9.如申請專利範圍第8項之電路陣列，其十該複數個上 方支撐、⑽構及s練數個下方支撲結構係垂直對準。 15 20 專利範圍第8項之電路陣列，其中該複數個上 方^7〇件及賴數個下方導電元件係垂直對準。 .3?專:範圍第8項之電路陣列’其中該複數個上 f件及該複數個下方導電糾㈣直不對準。 J導Ϊ專:範圍第8項之電路陣列，其中該複數個下 ==== = 出超過該複數個上方支樓結構/㈣部分之寬度突 以如中請專利範圍第8項之電路陣列，射 方導電元件及mm個下轉電元件敍體上平^， -31 ^ 1303421々年〆月外日修正替換買

六、申請專利範圍 且其中奈米管帶係配置成大體上垂直該複數個上方及 下方導電元件。 14.如申請專利範圍第12項之電路陣列，其中該複數個上 方導電7G件之突丨私伸越過相關下方導電元件約其 5 厚度之半。 ’、 15·如申請專利範圍第8項之電路陣列，其中該複數個上 方及下方導電元件具有約略相同之寬度及長度。 16·如申請專利範圍第8項之電路陣列，其中該複數個上 方支撐結構係由分隔材料製成。 10 17·如巾請專利範圍第8項之電路陣列，其中該複數個下 方支撐結構係由分隔材料製成。 18·如申叫專利範圍第8項之電路陣列，其中該複數個下 方支撐結構係為自該下方結構之一主要平面突出之分 隔材料之列（rows)。 15丨9·如申請專利範圍第8項之電路陣列，其中該複數個下 方支撐結構係為自該下方結構之一主要平面突出之分 隔材料之行（columns)。 20·如申請專利範圍第8項之電路陣列，其中該複數個上 經濟部智慧財產局員工消費合作社印製 方支標結構係為自該上方結構之一主要平面突出之分 20 隔材料之列（rows)。 21·如申請專利範圍第8項之電路陣列，其中該複數個上 方支撐結構係為自該上方結構之一主要平面突出之分 隔材料之行（columns)。 22·如申請專利範圍第8項之電路陣列，其中該複數個下 -32 - 本紙張尺度賴中_家標準(CNS)M規格⑽χ 297公璧） 1303421 科y月予日修正替換頁 A8 B8 C8 D8 六、申請專利範圍 方導電元件接觸相鄰之下方支撐結構。 23. 如申請專利範圍第8項之電路陣列，其中該複數個上 方導電元件接觸相鄰之上方支撐結構。 24. 如申請專利範圍第8項之電路陣列，其中該複數個下 5 方導電元件自相鄰之下方支撐結構分離。 25. 如申請專利範圍第8項之電路陣列，其中該複數個上 方導電元件自相鄰之上方支撐結構分離。 26. 如申請專利範圍第8項之電路陣列，其中該上方結構 包含一閘介電層。 10 27.如申請專利範圍第8項之電路陣列，其中該下方結構 包含一閘介電層。 28. 如申請專利範圍第8項之電路陣列，其中該複數個上 方導電元件係由參雜矽製成。 29. 如申請專利範圍第8項之電路陣列，其中該複數個下 15 方導電元件係由參雜矽製成。 30. 如申請專利範圍第8項之電路陣列，其中該複數個上 方支撐結構係由旋塗玻璃製成。 經濟部智慧財產局員工消費合作社印製 31. 如申請專利範圍第8項之電路陣列，其中該複數個下 方支撐結構係由旋塗玻璃製成。 20 32.如申請專利範圍第8項之電路陣列，其中該複數個上 方支撐結構係由氮化矽製成。 33. 如申請專利範圍第8項之電路陣列，其中該複數個下 方支撐結構係由氮化矽製成。 34. 如申請專利範圍第8項之電路陣列，其中該複數個上 -33 - 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1303421 %年〆月#修正替換頁 A8 B8 C8 D8 六、申請專利範圍 方支撐結構係由聚醯亞胺製成。 35. 如申請專利範圍第8項之電路陣列，其中該複數個上 方導電元件係由低熔點金屬製成。 36. —種以機電反應的奈米管帶為基礎之記憶體電路，包 5 含： 一第一導電元件； 一第二導電元件；及 一機電反應元件，位於該第一及第二導電元件 間，其中回應施於該第一、第二導電元件至少其中之 10 一者及該機電反應元件的電刺激，該機電反應元件可 朝向該第一、第二導電元件至少其中之一者移動。 37. 如申請專利範圍第36項之電路，其中該機電反應元件 係為一奈米管。 38. —種以機電反應的奈米管帶為基礎之記憶體電路陣 15 列，包含： 一下方結構，該下方結構具有複數個下方導電元 件及下方支撐結構； 經濟部智慧財產局員工消費合作社印制衣 一上方結構，該上方結構具有複數個上方導電元 件及上方支撐結構；及 20 複數個機電反應元件，其位於該下方結構及該 上方結構之間且接觸該下方結構及該上方結構，每 一機電反應元件具有一越過該複數個下方及上方導 電元件縱向之縱向，且其中每一機電反應元件越過 一導電元件之處即定義一電路單元，且其中回應施 -34 - 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1303421 ^年产月修正替換頁 8 8 8 A BCD 六、申請專利範圍 於該第一、第二導電元件至少其中之一者及該機電 反應元件的電刺激，一機電反應元件可在一電路單 元内移動。 39. 如申請專利範圍第38項之電路陣列，其中該機電反 5 應元件係為奈米管。 40. —種使用具有一第一導電元件、一第二導電元件及 一位於該第一及第二導電元件間的奈米管帶之電路 單元之方法，包含： 施加電刺激於該第一、第二導電元件至少其中 10 之一者及該奈米管帶以使該奈米管帶朝該第一、第 二導電元件至少其中之一者移動； 自該第一、第二導電元件至少其中之一者及該 奈米管帶感知電訊號以決定該單元之電狀態。 41. 如申請專利範圍第40項之方法，其中如果該帶朝該 15 第一導電元件移動，該電狀態為一第一狀態；如該 經濟部智慧財產局員工消費合作社印製 帶朝該第二導電元件移動，該電狀態為一第二狀 態；且如該帶在該第一、第二導電元件之間，該電 狀態為一第三狀態，其中每一第一、第二及第三狀 態相應於不同之資訊編碼。 20 42.如申請專利範圍第40項之方法，其中施加電刺激於 該第一、第二導電元件二者，以使該第一、第二導 電元件二者引發該奈米管帶之移動。 43.如申請專利範圍第40項之方法，其中該第一、第二 導電元件係以容錯方式使用。 -35 - 本紙張尺度適用中國國家標準(CNS)A4規格（210 x 297公釐） 1303421 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 44. 如申請專利範圍第40項之方法，其中施加該電刺激 以引發該奈米管帶移動至一位置，該位置與該第 一、第二導電元件其中之一者電接觸。 45. 如申請專利範圍第40項之方法，其中該電路單元被 用作一 2基記憶體單元。 6 3 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）