TWI301327B - Lateral double-diffused mos transistor - Google Patents

Lateral double-diffused mos transistor Download PDF

Info

Publication number
TWI301327B
TWI301327B TW095101415A TW95101415A TWI301327B TW I301327 B TWI301327 B TW I301327B TW 095101415 A TW095101415 A TW 095101415A TW 95101415 A TW95101415 A TW 95101415A TW I301327 B TWI301327 B TW I301327B
Authority
TW
Taiwan
Prior art keywords
diffusion
diffusion region
region
lateral double
concentration
Prior art date
Application number
TW095101415A
Other languages
English (en)
Other versions
TW200633220A (en
Inventor
Takahiro Takimoto
Toshihiko Fukushima
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200633220A publication Critical patent/TW200633220A/zh
Application granted granted Critical
Publication of TWI301327B publication Critical patent/TWI301327B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

1301327 鬌 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種橫向雙擴散式馗08電晶體及其製造方 法。更特定言《,本發明係關於一種具有高崩潰電壓及低 導通狀態電阻特徵之橫向雙擴散式M 〇 s電晶體及其製造方 【先前技術】 _ 近年來’隨著向更多功能電子設備發展的趨勢,其中待 使用之半導體裝置已多樣化,從而滿足對較高崩潰電壓、 較高功率、較小尺寸及較低能量消耗的需求。實現較低能 ΐ消耗需要較低導通狀態電阻的電晶體。 圖6展示了 一普通橫向雙擴散式M〇s電晶體的結構。在此 實例中此橫向雙擴散式M0S電晶體為一 N通道型M〇s電晶 體且包括一輕微摻雜的]^型井擴散區域1〇2,該N型井擴散 _ 區域102充當一形成於一 P型矽基板1〇1上之漂移區域。一用 於形成一通道的P型主體擴散區域1〇3形成於輕微摻雜的n 型井擴散區域102内一表面上。一閘電極1〇5提供於一位置 中以使得其經由閘極氧化物104覆蓋自P型主體擴散區域 103之一部分至位於該擴散區域外之n型井擴散區域1〇2之 一部分。一 N+源極擴散區域1〇6及一 N+汲極擴散區域1〇7分 別形成於P型主體擴散區域i 03頂上及N型井擴散區域1 〇2頂 上’其皆對應於閘電極105之兩側面。P型主體擴散區域1〇3 中正好位於閘電極1〇5下且由矿源極擴散區域1〇6與1^型井 擴散區域1 02夾於中間的區域形成通道。同樣,經由一 p+背 108025.doc 1301327 閘擴散區域108及未展示之互連將p型主體擴散區域1〇3與 N源極擴散區域1〇6短路,從而阻止寄生NpN之運作。 橫向雙擴散式MOS電晶體被要求具有高崩潰電壓及低導 通狀態電阻。崩潰電壓取決於P型主體擴散區域1〇3與矿汲 極擴散區域107之間的水平距離(漂移區域之長度),且取決 於N型井擴散區域102之濃度。亦即,崩潰電壓隨著漂移區 域長度之增加及N型井擴散區域102濃度之降低而變高。然 而,為另一必要效能的較低導通狀態電阻需要較短的漂移 區域及更較的N型井擴散區域102之濃度。因此,崩潰電壓 與導通狀態電阻之間的關係為一折衷。此外,對於較小尺 寸之需求使得無法接受做出延長漂移區域以增加崩潰電壓 的選擇。 與此對比,在JPH1M40454 A中建議如圖7中所示之使用 相當普遍的DDD (雙擴散汲極)結構及如圖8中所示之結 構。應注意,圖7及圖8中對應於圖6之組成元件由分別將圖 6之彼等參考數字加上100及200而獲得的圖7及圖8之參考 數字來表示。圖7及圖8中所示之結構各自具有一贝擴散區域 (比N型井擴散區域202、302濃度高且比矿汲極擴散區域 2〇7、307濃度低)209、309,提供其以便分別包圍N+汲極擴 散區域207、307。在此等結構中,由於漂移區域外關於水 平方向的N+汲極擴散區域207、307附近的濃度經設定車六 咼’故甚至導通電阻變得稍微低於圖6中之結構,作崩貴帝 壓仍然變得較低。 【發明内容】 108025.doc 1301327 因此,本發明之一目標為提供一種橫向雙擴散式M〇s電 晶體,其具有高崩潰電壓及低導通電阻特徵。 為達成以上目標,提供一橫向雙擴散sM〇s電晶體,其 包含: 一提供於一第二傳導類型的一半導體基板上之一第一傳 導類型的漂移區域; 一形成於該漂移區域内一表面上之第二傳導類型的主體 擴散區域; -閘電極’其形成於-位置中以使其經由一絕緣膜覆蓋 自主體擴錢域之一冑分至位於該擴,文區外的漂移區之一 部分;及 分別形成於主體擴散區域頂上及漂移區域頂上的一第一 傳導類型之源極擴散區域及—第—傳導類型之汲極擴散區 域’其^對應於閉極之兩侧面,其中 該汲極擴散區域包括一具有源極擴散區域之一峰值濃度 之1/1000或更高濃度且位於比源極擴散區域深的深層擴散 部分。 / 本文中,術語一擴散區域之”濃度”指一界定該擴散區域 之傳導類型(N型或P型)之摻雜物的濃度。 術語一擴散區域之”峰值濃度”指當該擴散區域之濃度具 有一空間分佈時所得之濃度最大值。 在根據本發明之橫向雙擴散式MOS電晶體中,汲極擴散 區域包括一具有源極擴散區域之峰值濃度之ι/ι〇⑽或更高 濃度且位於比該源極擴散區域深的深層擴散部分。因此, 108025.doc 1301327 與先前技術實例(圖6)相比較,操作中源極擴散區域與汲極 擴散區域之間的電流路徑在汲極擴散區域側面上深向擴 展’從*減少了導通狀態電阻。另—方面,關於漂移區域: 將其長度及濃度設定為大體上等於先前技術實例(圖6)之彼 等值可阻止崩潰電壓降低。由此可實現一具有高崩潰電壓 及低導通狀態電阻特徵的橫向雙擴散式M〇s電晶體。 理想地,漂移區域在一區域上具有夹於由主體擴散區域 之一濃度分佈與關於水平方向正好位於閘電極下之汲極擴 散區域的一濃度分佈(重摻雜擴散之一濃度分佈)中間的恆 定濃度。 同樣,第-傳導類型之漂移區域不一定需要直接形成於 第二傳導類型之半導體基板上,且可形成於一第一傳導類 型之半導體層之一表面上,例如形成於第二傳導類型之半 導體基板上的磊晶層或其類似物。 因此,在一實施例中,提供一橫向雙擴散式M〇s電晶體, 其進一步包含: 一提供於半導體基板上且具有第一傳導類型之一特定濃 度的半導體層,其中 由半導體層或一形成於半導體層上且具有一不同於該特 疋》辰度之;農度的區域來形成漂移區域。 在此一實施例之橫向雙擴散式M〇S電晶體中,裝置設計 之自由程度增加。 在一貫施例中’提供一橫向雙擴散式M〇s電晶體,其中 汲極擴散區域之一表面濃度比第一傳導類型之漂移區域的 108025.doc 1301327 一表面;辰度大1 〇倍或更大。 在此—實施例之橫向雙擴散式助Sf晶體中,由於沒極 擴散區域之表面濃度比第一傳導類型之漂移區域的表面濃 ,,σ或更大’故界定汲極擴散區域之摻雜物可藉由相 田J之熱處理來深人擴散。因此,汲極擴散區域之深層擴 散部分可簡單地形成。 ”
在個實知例中,提供一橫向雙擴散式M〇s電晶體,其中 汲極擴散區域由至少兩個不同擴散部分組成;及 该等擴散部分之至少一者形成深層擴散部分。 在此一實施例之橫向雙擴散式_電晶體中,沒極擴散 區域由至少兩個不同擴散部分組成,深層擴散部分可簡單 地形成。 在-實施例中,提供一橫向雙擴散式则電晶體,苴中 一界定兩個擴散部分中之—擴散部分的摻雜物騎且界定 另一擴散部分的另一摻雜物為磷。 , 此一實施例之橫向雙擴散式M0S電晶體製造簡單。亦 即’通常’源極擴散由砷㈣形成且擴散深度淺。因此, -擴散部分可與源極擴散同時形成,從 增加。同樣,使用具有一較大擴散係數之的 部分可使用較少熱處理來深人擴散。因此,深層擴散部分 可僅由另-擴散部分組成。因此,此—實施例之橫向雙: 散式MOS電晶體製造簡單。 只 在-實施例中,提供一橫向雙擴散式刪電晶體,其中 沒極擴散區域之-擴散深度與主體擴散區域之—擴散深度 108025.doc 1301327 相等。 本文中,術語一擴散區域之π擴散深度”指一傳導類型之 擴散區域自半導體層表面繼續深向的距離。 在此一實施例之橫向雙擴散式MOS電晶體中,由於汲極 擴散區域之擴散深度與主體擴散區域之擴散深度相等,故 操作中源極擴散區域與沒極擴散區域之間的電流路徑在汲 極擴散區域側面上充分深向擴展,從而減少導通狀態電 鲁 阻。同樣,由於汲極擴散區域之擴散深度不比必要的深, 故可節省對摻雜物擴散的熱處理。 在一實施例中,提供一橫向雙擴散式MOS電晶體,其中 沒極擴政£域之一擴散殊度在1 μ m至3 μ ni的範圍内。 在此一實施例之橫向雙擴散式M0S電晶體中,若汲極擴 散區域之擴散深度屬於1 4111至3 μηι的範圍内,則其與一普 通主體擴散區域之擴散深度相等。因此,源極擴散區域與 汲極擴散區域之間的電流路徑在汲極擴散區域側面上充分 鲁⑨向擴展’從而減少導通狀態電阻。同樣,由於汲極擴散 區域之擴散深度不比必要的深,故可節省對捧雜物擴散的 熱處理。 在一實施例中’提供一橫向雙擴散式M〇s電晶體,其中 汲極擴散區域之深層擴散部分的一峰值濃度為ΐχΐ〇】9 cm·3 或更高。 在此一實施例之橫向雙擴散式MOS電晶體中,與先前技 術實例(圖6)減較,由於深層擴散部分之一峰值濃度為^ 1019 cm3或更商’故操作中源極擴散區域與沒極擴散區域 108025.doc 1Λ 13〇1327 面上可靠地充分深向擴 之間的電流路徑在汲極擴散區域側 展,從而減少導通狀態電阻。 在本發明中,提供—用仏告】、也μ , 從仏用於製造橫向雙擴散式MOS電晶體 之橫向雙擴散式M〇S電晶體製造方法,其中形纽極擴散 區域之兩個擴散部分之—者與源極擴散區域同時形成。 在此發明之橫向雙擴散式刪電晶體製造方法中,界定
沒極擴散區域之兩個擴散部分之一者與源極擴散區域同時 形成因此,與彼等彼此獨立形成的情況相比較,製造過 程簡得以單化°同# ’當形成兩個擴散部分中之另一擴散 部分以便充當深層擴散部分時,消除了對表面濃度的限 制。因此’對深層擴散部分的濃度控制變得容易進行。因 此,橫向雙擴散式MOS電晶體可簡易地製造。 在本發明之另—態樣中,提供—用於製造橫向雙擴散式 MOS電晶體之橫向雙擴散式M〇s電晶體製造方法,其中汲 極擴散區域之深層擴散部分藉由使用一高能量離子植入方 法形成。 本文中,術語高能量離子植入方法指以一 5〇〇 “乂或更高 之加速能量離子植入一摻雜物。 在此發明之橫向雙擴散式M〇S電晶體製造方法中,由於 該摻雜物藉由高能量離子植入方法深入地植入,故可節省 對摻雜物擴散之熱處理且汲極擴散區域之深層擴散部分可 簡單地形成。因此,可改良產率並提高生產力。此外,可 抑制汲極擴散區域之水平擴散。因此,橫向雙擴散式m〇s 電晶體可簡單地製造及獲得。 108025.doc 11 1301327
此外,理想地,古处曰产 A 内 阿旎 ϊ 在一自 5〇〇 keV 5 1 < a, . 。 至1.5]VIeV的範圍 【實施方式】 在下文中’將藉由隨附圖式中說明之 詳細描述本發明。 4知/3之貝施例來 在以下貫施例中,在3中楚一 型為P型。 一傳導類型為N型且第二傳導類 (第一實施例) 曰:的展IT明之第-實施例之-橫向雙擴散式MOS電 面結構。在此例中,此橫向雙擴物 9〜、N通道型M〇S電晶體且包括-輕微摻雜的N型井 擴散區域2,肺型井擴散區域2充當一形成於-P型基板i ^之4£域。_用於形成_通道之?型主體擴散區域3形 輕微摻雜的N型井擴散區域2内-表面上…閘電極5 提供:-位置中以使其經由充當一絕緣膜之間極氧化… 而覆盖自P型主體擴散區域3之—部分至位於該擴散區域外 之〜型井擴散區域2之-部分。一N+源極擴散區域6及一 n+ 汲極擴放區域7分別形成於p型主體擴散區域3頂上及n型井 ίκ放區域2頂上,其皆對應於閘電極5之兩側面。p型主體擴 散區域3中正好位於閘電極5下且由Ν +源極擴散區域6與Ν 型井擴散區域2夾於中間的一區域形成通道。同樣,ρ型主 體擴散區域3經由一 Ρ +背閘擴散區域8及未展示之互連而與 Ν源極擴散區域6短路,從而阻止寄生ΝρΝ之運作。為了簡 單起見,描述中省略了其它互連、場膜及塗飾膜。 108025.doc -12- 1301327 如將於以下詳細描述,此橫向雙擴散式M〇s電晶體之特 徵在於汲極擴散區域7包括一具有源極擴散區域6之峰值濃 度之1/1000或更高濃度且位於比源極擴散區域6深的深層 擴散部分7b。 θ 橫向雙擴散式MOS電晶體藉由以下步驟製造。 首先,將為一Ν型摻雜物之磷離子植入?型<1〇〇>基板2之 一表面中達到一約lxl〇i3原子/cm2的水平,且其後在12〇〇 • 它下執行400分鐘的熱處理(驅入式),藉此形成一 N型漂移 區域2。隨後,將為一p型摻雜物之砷離子植型漂移區域 2之一表面中達到一約lxl〇n原子/cm2的水平,藉此形成一 充當一通道之P型主體擴散區域3。 接著,在基板表面上形成一厚度為約3〇nm之氧化矽作為 閘極氧化物4。隨後,在該閘極氧化物4上形成多晶矽並將 。亥夕曰曰矽圖案化以充當一閘電極5。在此過程中,定位閘電 極5以便在p型主體擴散區域3上延伸至N型井擴散區域2。在 ’ 操作中,P型主體擴散區域3中與閘電極5重疊的一部分形成 通道。 接著,將為一N型摻雜物之磷以自動對準方式離子植入與 P型主體擴散區域3相對之閘電極5之一側面上的一區域域 中以達到一約6xl〇u厚子/cm2的水平,且其後在1〇〇〇t下執 行60分鐘的退火,藉此形成一汲極擴散區域7。在此過程 中,將汲極擴散區域7設定為一約15 ^㈤至厶❻的深度(其 與P型主體擴散區域3之深度大體相等),並將其設定為一約 ^2χ1()19 cm·3的表面濃度。 108025.doc -13- 1301327 接著,將為一_#雜物之鱗以與閉電極自_㈣方式 離子植人P型主體擴散區域3之—表面中以達到—約4心15 原子/cm的水平’藉此形成—源極擴散區域6。在此過程 中’將該源極擴散區域6設定為一約〇 2_的深度及一約k 10 cm 3的表面濃度。
最後,對於P型主體擴散區域3之背閘而言,一p+背閘擴 散區域8沿源極擴散區域6形成,且該源極擴散區域6與該p + 背閘擴散區域8由未展示之互連而彼此短路。 如已描述,此橫向雙擴散式M〇s電晶體之特徵在於沒極 擴散區域7包括一深層擴散部分几,該深層擴散部分几具有 源極擴散區域6之峰值、麓声 > $值/辰!之1/1 〇〇〇或更兩的濃度且位於 比源=擴散區域6深。另—方面,將漂移區域設定為與先前 技衍貫例(圖6之貫例)之彼等值大體上相等的長度(p型主體 “政區域3與N汲極擴散區域7之間的一水平距離)及濃度。 在一普通橫向雙擴散式MOS電晶體的製造過程中,由於 亦將汲極擴政區域及源極擴散區域用作邏輯部分中之MQS 電^體之源極/汲極擴散區域,故作為一摻雜物之砷通常用 於藉由離子植入而與彼等區域域同時形成及用於抑制水平 擴政。擴散率低於鱗之_具有〜^至…㈣的擴散深度。 因此;及極電流僅流過適當表面且導通狀態電阻高。然而, 在本卷明之柷向雙擴散式M〇s電晶體中,由於汲極擴散區 域7之擴散深度足夠深,總計約15 或更多,故在操作中 汲極電流流過之路徑 可深向擴展。因此,甚至在漂移區域 之長度及/辰度大體上等同於先前技術實例(圖幻之彼等值的 108025.doc 14 1301327 條件下’較大量之汲極電流流動,從而降低了導通狀態電 阻0 ^ 同樣’在本發明之橫向雙擴散式则電晶體中,將鱗而 =砷用於形成汲極擴散區域八如以上描述由於磷之擴散率 :於+故;及極擴散區域7之深度可經設定為較少熱處理所 需之深度。因此,改良了產率且增強了生產力。 —雖然汲極擴散區域7之擴散深度不需要儘量深,但需要設 ^為 '力1至3 μηι的洙度’其與p型主體擴散區域3之深度相 等如以上所描述,設定為i 或較高的原因係為了降低 導通狀態電阻。同樣’設定為3 μηι或較低的原因係因為即 使沒極擴散區域7之擴散深度經設定為極低於通道,载體一 =會移向較高電阻之較深部分從而到達重接雜㈣ 擴晶域7,因此不會有助於降低導通狀態電阻。還有 汲極擴散區域7形成得太深可導致以下兩缺點。-缺點為將 擴散區域形成得深將需要較長的熱處理、花費時間及勞力 以用於形成汲極擴散區域7,從而使得生產力將 下’從而導致較低下之產率。另一缺點為推 : ^域=深層擴散區域形成中深向及水平地擴散。亦即茫 6雜擴放可投影至漂移區域中。結果等同於—縮短 移區域,其可使崩潰電壓變低。 不 另外,為降低熱處理,可能要增強用於形成汲 域7之推雜物(此實例中為伽直入能量。然而,在二 散區域7具有此實施例中之簡單濃度分 : 散區域7之表面濃度變低從而使得接觸電 擴 108025.doc 1301327 植入能量不能設定得如此高。 同9樣,汲極擴散區域7之表面濃度經如此設定以變為約2 xl〇19cnTh此原因為濃度太低將導致接觸電阻變得較高且 汲極電阻亦變得較高。 此外,橫向雙擴散式M〇s電晶體之每一區域的傳導類型 可完全相反’在此狀況下亦可獲得一藉由沒極擴散區域之 深層形成所產生之類似的導通狀態電阻降低效應。 • (弟-貫施例) 圖2展示本發明之一第二實施例之一橫向雙擴散式腦 電晶體的橫截面結構。注意,類似於圖丨之彼等元件的組成 兀件可由相同的參考數字表示。與圖丨中一樣,說明中可省 略互連、場膜及塗飾膜。 此橫向雙擴散式MOS電晶體與第一實施例之該電晶體的 不同在於MOS電晶體並非形成於P型矽基板丨中而形成於一 形成於P型矽基板1上之N型磊晶層9中。 在某些狀況下,MOS電晶體可與雙極電晶體組合使用以 用於改良其類似特徵。在此狀況下,一具有一特定濃度 型絲晶層9可形成於P型石夕基板1上。在圖2之實例中,該n 型磊晶層9頂上形成一具有一不同於層9之濃度的N型漂移 區域2。否則,MOS電晶體藉由與第一實施例中完全相同的 步驟來製造且與其第一實施例中之結構完全相同。因此, 可獲得一類似的導通狀態電阻降低效應,且崩潰電壓亦不 P牛低。還有’裝置設計之自由程度藉由提供N型蠢晶層9而 付以提而。 108025.doc -16- 1301327 注意,若N型磊晶層9之濃度適合作為漂移區域之濃度, 則N型磊晶層9可用作如同N型漂移區域。 橫向雙擴散式MOS電晶體之每一區域域的傳導類型可完 全相反,在此狀況下亦可獲得一藉由汲極擴散區域之深層 形成所產生之類似的導通狀態電阻降低效應。 (第三實施例) 圖3展示本發明之第三實施例之一橫向雙擴散式% 〇 s電 • 晶體的橫截面結構。注意,類似於圖1之彼等元件的組成元 件由相同參考數字表示。與圖〗中一樣,說明中省略互連、 場膜及塗飾膜。 此橫向雙擴散式MOS電晶體與第一及第二實施例的不同 在於汲極擴散區域7由兩部分組成:一淺層擴散部分乃及一 深層擴散部分7b,其具有不同濃度分佈。藉由使用石申形成 得較淺之該淺層擴散部分7a與源極擴散區域6同時形成且 與閘電極5自動對準。藉由使用磷形成得較深之該深層擴散 部分7b具有源極擴散區域6之峰值濃度之1/1000或較高的 濃度且位於比源極擴散區域6深。 由於橫向雙擴散式MQS電晶體具有與第—及第二實施例 之狀況下-樣的深層擴散部分八,該深層擴散部分几具有 源極擴散區域6之峰值濃度之1/1〇〇〇或較高的濃度且位於 比=極擴散區域6深,故可獲得導通狀態電阻降低效應。 逛有,此橫向雙擴散式M0S電晶體具有以下優點。 ^展示_沿圖3之線χ_χ的濃度分佈,在此狀況下使用 、 恥里(例如,150 keV)以將砷及磷作為Ν型摻雜物 108025.doc 1301327 二错植入形成汲極擴散區域7(意即,擴散部分〜、 :1。:::示砰之漢度細表示磷之遭度。然而如 二:::要延長高溫熱處理以形成深層擴散部分7b, °一' ¥擴散亦水平前進,從而導致崩潰電屡降低。 因此’不能進行過度延長之熱處理,從而造成對擴散深产 的限制。 ,、欣冰度 解決此問題之方案為,如亦於第—實施例中稍微提及, -用於形成汲極擴散區域7之深層擴散部分几的摻雜物可 能以-高能量(以500 keV或更高之加速能量)來植入。盆中 將麟以高能量植人深層的此高能量植人方法需要較少熱處 理,因此可抑制鱗之水平擴散擴張。然而,藉由高能量植 入’磷之濃度分佈導致在半導體層表面上具有一低濃度, 如圖5中B2所表示。此造成對接觸電阻增加的擔心。亦即, 相反地田月b里過分尚時,此導致一接觸電阻的問題。因此, 能量需要在約UMev以下。同樣,理想地,汲極擴散區域 7由兩部分組成,如在此實施例中,磷之深層擴散部分几 及砷之淺層擴散區域7a,以便抑制汲極擴散區域7之表面濃 度的降低。因此,不再發生任何歸因於汲極擴散區域7之表 面濃度降低的與互連之接觸電阻的增加。此外,砷之淺層 擴散部分7a可與源極擴散區域6同時形成,且因此可無成本 增加地形成。 另外’形成如以上描述之淺層擴散部分乃在高能量植入 在设備或成本方面不可行且因此水平擴散藉由抑制深層擴 散部分7b之濃度來抑制的狀況下為有效的。 i08025.doc -18- 1301327 此外’橫向雙擴散式M〇Sf晶體之每—區域的傳導類型 可完全減’在此狀況下亦可獲得—藉由汲極擴散區域之 深層形成所產生之-類似的導通狀態電阻降低效應。 在前述個別實施例中,脾 r. ^ t 列τ冑―石夕基板用作帛導體基板且將 砂及麟用作摻雜物。然❿,不受此限制,可使用用於半導 體製造中之各種材料。同接 , 门樣’本發明廣泛適用於使用合成 半導體之橫向雙擴散式]^〇8電晶體。 如此描述之本發明,相同的可以很多方式來改變將為顯 而易見。該等改變可不視為偏離本發明之精神及範圍,且 如對於熟習此項技術者而言顯而易見的,所有該等改變意 ‘包括於以下申凊專利範圍之範㈤壽内。 【圖式簡單說明】 。1為一展不本發明之第一實施例之一橫向雙擴散式 M〇S電晶體的剖視圖; 圖2為一展示本發明之第二實施例之一橫向雙擴散式 M〇S電晶體的剖視圖; 圖3為一展示本發明之第三實施例之一橫向雙擴散式 MOS電晶體的剖視圖; 圖4為一展示一其中使用正常植入能量的沿圖3之橫向雙 擴散式MOS電晶體之線χ-χ之濃度分佈的視圖; 圖5為一展示一其中使用高植入能量的沿圖3之橫向雙擴 散式MOS電晶體之直線χ-χ之濃度分佈的視圖; 圖6為一展示一根據先前技術之普通橫向雙擴散式M〇s 電晶體的剖視圖; 108025.doc -19- 1301327 圖7為一展示一根據先前技術之具有一 DDD結構之橫向 雙擴散式MOS電晶體的剖視圖; 圖8為一展示一根據先前技術之jp mi-34〇454 a中建議 之一橫向雙擴散式MOS電晶體的剖視圖。 【主要元件符號說明】
1 P型基板 2 N型井擴散區域 3 ?型主體擴散區域 4 閘極氧化物 5 閘電極 6 N+源極擴散區域 7 N+汲極擴散區域 7a 淺層擴散部分 7b 深層擴散部分 8 P+背閘擴散區域 9 N型蠢晶層 101 p型矽基板 102 N型井擴散區域 103 P型主體擴散區域 104 閘極氧化物 105 閘電極 106 N+源極擴散區域 107 N+汲極擴散區域 108 p+背閘擴散區域 108025.doc -20- 1301327 201 P型矽基板 202 N型井擴散區域 203 P型主體擴散區域 204 閘極氧化物 205 206 207 208 209 301 302 303
閘電極 N+源極擴散區域 N+汲極擴散區域 P+背閘擴散區域 N擴散區域 P型矽基板 N型井擴散區域 P型主體擴散區域 304 閘極氧化物 305 306 φ 307 308 309 閘電極 N+源極擴散區域 N+汲極擴散區域 P+背閘擴散區域 N擴散區域 108025.doc -21 -

Claims (1)

13 Ο ®δ71415號專利申請案 . 中文申請專利範圍替換本(97年4月) 十、申請專利範圍: 1. 種橫向雙擴散式MOS電晶體,其包含: 一提供於一第二傳導類型之一半導體基板上之一第一 傳導類型的漂移區域; 一形成於該漂移區域内一表面上之該第二傳導類型的 主體擴散區域; 一形成於一位置中以使其經由一絕緣膜覆蓋自該主體 擴散區域之一部分至位於該擴散區域外之該漂移區域之 一部分的閘電極;及 为別形成於该主體擴散區域頂上及該漂移區域頂上之 該第一傳導類型的一源極擴散區域及該第一傳導類型的 一汲極擴散區域,其皆對應於該閘電極之兩側面,其中 该汲極擴散區域包括一具有該源極擴散區域之一峰值 濃度之1/1000或較咼濃度且位於比該源極擴散區域深的 深層擴散部分。 2·如請求項1之橫向雙擴散式M〇s電晶體,其進一步包含: 提供於该半導體基板上且具有該第一傳導類型之一 特定濃度的半導體層,其中 4你移區域由該半導體層或一形成於該半導體層上且 具有一不同於該特定濃度之濃度的區域形成。 3·如請求項1之橫向雙擴散sM〇s電晶體,其中 該汲極擴散區域之一表面濃度比該第一傳導類型漂移 區域之一表面濃度大1〇倍或更多。 4·如请求項1之橫向雙擴散式M〇s電晶體,其中 108025-970407.doc
1301327 '亥等擴散部分之至少-者形成該深層#散部分。 5·如凊求項4之橫向雙擴散sM〇s電晶體,其中 一界定該等兩個擴散部分中之一擴散部分的摻雜物為 砷且界定另一擴散部分之另一摻雜物為磷。 6·如請求項4之横向雙擴散式M〇S電晶體,其中 該 >及極擴散區域之一擴散深度與該主體擴散區域之一 擴散深度相等。 • Ί·如請求項4之橫向雙擴散式MOS電晶體,其中 該汲極擴散區域之一擴散深度在丨μιη至3 μιη的一範圍 内0 8·如請求項1之橫向雙擴散式MOS電晶體,其中 該汲極擴散區域之該深層擴散部分的一峰值濃度為lx 1019 cm_3或更高。
108025-970407.doc 1301327 七、指定代表圖: (一) 本案指定代表圖為:第(1 )圖。 (二) 本代表圖之元件符號簡單說明: 1 P型基板 2 N型井擴散區域 3 P型主體擴散區域 4 閘極氧化物 5 閘電極 6 N+源極擴散區域 7 N+汲極擴散區域 7b 深層擴散部分 8 P+背閘擴散區域 八、本案若有化學式時,請揭示最能顯示發明特徵的化學式: (無) 108025.doc
TW095101415A 2005-01-18 2006-01-13 Lateral double-diffused mos transistor TWI301327B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005009993A JP2006202810A (ja) 2005-01-18 2005-01-18 横型二重拡散型mosトランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
TW200633220A TW200633220A (en) 2006-09-16
TWI301327B true TWI301327B (en) 2008-09-21

Family

ID=36683005

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095101415A TWI301327B (en) 2005-01-18 2006-01-13 Lateral double-diffused mos transistor

Country Status (5)

Country Link
US (1) US7245243B2 (zh)
JP (1) JP2006202810A (zh)
KR (1) KR100721043B1 (zh)
CN (1) CN100472808C (zh)
TW (1) TWI301327B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040256692A1 (en) * 2003-06-19 2004-12-23 Keith Edmund Kunz Composite analog power transistor and method for making the same
US7345341B2 (en) * 2006-02-09 2008-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
CN101034671B (zh) 2006-03-02 2010-12-08 沃特拉半导体公司 横向双扩散金属氧化物半导体场效应晶体管及其制造方法
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks
US20090090981A1 (en) * 2007-10-05 2009-04-09 Kazuhiro Natsuaki Semiconductor device
CN101447433B (zh) * 2007-11-27 2010-05-26 上海华虹Nec电子有限公司 双扩散场效应晶体管制造方法
US7999318B2 (en) * 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
CN101958346B (zh) * 2009-07-16 2012-07-11 中芯国际集成电路制造(上海)有限公司 横向双扩散金属氧化物半导体场效应管及其制作方法
KR101128694B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
CN103515240A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种横向扩散场效应晶体管结构和制作方法
KR101941295B1 (ko) * 2013-08-09 2019-01-23 매그나칩 반도체 유한회사 반도체 소자
JP6455023B2 (ja) * 2014-08-27 2019-01-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US9583612B1 (en) * 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
TWI637180B (zh) * 2017-04-21 2018-10-01 世界先進積體電路股份有限公司 測量半導體裝置之橫向擴散長度的方法
CN111477681A (zh) * 2020-04-23 2020-07-31 西安电子科技大学 双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管及制作方法
CN111477680A (zh) * 2020-04-23 2020-07-31 西安电子科技大学 双通道均匀电场调制横向双扩散金属氧化物宽带隙半导体场效应管及制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4294002A (en) * 1979-05-21 1981-10-13 International Business Machines Corp. Making a short-channel FET
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
JPH08167720A (ja) 1994-12-15 1996-06-25 Matsushita Electric Works Ltd 半導体装置
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
DE69616013T2 (de) 1995-07-19 2002-06-06 Koninklijke Philips Electronics N.V., Eindhoven Halbleiteranordnung vom hochspannungs-ldmos-typ
KR19980073667A (ko) * 1997-03-18 1998-11-05 문정환 모스 전계효과 트랜지스터(mos fet)구조 및 제조방법
KR100267395B1 (ko) 1997-12-19 2000-10-16 김덕중 이중-확산 모스 트랜지스터 및 그 제조방법
JPH11251597A (ja) 1998-02-27 1999-09-17 Denso Corp 半導体装置
JPH11340454A (ja) 1998-05-28 1999-12-10 Matsushita Electron Corp 半導体装置およびその製造方法
JP2000332247A (ja) 1999-03-15 2000-11-30 Toshiba Corp 半導体装置
US6683349B1 (en) * 1999-10-29 2004-01-27 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
EP1220323A3 (en) * 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS with improved safe operating area
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
JP2003309257A (ja) 2002-04-17 2003-10-31 Sanyo Electric Co Ltd Mos半導体装置の製造方法
JP2005093696A (ja) 2003-09-17 2005-04-07 Matsushita Electric Ind Co Ltd 横型mosトランジスタ

Also Published As

Publication number Publication date
US7245243B2 (en) 2007-07-17
KR100721043B1 (ko) 2007-05-25
CN1815757A (zh) 2006-08-09
JP2006202810A (ja) 2006-08-03
TW200633220A (en) 2006-09-16
CN100472808C (zh) 2009-03-25
US20060157781A1 (en) 2006-07-20
KR20060083903A (ko) 2006-07-21

Similar Documents

Publication Publication Date Title
TWI301327B (en) Lateral double-diffused mos transistor
TWI590457B (zh) 半導體裝置及其製造方法
JP6713453B2 (ja) カスケードされたリサーフ注入及び二重バッファを備えるldmosデバイスのための方法及び装置
US8120105B2 (en) Lateral DMOS field effect transistor with reduced threshold voltage and self-aligned drift region
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
TWI289355B (en) Trench MOSFET and method of manufacturing same
TW200840047A (en) High voltage semiconductor devices
TW201041046A (en) Method of fabricating power semiconductor device
US9034711B2 (en) LDMOS with two gate stacks having different work functions for improved breakdown voltage
US7898030B2 (en) High-voltage NMOS-transistor and associated production method
JP2005056912A (ja) 半導体装置及びその製造方法
WO2005029590A1 (ja) 横型短チャネルdmos及びその製造方法並びに半導体装置
US8890236B1 (en) Semiconductor device
TWI280663B (en) Semiconductor device and manufacturing method for the same
US9299786B2 (en) Semiconductor device
JP2006019508A (ja) 半導体装置及びその製造方法
JP3546037B2 (ja) 半導体装置の製造方法
TW200843112A (en) PN junction and MOS capacitor hybrid RESURF transistor
TWI575741B (zh) 高壓半導體裝置及其製造方法
US8450797B2 (en) Semiconductor device and method of manufacturing the semiconductor device
TW201730977A (zh) 高電壓ldmos電晶體及其製造方法
TWI222685B (en) Metal oxide semiconductor device and fabricating method thereof
JP4580161B2 (ja) 半導体装置の製造方法
CN103295910A (zh) 半导体装置及其制造方法
TWI495104B (zh) 金屬氧化半導體元件及其製造方法