TWI299516B - Semiconductor device - Google Patents

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TWI299516B
TWI299516B TW094116451A TW94116451A TWI299516B TW I299516 B TWI299516 B TW I299516B TW 094116451 A TW094116451 A TW 094116451A TW 94116451 A TW94116451 A TW 94116451A TW I299516 B TWI299516 B TW I299516B
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semiconductor device
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vddi
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Naoyuki Shigyo
Takayuki Hiraoka
Kentaro Watanabe
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Toshiba Kk
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Description

1299516 17008pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明為關於半導體裝置的靜電破壞之保護技術，特 別疋有關在銲墊的下方设有對靜電破壞的保護元件之半導 體裝置。 ， 【先前技術】 + (Electro Static Discharge: ESD'
I 之靜電破壞(Electro Static DeStroy:咖)的保護技術，至今 2多種提案。其中有例如在銲墊_與基板之間，設置 電保護兀件(ESD保護電路)之技術(例如參考專利 文獻1)。 文獻1中姻了改㈣導體舰電路(CMOS) 的下方與在絲上形成的料 件(多結晶矽的電阻體)。所以，兮二:形成被動元 但，該專利文獻1的梦署，Μ石乃尽木之4寸徵。 塾的應力缓和，該專利讀、 *之目的主要為在接合 僅在接合墊與積體電路之間，^衣置’自ESD保護的觀點， 言有提升咖保護能力。插人多結㈣的電阻體，難 【專利文獻1】曰本專剎# 【發明内容】 叫開期-124336號公報。 本^明乃為解決如上你 -種經由抑制流過接合塾的過量：’二目^ 1299516 17008pif.doc ESD _性的半導體裝置。 為解決上述問題，本發明之一例的半導體裝置具備·· 一至少一個第一銲墊，設在半導體基板之上方並供給第_ 電位；一及至少一層的第一導電層，設在該些第一銲墊與 基板之間，與該些第一銲墊電氣連接；一及至少一個的第 二銲墊，設在基板之上方在其與基板之間至少夾著一層該 些第一導電層，該些第二銲墊供給與該第一電位不同的第 了電位，以及至少一層的第二導電層，與該些第二銲墊電 氣，接，設在該些第一銲墊及第二銲墊與基板之間；一以 及絕緣層，由容量元件的容量絕緣膜形成的複數之絕緣層 ，該基板上積層設置，該些第一銲墊、第二銲墊、第一導 電層、及第二導電層，各別設在其所設定之層，而且在該 積層方向及該積層方向的直交方向之中的至少一方向，該 ，第:銲墊與第-導電層的至少—方，與該些第二鮮塾及 二广方之間形成容量元件的容量絕緣膜。 =發_半導體裝置，因魏_概 1電流，故㈣提高料部的咖耐性。 易懂其他目的、特徵和優點能更明顯 明如下。、牛車乂“貝％例，亚配合所附圖式，作詳細說 【實施方式】 〈第-^^!_朗本發_各實_。 129951^ 首先，參考圖1〜圖4說明本發明的第一實施例。圖1 示本實施例的半導體裝置之構造的簡略模式圖。圖2示本 實施例的半導體裝置之電路構造的簡略圖。圖3示本實施 例的半導龜裝置之簡略的斷面圖。圖4示流經本實施例之 半導體裝置的過量電流之大小，與流經先前技術的半導體 裝置的過量電流之大小，以圖形表示之比較圖。 本實施例為關於防止例如過量電流（電湧）等的不需要 電流流入半導體裝置（半導體晶片）之内部的保護元件。近 年來，隨著例如CMOS電晶體的絕緣膜等薄膜化，保護絕 緣膜免受靜電破壞(ESD)的靜電破壞保護元件(ESD保護元 件）的重要性逐漸增加。同時又隨著半導體晶片的高積體化 及微小化，也在追求半導體晶片之面積的有效利用方法。 對17亥些要求，本實施例如圖1所示，在半導體裝置1的包 3鲜墊8之下層的半導體基板2上，利用電位相異的銲墊 8或配線5、10等，形成至少一個容量元件22。然後由該
容量元件22吸收ESD的過量電流。如此，可提高半導體 裝置1的ESD耐性。即包含銲墊8在銲墊8盘導 2之間，至少設置-個當作保護元件的容元^ 以下詳鈿說昍。 ^ #先參照圖3說明本實施例的半導體裝置i。該半導體 f置1，在基板2上層積設置七層的絕緣層4。基板2使用 ^石夕基板。在該P型絲板2的所定區域的表層部，形 d的擴散層3。該高濃度擴散層3為獲得電阻性的 接觸，僅在P财基板2的表層部之接魄域形成。又， 各％緣層4，例如用Si〇2等絕緣材料形成。各絕緣層4即 成為所謂的層間絕緣膜。 各層間絕緣膜4之中，在最上層的第七層之層間絕緣 膜，設有供給第一電位VDDi的第一銲墊/ 8。在該第、一 銲墊j(VDDi銲墊），有供該第一銲墊8與其下層之導電層 等電氣連接的插栓(介層插栓(via plug)、接觸插栓化加乜以 Plug)) 7g —體形成設置。即，該VDDi銲墊8形成所謂 的雙導金屬鑲嵌構造。又，各層間絕緣膜4之中，在第二 層至第六層的各層間絕緣膜4a、4b、4c、4d、4e、4f，每 一層設有當做與VDDi銲墊8電性連接的第一導電層的第 一配線層(VDDi配線）。該些由第一層到第六層的各第一配 線層5a、5b、5c、5d、5e、5f，亦與VDDi銲墊8同樣地， 各配線本體（導電層本體)6a、6b、6c、6d、6e、6f，與各插 栓(Via plug，contact plug)7a、7b、7c、7d、〜、7f，一體形 成雙導金層鑲嵌構造。又，在VDDi銲塾8及各第一配線 層5a 5b、5c、5d、5e、5f各個的表面，設有阻擋金屬膜 9 〇 VDDi銲墊8及各第一配線層5a、5b、5c、5d、5e、 5f用例如鋁(Al)、金(Au)或銅(Cu)等導電材料形成。又， 阻擋金屬膜9用例如鈦(Ti)、鈕(Ta)或鎢(w)等有阻隔性的 材料形成。 又，由第一層至第六層的各第一配線層5a、、 5d 5e 5f之中，第二層的第一配線層％之配線本體处， 及第四層的第一配線層5d之配線本體6d，在後述的第二 1299516 17008pif.doc 各層間絕緣膜4的積層方向，以可重疊之狀態 緣膜4b、W的表面’擴充到形成與卿〗銲墊 8同私度的大小。·點，該第_層 6第六層的各第:，線層Μ 'e 、，在弟一導電層10與各層間絕緣膜如、如、牝、 内’成互相不接觸之狀態，與VDDi鲜塾8或第二声及 第四層的各配線本體6b、6d相比，形狀較小。 曰 又，由第-層到第七層的各層間絕緣膜4m 4二之Γ，在第一層、第三層及第五層的各層 玄泰4a、4c、4e，各層設有做為第二導電層的第二配 線層(VSSi配線)1〇。又圖示省略了，該些第二配線層n 1〇C、1〇e舆第二銲墊電氣連接’餘與該第-電位VDDi 相異的第二電位VSSi。該第二輝塾的vs&婷塾，與 鲜墊的VDDi銲塾8，同樣設在第七層的層間絕緣膜 該第一層、第三層及第五層的各第二配線層伽、收、衞 與VSSi銲塾，與前述的各第一配線層5a、5bu、 5e、5f與VDDi銲塾8的麵構造相同，互相電氣性的連 接。又，雖然圖示省略了，該些第一層、第三層及第五層 的各第二配線層10a、l〇c、i〇e之中，設在第一層的層間 絕緣膜4a之第一層的第二配線層1〇a，通過插拴與在p型 矽基板2的表層部形成之高濃度擴層3電氣性連接。亦即， VSSi銲墊以及第-層、第三層以及第五層的各第二配線層 l〇a、10c、10e是電性連接到形成在p型石夕基板2的表層 部的高濃度擴散層3。又，設定該第二電位VSSi為比第二 10 ;，·· -¾¾ 1299516 17008pif.doc = H又，高濃度擴散區域3，只形成 二板的表層部中的做為歐姆接 10e之Ί在⑤二第五層的各第二配缘層-、丄
l〇e之中，又在取罪近p型石夕基板2的第一層之 膜(絕緣層)4a的第一層之第二配線層伽，其下^部為多 ^晶石夕層U，同時上層部為魏物層12形成的二層構造。 其他的第三層及第五層的各第二配線層心、i〇e，為盘各 第-配線層5a、5b、5c、5d、5e、5f同樣的，由入卜Au 或Cu等導電材料形成。尚且，在第三及第五層的各第二 配線層10c、10e的各表面，設有阻隔金屬膜9。又在圖3 中省略，VSSi銲墊亦與VDDi銲墊8構造相同。 如上述，圖3所示的本實施例的半導體裝置丨，在p 型矽基板2與設在其上方的VDDi銲墊8之間，有供給電 位VDDi的VDDi銲墊8、第四層的VDDi配線5d、第二層 的VDDi配線5b ’以及對p型石夕基板2有供給電位vsSi
的第一層之VSSi配線l〇a、第三層之VSSi配線1〇c、及第 五層之VSSi配線10e，沿各層間絕緣膜4的積層方向交互 對向配置。或者，在P型矽基板2與設在其上方的VSSi 銲墊之間，有供給電位VSSi的第五層之VSSi配線10e、 第三層之VSSi配線10c、·及對向第一層之VSSi配線10a， 有供給電位VDDi的第四層之VDDi配線5d、及第二層之 VDDi配線5b沿各層間絕緣膜4的積層方向，交互對向配 置。如此，在P型矽基板2與VDDi銲墊8及VSSi銲墊之 間，可實質的設置複數個容量元件（電容器)22。 11 •Λ 1299516 17008pif.doc 具體的說，設定VDDi銲墊8及第五層的VSSi配線l〇e 分別為電源電位侧及接地電位侧的電極，則在VDDi銲墊 8與第五層的VSSi配線l〇e之間的第七層之層間絕緣膜4g 及第六層之層間絕緣膜4f成為電極間的絕緣體(電極間介 電質），形成一個容量元件22。由第七層之層間絕緣膜4g 及弟六層之層間絕緣膜4f形成的電極間絕緣體，成為所謂 的容量絕緣膜（電容器絕緣膜）。同樣地，第五層之VSSi配 線l〇e及第四層之VDDi配線5d，分別設定為接地電位及 電源電位侧電極，則第五層之VSSi配線10e與第四層之 VDDi配線之間的第五層的層間絕緣膜4e為電極間絕緣體 (容量絕緣膜），形成一個容量元件22。同樣地，第四層的 VDDi配線5d及第三層的VSSi配線10c，分別設定為電源 電位側及接地電位側各電極，則在第四層之VDDi配線5d 與第三層之VSSi配線之間的第四層之層間絕緣膜4d為電 極間絕緣體(容量絕緣膜），形成一個容量元件22。同樣地， 第三層的VSSi配線l〇c及第二層的VDDi配線5b，分別設 定為接地側電位及電源電位側的各電極，則在第三層的 VSSi配線l〇c與第二層的VDDi配線5b之間的第三層之層 間絕緣膜4c為電極間絕緣體(容量絕緣膜），形成一個容量 元件22。同樣，第二層的VDDi配線5b及第一層的VSSi 配線10a’分別設定為電源電位側及接地電位侧的各電 極，則在第二層的VDDi配線5b與第一層之VSSi配線10a 之間的第二層之層間絕緣膜4b成為電極間絕緣體，形成一 個容量元件22。同樣地，第一層的VSSi配線10a及P型
12 1299516 17008pif.doc 石夕基板2，分別設定為接地電位侧及電源電位侧的各電 極’則在弟一層的&配線與p型梦基板2之間的弟 一層之層間絕緣膜4a成為電極間絕緣體(容量絕緣嫉），形 成一個容量元件22。 如上所述，用VDDi銲墊8為一方之電極的容量元件 22，不使用設在VDDi銲墊8設置之絕緣層的下方之絕緣 層亦即第六層之層間絕緣膜4f的導電層（配線層）。即以 VDDi銲墊8為一方之電極的容量元件22，使用VDDi銲 墊8設置之層以下至少二層以上之層内設置之導電層（配 線層）。圖3中省略圖示，如此的VDDi銲墊8下方的配線 構造，在VSSi銲墊做為一方之電極使用的容量元件22中 亦相同。 如上述，本實施例的半導體裝置1，利用在VDDi銲 墊8下方設置的各層配線5b、5d、10a、l〇c、10e等，沿 各層間絕緣膜4的積層方向，在P型矽基板2與VDDi銲 墊8之間，實質的形成六個容量元件22。使用該些容量元 件22，做為半導體裝置1的靜電破壞保護元件(ESD保護 元件）。又，在圖3中省略，此種VDDi銲墊8下方的配線 構造，在P型矽基板2與其上方設置之VSSi銲墊之間，亦 可同樣地設置。 又，在本實施例，VDDi銲墊8及VSSi銲墊的墊片面 積各設定為約ΙΟΟΟΟμ m2。又，第五層的VSSi配線i〇e、 第三層的VSSi配線10c、第一層的VSSi配線l〇a及第四 層的VDDi配線5d、與第二層的VDDi配線5b，及其間的
13 1299516 17008pif.doc 各層間絕緣膜4b、4c、4d、4e的厚度，各設定在約0·5μπι。 亦即，將第五層VSSi配線l〇e、第三層VSSi配線10c、及 第一層VSSi配線10a、與第四層VDDi配線5d、及第二層 VDDi配線5b，以及利用該些形成之各容量元件22的電極 間絕緣體(容量絕緣膜)4b、4c、4d、4e的厚度，各皆設定 在0·5μιη。又在第一層之VSSi配線10a的下層部之多結晶 矽層11與P型矽基板(Si基板)2之間的層間絕緣膜(容量絕 緣膜)4a的厚度，設定為約50nm。亦即，第一層的VSSi 配線10a與P型矽基板2形成的容量元件22的電極間絕緣 體(容量絕緣膜)4a的厚度，設定為約5〇nm。因該第一層之 VSSi配線10a與P型矽基板2之間的電極間絕緣體4a的 厚度設定成約50nm，可得約100V的财電壓。如此，在p 型矽基板2與VDDi銲墊8之間，設置六層的金屬配線層 (VDDi 配線）5a、5b、5c、5d、5e、5f。 圖1示以上說明的本實施例之半導體裝置丨的構造之 簡略化模式。如前所述，在P型矽基板2與(¥1)]>銲墊8 之間，設有Ml〜腸的六層金屬配線層(VDD』^)5a、5b、 5c、5d、5e、5f。VDDi銲墊8，可視為第七層金屬配線層 (VDDi配線、第一配線層、第一導電層)M7亦無妨。 又圖2不以上說明的本貫施例之半導體裝置1的簡化 電路構造。在VDDi銲墊8與VSSi銲墊13 ^二個銲墊之 間，配置有在VDD,銲墊8下方的容量元件CDil4、及配線 電阻Rdld15 ’及由VDDi銲墊8到銲墊13下的配線 電阻RDisl6。同樣的，在VDDi銲墊8及VSSi銲墊13的 14 €.)· 1299516 17〇〇8pif.d〇c 二個銲墊之間，配置有VSSi銲墊13下的容量元 . 與配線電阻，以及由VSSi銲墊13到VDDi銲墊8 . 下的配線電阻Rsml9。亦即，在VDDi銲塾8與娜鲜塾 • 13之間，等於設置*容量元件CDi14及容量元件以17合 .·. 成的料元件㈤0。該半導财置！的VDDi銲墊8連接 内部電路21的輸入結點21心又VSSi銲墊13連接内部電 、 路21的另一結點。 • S次，參翻4說明本發明人進行的實驗。該實驗， 使用如上述的在VDDi銲墊8及VSSi銲墊13的下方，有 如前述的複數個容量元件22形成的半導體裝置！之機械模 型(Machine M〇del:MM);以及在銲墊下無容量元件形成的 先鈾技術之半導體裝置的機械模型(MM)。對上述 巧㈣，假設有過量電流(錢)施加之場合，進行模擬 貫驗。並推求圖5中的在内部電路21的輸入結點21&的電 流波形。其結果，如圖4的各線圖所示，本實施例之半導 體裝置1，在内部電路21的輸入結點21a的電流值，在同 • 日寺刻，一直比先前技術的半導體聚置之内部電路之輸入結 點的電流值小。特別是如著目於該些二曲線的最大值之第 ” 〜次尖峰，則如圖4中的箭頭所示，本實施的半導體裝置 • 1的電流值，僅約先前技術之半導體裝置的約1/2。一般的 靜電破壞(ESD)中，電湧的最大電流對半導體裝置的影響 电殊刻。依別述的模擬貫驗之結果，本實施例的半導體裝 薏1之靜電破壞被告之發生率’與先前技術的半導體裝置 的靜電破壞發生率相比，已知可降低大約一半。 15 12995 l〇6p,doc 如以上說明，依該第一實施例，利用在VDDi銲墊8 及VSSi銲墊13的下方形成容量元件22,能夠減低在VDDi 知塾8及VS Si鲜塾13附近流過的電 >勇之尖峰值'~半。即 能夠抑制流過銲墊部的過量電流，而提高該銲墊部的ESD 耐性。又因利用設在VDDi銲墊8及VSSi銲墊13與P型 矽基板2之間的各金屬配線層（導電層）5a、5b、5c、5d、 5e、5f、l〇a、i〇c、10e，以及第—層至第七層的各層間絕 緣膜4a、4b、4c、4e、4f、4g形成當作靜電破壞保護元件 (ESD保護元件)的容量元件22，故能夠有效利用VDDi銲 墊8及VSSi銲墊13與P型矽基板2之間的空間。亦即能 有效利用半導體裝置(半導體晶片Μ的面積。更且，在利用 VDDi銲墊8及VSSi銲墊13為一方之電極形成容量元件 22之際，設定成不使用VDDi銲墊8及VSSi銲墊13正下 方的配線層，可緩和在銲墊的應力。延伸之，能提高製品 即半導體裝置1的信賴性。由上述的結果，能夠並行提升 半導體裝置1的高積體化小型化，及半導體裝置i的耐久 性或信賴性。 <第二實施例> 其次，參照圖5說明本發明的第二實施例。圖5示本 貫施例的半導體裝置的電路構造的簡略圖。又與前述之第 一實施例同一部份使用同一符號，其說明省略。 在本實施例，前述之第一實施例的半導體裝置1配備 的VDDi銲墊8及VSSi銲墊13之中，將VSSi銲墊13接 地’即VSSi為接地電位(GND)。
16 I299516p,doc 如圖5所示，本實施例的半導體裝置3i，除vsSi銲 墊13接地以外，其他與第一實施例的半導體裝置1相同。 如以上說明，依本第二實施例，可得與第一實施例同 樣的效果。又，因以第二電位的VSSi為接地電位(GND)， 所以VSSi銲墊13及與VSSi銲墊13電氣連接的第五層 VSSi配線10e、第三層vSSi配線10e及第一層VSSi配線 l〇a，皆可用為對ESD的放電線(接地）。亦即，例如流入 VSSi銲墊13以及各VSSi配線10a、10c、10e的過量電流(電 湧），可通過VSSi銲墊13及各VSSi配線10a、10c、10e 迅速逃入地下。如此，能夠更良好地防止過量電流流入内 部電路21。 又，依該半導體裝置31的配線構造，VSSi銲墊13及 各 VSSi 配線 l〇a、10c、10e，與 VDDi 銲墊 8 及該 VDDi 銲墊8電氣連接的第一層至第六層的各VDDi配線5a、5b、 5c、5d、5e、5f等，在半導體裝置31的内部，構成複數個 容量元件(電容器)22。因此，流入VDDi銲墊8及各VDDi 配線5a、5b、5c、5d、5e、5f的過量電流，在該些各容量 元件22暫時吸收後，亦可通過VSSi銲墊13及各VSSi配 線l〇a、10c、10e迅速流入地下。結果，能更有效的防止 過量電流流入内部電路21或未圖示的電源等。 如上述，依本實施例的半導體裝置31的配線構造，可 使用VSSi銲墊13及各VSSi配線10a、10c、10e，為半導 體裝置31内的共同放電線(共同的接地線）。利用該共同放 電線，不僅是VSSi銲墊13或各VSSi配線10a、10c、10e， 17 ，Λ :¾ 1299516 17008pif.doc VDDi銲墊8或各VDDi配線5a、5b、乂 半導體裝置31内之未圖示的其他配 電流，亦可更快速流出半導縣置31的、，^ ^里 件^電源荨因此，本貫施例的半導體裝置31，接古 ESD耐性，更提升了耐久性或侧性。X，如以 = 共同放電線(共同接地線)有關之技術，在例如專= 特公平6_5705號中有揭露。 專利木 <第三實施例> 其次，參考圖6及圖7說明本發明的第三實施例 6示本實施例的半導體裝置之構造的簡略模式圖。圖7 _ 本實施例之半導體裝置的簡略之斷面圖。又，與上述之= :及第二各實施例同-部分使賴—符號，其詳細說明= 在本實施例，將前述之第一及第二各實施例的半導 装置1、31中’在VDDi鲜塾8及VSSi鲜塾13與p型吩 基板2之間設置的VDDi配線5(VDDi配線本體6a〜6f)及 VSSi配線10,不只在層間絕緣體膜4的積層方向，在與層 間絕緣膜4的積層方向直交的方向，亦交互並排配置。γ 下，說明之。 如圖7所示，本實施例的半導體裝置41，由第—層至 弟六層的全部弟一 V電層（VDDi配線)5a〜5f之中，與Vl)jy 銲墊8及P型矽基板2的高濃度擴散層3，在沿各層間絶 緣膜4a〜4g的積層方向電氣連接的各VDDi配線本^ • ( .' .-w 18 1299516 17008pif.doc 6a〜6f，皆形成不突出第一層的VSSi配線10a的上方，也 不與第一層VSSi配線10a接觸的尺寸。 _ 在乂0〇1銲墊8的下方與第一層VSSi配線10a的兩邊 • 端部上方之間，有第一層及第四層的各VDDi配線本體 • 6b、6d，與第三層及第五層的各VSSi配線10c、l〇e，在 、 沿各層間絕緣膜4a〜4g的積層方向，交互積層配設。同時， 、 在第一層VSSi配線10a的中央部之上方，有第二層及第四 層的各VSSi配線10b、10d，與第三層及第五層的各vDDi I 配線本體6c、6e，在沿各層間絕緣膜4a〜4g的積層方向， 交互積層配設。亦即，在第一層的VSSi配線1〇a的上方， 有第二層至第五層的各VDDi配線本體6b〜6e，及各VSSi 配線10b〜10e，沿各層間絕緣膜4a〜4g的積層方向，及各 層間絕緣膜4a〜4g的積層方向之直交方向，分別交互並排 配置。 如上述，本實施例的半導體裝置41，與前述之第一及 第二各實施例的半導體裝置i、31相異。將電位互異的各 春 VDDl配線5及各VDDi配線本體6a〜6e，與各VSSi配線 10a〜10e’不僅在沿各層間絕緣膜4a〜4g的積層方向隣接的 、 ^線間’沿與各層間絕緣膜4a〜4g的積層方向直交之方向 、 隣接的配線群，亦配設成可構成容量元件22的位置。又， 雖然在圖7中省略，此種VDDi銲墊8下方的配線構造， 在VSSi銲墊13下方亦同樣適用。 >圖6示以上說明的本實施例之半導體裝置41構造的簡 化模式圖。如上面說的，在VDDi銲墊8、各配線 19 1299516 17008pif.doc 5a〜5e、各VDDi配線本體6a〜6e，以及各VSSi配線 10a〜U)e’沿各層間絕緣膜4a〜4g之積層方向隣接的處所之 中’電位互異之導電體(銲墊、配線、配線本體)隣接的處 所，形成容量元件22a(22)。同樣地，乂00丨銲墊8、各乂1)=
配線5a〜5e、各VDDi配線本體如〜&，以及各配線 10a 10e，在沿各層間絕緣膜4a〜4g的積層方向之直交方向 隣接的處所之中，電位互異之導電體(配線、配線本體)隣 接的處所，形成容量元件22a(22)。該些容量元件22(22&、 22b)之中，制是沿各相絕賴4a〜4g _層方向直交 之方向形成的各容量元件22b，不僅對在構成各容量 22b之電極的導電體間的内侧發生的電場，對在各 (電極)的邊緣部向外側突出發生的電場，亦可積極利 亦即’在各層間絕賴4a〜4g _層方向之直 量元件]，成為能積極的利用邊緣效應的id 如上述
斤 尽貝關的半導體裝置41，與前述之第_及 ^-各貫施例的半導體裝置！、31同樣地，在沿各 緣膜4a〜4g的積層方向，設置複數個容量元件2^盆 要利用在構成電極之各導電體間_ 1 =在，置41，尚在沿各層間絕緣膜二= =向之直交方向’設置複數個不僅對構成電極的 二 間内側發生的電場’對所謂的邊緣、电胆 量元件22b。 積極利用的容 41，亦進行 又，本項發明人對本實施例的半導體裝置 20 ,*ϊί*Τ^ 1299516 17008pif.d〇c 如以上說明，依本第三實施例，可得與前述之第一及 第二實施例同樣的效果。又，在本實施例的半導體裝置 41，不僅在各層間絕緣膜4a〜4g的積層方向，在各層間絕 緣膜4a〜4g積層方向之直交方向沿線，亦設有利用^緣效
與第一實施例同樣的模擬實驗。本半導體裝置41的模擬結 果，將在後述之第四實施例中，與第一實施例的半導體裝 置1及第四實施例的半導體裝置51的模擬結果一起說明。 應的容量元件22b。因此，該半導體裝置41，與前述之第 一及第二各實施例的半導體裝置丨、31相比，在銲 塾80/SS!銲墊13)下方的容量元件22積體度實質上較高。 亦即，半導體裝置41，將VDDi銲墊8(VSSi銲墊13)下^方 的谷量值，靠利用邊緣容量增加。因此，半導體裝置q， 比前述之第一及第二各實施例的半導體裝置丨、31，更提 高電漠的吸收力，亦提高ESD_。依本發明人進行的模 擬實驗，本實施例的半導體裝置41，比前述之第一及第一、
各實施例的半導體m、31，對㈣的吸收力提升約^ 倍。 ·4 而且，該半導體裝置41，比前述的第一及第二各實 例的半導體裝置1、31，能更有效地利用VDDi銲墊8】 VSSi銲墊13與P型矽基板2之間的空間，或半導體敦置 41的面積。其結果，使半導體裝置41對其高積化及^ 化，及其耐久性或信賴性的提高，能用更高次元之形式並 立。 ’ <第四實施例> 21 1299516 17008pif.doc 以下，參考圖8至圖11說明本發明的第四實施例。圖 , ^本實施狀半導财t的構造之簡錢式圖。圖9示 •. 本貫施例之半導體裝置的電路構造之簡略圖。圖u示本實 •.施=之半導體裝置的簡略_面圖。圖1。示本實施例及前遠 • 《第―與第三各實施例科導體裝置流通的過量電流的大 小，以及在先前技術的半導體裝置流通的過量電流之大 • 小，用線圖比較表示之圖。又，與前述的第一至第三各實 丨施例同一部分用同一符號表示，其詳細說明省略。 在本實施例，與前述的第一至第三實施例相較，更增 加供給第三電位的第三銲墊及第三導電層。以下，說明之。 圖10的圖示省略了，本實施例的半導體裝置51，在 其第七層之層間絕緣膜4g，不僅如第一至第三各實施例的 半導體裝置 再加設第三銲墊。在該第三銲墊供給第三電位VS&，該第 二電位VSSj與第一電位之VDDi及第二電位之YSSi皆不 同。 • 如圖10所示，在本實施例的半導體裝置51，由第一 層至第六層的全部第一導電層(VDDi配線)5a〜5f之中，與 〜 VDDi銲墊8及p型矽基板2的高濃度擴散層3,在沿各層 • 間絕緣膜4a〜4g的積層方向電氣連接的各VDDi配線本體 6a〜6f’皆形成暨不突出第一層的VSSi配線l〇a的上方， 亦不與该弟一層VSSi配線i〇a接觸的尺寸。 在VDDi銲墊8的下方及第一層VsSi配線l〇a的兩邊 端部上方，有第一層及第四層的各VDDi配線本體6b、6d， 22 1299516 17008pif.doc 與第三層及第五層的各VSSi配線10c、10e，在沿各層間 絕緣膜4a〜4g的積層方向交互積層配設。同時，在第一層 VSSi配線l〇a的中央部之上方，有與第三銲墊電氣連接的 第三導電層（第三配t層）52之中的第三層及第五層之各第 三配電層52c、52e，與第二層及第四層的各VSSi配線l〇b、 l〇d，沿各層間絕緣膜4a〜4g的積層方向交互積層設置。亦 即’在第一層VSSi配線10a的上方，各層間絕緣膜4a〜4g 的積層方向，及與各層間絕緣膜4a〜4g的積層方向直交之 方向，各有電位相異的導電體(配線、配線本體)隣接排列 配置。 該第三配線層52，為與當做第三銲墊的vSSj銲墊電 氣連接的VSSj配線。又，在包含第三層及第五層的各vSSj 配線的全部之VSSj配線52，與各VDDi配線5及各VSSi 配線10同樣地，設有阻隔金屬膜9。 如上所述，本實施例的半導體裝置51，與第三實施例 的半導體裝置41同樣，不僅在各層間絕緣膜4a〜4g的積層 方向，在與各層間絕緣膜4a〜4g積層方向直交的方向，亦 有電位互異的導電體(配線、配線本體)隣接設置。具體的 e兒’在半導體裝置51 ’電位互異的各VDDi配線5a〜5e、 各VDDi配線本體6a〜6e、各VSSi配線l〇a〜l〇e、以及各 VSSj配線52c、52e，不僅在沿各層間絕緣膜4a〜4g的積層 方向隣接配設，在與各層間絕緣膜4a〜4g的積層方向之直 父方向沿線，亦隣接配置在構成容量元件22之位置。又， 在圖10中圖示省略，此種在VDDi銲墊8下方的配線構 23
I299H
造，在VSSi銲墊13或VSSi銲墊的下方亦同樣可適用。 圖8示以上說明的本實施例之半導體裝置51的構造之 簡化模式圖。如前所述，在VDDi銲墊8、各VDDi配線 5a〜5e、各VDDi配線本體6a〜6e、各VSSi配線l〇a〜10e、 以及各VSSj配線52c、52e，沿各層間絕緣膜4a〜4g的積 層方向配線隣接之處中，電位互異的導電體(銲墊、配線、
配線本體）隣接之處形成容量元件22a(22)。同樣地，在 VDDi銲墊8、各VDDi配線5a〜5e、各VDDi配線本體 6a〜6e、各VSSi配線l〇a〜10e、以及各VSSj配線52c、52e，
在各層間絕緣膜4a〜4g的積層方向之直交方向沿線隣接知 處之中，電位互異的導電體(配線、配線本體)隣接之處开 成各量元件22b(22)。亦即，本實施例的半導體裝置51， 與可述之第三實施例的半導體裝置41同樣，在各層間絕与 膜4a〜4g的積層方向，設置複數個容量元件22a，其主导 利用在構成電極的各導電體間之内側發生的電場。同時， ，半導體裝置51，尚有在沿各層間絕緣膜的積層方向^ 交方向，設置複數個容量元件娜，不僅是在構成電極^ 各導電體間之關發生的電場，邊緣效應亦能積極利用。 、斤圖9示以上說明的本實施例之半導體裝置51的電路過 造簡略圖。與前述的第―至第三各實施例的半導體装遷 1、31、41有異，本實施例的半導體裝置51中，不 VDDi銲塾8與VSSl銲塾13之間，在乂孤鲜塾8盘1 =墊53及VSSi銲墊13與VSSj銲墊53的各別之間皆^ 路構成。具體的說明，在VDDi銲墊8與VSSj鲜墊幻^
24 1299516 17008pif.doc 間，配設有容量元件CDj54及配線電 又，在VSSi銲墊13與娜焊塾 件Csij57及配線電阻Rsij58、RSji59 n '汉有谷里儿 J1’9 〇同時在VsSi録執η 與VSSj銲墊53之間，配設配線電阻在 上塾13 其次，參考圖11說明本發明人進行j · 用在第-實施例說明的模擬實驗，分別對:及第 四的各實施例的半導體裝置丨、4]、w ^ 1 ’以及先前技術的 _ 二=Γ ’進行實驗。依圖11所示的 半導體裝置41，為在第-實施例的 +¥體=置1中’加設複數個利用各容量電極間的邊緣效 應的容量το件22b，故半導狀置41比半導體裝置！電渴 量減低。此乃如前所述的，第三實施_半導體裝置41， 比第-實施例的半導财置i，對電湧的吸收力提高約Μ 倍之故。同樣地，第四實施例的半導體裝置51，為在第一 實施例的半導體裝置1中，更加設第三銲墊(VSSj銲墊)53 及第一‘電層(VSSj配線)52，並且亦力口設複數個利用各容 量電極間的邊緣效應的容量元件22b。所以第四實施例的 半導體裝置51，比第-及第三各實施例的半導體裝置卜 41電仿里更加減低。亦即，第一實施例的半導體裝置1， 比先前技術的半導體裝置E S D耐性提高約二倍；第三實施 例的半導體裝置41的ESD耐性，比第一實施例的半導體 裝置1提鬲；第四實施例的半導體裝置51的ESD耐性， 更較第三實施例的半導體裝置41提高。 如以上說明，使用第四實施例，可得與前述之第一至 25 I299516pifdoc 第二貫施例同樣的效果。又，本實施例的半導體裝置51， 與别述第二貫施例的半導體裝置41同樣，在VDDi銲墊 -· 8(VSSi銲墊13、VSSj銲墊53)的下方，設置能夠積極的利 用哚接之各谷1元件22的電極間之邊緣效應的容量元件 22b。而且，對各容量元件22a、22b的各電極，供給第一 -電位VDDi、第二電位VSSi，及第三電位VSSj之中的任意 、 二個之組合的電位，在各層間絕緣膜4a〜4g的積層方向與 各層間絕緣膜4a〜4g的積層方向之直交方向，供給互異的 電位組合。如此，可利用邊緣容量大幅增加銲墊下方的容 量值。其結果，該半導體裝置51，比前述之第一至第三實 施例的各半導體裝置丨、31、41，對電湧的吸收力提升至 最高，ESD耐性亦提升極高。同時，本半導體裝置51，與 前述之第一至第三各實施例的半導體裝置1、3卜41相比， 對VDDi銲墊8、VSSi銲墊13、及VSSj銲墊53與P型石夕 基板2之間的空間，或半導體裝置51的面積，能夠極有效 地利用。因此，本實施例的半導體裝置51，對其高積體化、 • 細緻化及其耐久性、信賴性之之提升，能以極高之因次並 立。 . 本發明的半導體裝置及其製造方法，不受上述的第一 至第四實施例的限制。在不脫離本發明的主旨範圍，其構 造或製造工程的一部分作種種設定變更，或將各種設定適 宜、適當組合實施也可以。 例如前述的第一至第四實施例的半導體装置1、31、 41、51 ’在利用VDDi鋒塾8等為* —方之各置電極的容量 26 •X £
1299514lfd0C Γ，不使时VDDi8正下方之絕緣層配設 層)。其原因下面說明。-般，在半導體裝
時’有使焊墊陷入其下層的層間絕緣 ，，大小的外力施加到焊塾上。因此，對於需在鲜藝 ^銲接線的半導體裝置，在銲墊為—方之電極的容 量讀形成之際，如湘在銲墊正下方之層間絕緣膜設置 的導電層，則在銲龍合銲接線之時容量元件極易受破 壞二所以在前述的第—至第四實施例皆推想在vDDi焊塾 8等接合銲接線的方式，設定在VDDi銲墊8等的正下方 之絕緣層的導電層不使用。 、但是’在半導體裝置1、31、4卜51的VDDi銲墊8 等，有未圖示的其他元件或封裝體等的電極倒裝式晶片接 合之方式時，對VDDi銲墊8等施加之外力，與銲接線接 合之場合相比十分小，故可利用在¥〇]^銲墊下方絕緣膜
§又置之導電層，形成容量元件22。具體的說，如圖3、圖 7、及圖10的虛線所示，用設置VDDi銲墊8的第七層之 層間絕緣膜4g下方的第六層層間絕緣膜4f設置的各導電 層61、62、63、64，與VDDi銲墊8為電極形成容量元件 22亦可。又，第一至第四各實施例的半導體裝置1、31、 41、51的配線構造能對應倒裝式晶片接合是當然之事。 又’在VDDi鮮塾8等的下方，碎基板2的表層 部形成未圖示的自動元件之場合，第一層的VSSi配線 l〇a(多結晶矽層11)及P型矽基板2不形成容量元件22亦 無妨。又，在第四實施例的半導體裝置51，將其第三銲墊 27 ·λ5 17008pif.doc 17008pif.doc i VMj銲墊53 興第二丧# 銲墊之VSSi銲塾13^m的半導體裝置31具有的第 .又’各層間絕緣祺4、各C可。 電層 第三銲 10、各第三導奄層52、、—乐—導電層5、各第二 墊53，以及阻隔金屬墊8、第二焊塾13、第^ 材料。同樣的’各層間㉞、，成材料，不限定於前述之 導電層10、以及各第三、、各第一導電層5、各第二 定於前述之數量。同的厚度或層數，亦不i 第三銲墊53的面積，第〜日昂鋅墊8、第二銲墊13、及 53、各第一導電層5、各^^塾首8、第二銲墊13、第三銲墊 52的各層之間隔或尺弟二導電層1〇、及各第三導電層 之大小或位置。同樣\及相對的配置，亦不限定於前^ 三銲墊53供給的電位’ 銲塾8、第二銲墊、及第 係。上述各項，可依所望 第三各銲墊8、13、53夕^ 净骽衣置之形式，或弟一至 設定成適宜適正的狀態。方形成的容量元件22的容量等， -又’，發g林僅翻於電源線的輝塾 VDDi ’例如於 出輸入用鋒墊亦當然適用。 ' 々雖然本發明已啸佳實施纖露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1示第一實施例之半導體裝置的構造之簡略模式
28 1299516 17008pif.doc 圖。 圖2示第一實施例之半導體裝置的電路構造之簡略 圖。 圖3示第一實施例之半導體裝置的簡略斷面圖。 圖4示第一實施例之半導體裝置與先前技術之半導體 裝置流過的過量電流之大小的比較圖。 圖5示第二實施例之半導體裝置的電路構造之簡略 圖。 圖。 圖。 圖。 圖6示第三實施例之半導體裝置的構造之簡略模式 圖7示第三實施例之半導體裝置的簡略斷面圖。 圖8示第四實施例之半導體裝置的構造之簡略模式 圖9示第四實施例之半導體裝置的電路構造之簡略 圖10示第四實施例之半導體裝置的簡略之斷面圖。 圖11示第一、第三、第四實施例的半導體裝置與先前 技術的半導體裝置流過的過量電流之大小的比較圖。 【主要元件符號說明】 1、31、41、51 半導體裝置 2 P型矽基板(基板） 3 高濃度擴散層 4、 4a〜4g 層間絕緣膜(容量絕緣膜） 5、 5a〜5f VDDi配線(第一配線層、第一
29 1299516 17008pif.doc 6a 〜6f - 8 - 10、10a、10c、lOe '· 11 、 12 13 _ 21 22、22a、22b 52、52c、52e 53 導電層） VDDi配線本體 VDDi銲墊(第一銲墊） VSSi配線（第二配線，第二導 電層） 石夕化物層 多結晶矽層 VSSi銲墊(第二銲墊） 内部電路 容量元件 VSSj配線（第三配線、第三導 電層） VSSj銲墊（第三銲墊） 30

Claims (1)

1299516 17008pif.doc 十、申請專利範圍·· 1. 一種半導體裝置，其特徵為具備： 、第一銲墊，至少設置一個，設在半導體基板的上方， 並且被供給第一電位；及 第一導電層，至少設一層，設在該第一銲墊與基板之 間’並與該第一銲墊電氣連接；及 第二銲墊，至少設一個，設在該基板之上方，在其與 基板之間至少夾著一層該些第一導電層，對該些第二銲墊 供給與該第一電位不同的第二電位；及 第二導電層，至少設一層，設在該些第一銲墊及第二 銲墊與該基板之間，並與該第二銲墊電氣連接；以及 絕緣層，有複數層在該基板上積層，前述之第一銲 墊、第二銲墊、第一導電層、及第二導電層各設在所定之 層，而且在該積層方向及該積層方向的直交方向的至少一 =丄该第一銲墊與第一導電層的至少一方與該第二銲墊及 弟一‘電層的至少一方之間，形成容量元件的容量絕緣膜。 2·如申請專利範圍第1項所述的半導體裝置，其特徵 為增加配設： ^三銲墊，至少設一個，設在基板上方的該些絕緣層 、所定之層，對該第三銲墊供給與前述第一電位及第二電 位的至少一方不同的第三電位，以及 第二導電層，至少設一層，與該第三銲墊電氣連接， 第一‘電層5又在别述之第一銲墊、第二銲墊、及第三辉 與该基板之間的該些絕緣層的所定之層，並在該各絕 1299516 17008pif.doc 緣層的積層方向及與該積層方向直交方向中的至少一個方 向，與該些第一銲墊、第二銲墊、第一導電層以及第二導 電層中的至少一個之間，夾著該絕緣層設置，形成容量元 件的一個電極。 3. 如申請專利範圍第1項或第2項所述的半導體裝 置，其特徵為，該第一電位、第二電位、及第三電位之中， 有一個或二個電位為接地電位。 4. 如申請專利範圍第1項所述的半導體裝置，其特徵 為，使用該些第一銲墊、第二銲墊、及第三銲墊設置之該 絕緣層的下方，至少隔二層以上的絕緣層内設置之該第一 導電層、第二導電層、及第三導電層，與前述的第一銲墊、 第二銲墊、及第三銲墊，共同構成該些容量元件。 5. 如申請專利範圍第1項所述的半導體裝置，其特徵 為該些第一導電層、第二導電層、及第三導電層之中，設 在與該基板最近之層的導電層之最少一個，為下層部由多 結晶矽形成，上層部為矽化物形成的二層構造。
32 12995 l£pifd〇c 七、 指定代表圖： (一) 本案指定代表圖為：圖（3 )。 (二) 本代表圖之元件符號簡單說明： 2 基板................................. 5 第一導電層 8 第一銲墊 10 第二導電層 13 第二銲墊 4 絕緣層 八、 本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無
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