TWI295482B - Semiconductor wafer with an epitaxially deposited layer, and process for producing the semiconductor wafer - Google Patents

Description

1295482 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體晶圓，該半導體晶圓包括一基材晶圓 ，其係經以η-型（或p-型）掺雜原子進行摻雜，其具有一正面及 一背面；以及一蠢晶層，其係以蠢晶方式沉積於該基材晶圓之正 面上。 【先前技術】 包括掺以一η-型（或ρ-型）摻雜原子之矽基材晶圓之半導體晶 圓特別適合作為製造電子功率半導體元件之基材，其中該元件整 合於該磊晶沉積層（epitaxially deposited layer，Epi層）中且該 等元件之電流，通常係穿過Epi層及其下方之基材。因此於接通 狀態中，該功率半導體元件之電阻率，於相當程度上與基材晶圓 之電阻率有關，且該電阻率大約與摻雜原子之濃度成反比。生產 隨後將被分割為複數基材晶圓之單晶時，通常藉添加掺雜原子以 設二該等原子之濃度。切製造單晶之方法，在產業規模上應用 =者係左科拉斯基法（Czoch谢丨，⑽）及浮區法（π⑽氣， 中摻雜原子濃度之增加不可能沒有_。若㈣液 晶_=^咖妹_額㈣成差排，使得 材電阻，該電㈣h"製造單晶時，可藉加人摻雜達到最低基 雜碟之態樣為例，依、^雜原子之類型及單晶之尺寸而定。以摻 米（mOhmem)之:方法製得之最低電阻係於Q·71毫歐姆毫厘 模製造中，對於直徑心然而，近來半導體元件生產之工業規 到的最低電阻高於此^米或·毫米之晶體而言，實際上可達 值（約0·9毫歐姆毫厘米（mOhmcm))。 1295482 【發明内容】 本發明之目的係提供一種具有一蠢晶層（epitaxiallayer )之半 導體晶圓，該半導體晶圓包括一掺以η-型（或p-型）摻雜原子之 單晶矽基材晶圓，其電阻率特別低。 因此，本發明係關於一種半導體晶圓，該半導體晶圓包括一掺 以η-型（或ρ-型）摻雜原子之單晶矽基材晶圓，該基材晶圓具有 一正面及一背面；一磊晶層，其係以磊晶方式沉積於該基材晶圓 之正面上；以及一η++ (或ρ++)摻雜層，其電阻率係低於該基材 晶圓，該層係位於該磊晶層之下方，自該基材晶圓正面延伸入該 基材晶圓内，且該η++ (或ρ++)摻雜層具有一確定之厚度。 本發明之内容亦包括一種用以製造上述之半導體晶圓之方法 ，其中該η-型（或ρ-型）之摻雜原子係經由該基材晶圓之正面引 進該基材晶圓内’由該基材晶圓正面延伸至該基材晶圓内之層中 之摻雜濃度，由η+ (或ρ+)等級增加至η++ (或ρ++)等級，其中 一磊晶層係沉積於該基材晶圓之正面上。 【實施方式】 本發明之半導體晶圓之技術特徵係為其基材晶圓之電阻率特 別低，因此適合作為製造功率電子半導體元件之基材。依據本發 明方法之最佳具體實施例，該基材晶圓之初始厚度係藉移除基材 晶圓背面上之材料而減少，而較佳之基材晶圓厚度減少程度主要 係可使得經厚度減少之基材晶圓，專門適合於η++ (或ρ++)摻雜 ，並且同時減小基材晶圓之電阻率。背面材料之移除通常藉背面 1295482 研磨完成’但原則上亦可用其他技術實現，例如：研磨（㈣㈣ )、拋光（polishing)、化學機械研磨法（CMp)或蝕刻 )。S為用此等方式移除材料與本發明财相關，以下提及時僅 當作背面研磨之實例，並非藉以限制本發明之本質。 基材晶圓之背面研磨後，該基材晶圓之厚度較佳者係低於12〇 微米（μιη)，以低於80微米（μπι)尤佳。可於實質上在該基材晶 圓正面製造半導體元件之前或之後研磨基材晶圓之背面。整合於 • 磊晶層内之元件，特別例如··功率電晶體、功率金屬氧化物半導 體場效應晶體管，功率積體電路或絕緣栅雙極晶體管。 η-型摻雜原子包括磷、砷及銻，而ρ-型摻雜原子包括哪。在製 造單晶期間不形成差排之情況下，若添加更多上述之摻雜原子至 熔融液中，而大致上無法再增加摻雜之濃度時，或者，若相對輕 度摻雜晶體，於製造上需要支付特別高技術費用之情況下，則通 常使其具有η+ (或Ρ )等級之摻雜濃度。此種方法特別是應用於 當晶體中任何位置之電阻率低於預定之極限值時。其中，該極限 φ 值與摻雜原子之類型及晶體之直徑有關。以製造直徑150微米或 200微米之晶體而言，且於含有磷之情況下，於習知製造方法中 可能發生差排之極限值約為1毫歐姆毫厘米（mOhmcm)，於含有 砷之情況下，約為2毫歐姆毫厘米（m0hmcm)，於含有銻之情況 下，約為10毫歐姆毫厘米（m0hmcm)，以及於含有硼之情況下 ，約為1毫歐姆毫厘米（m0hmcm )。以Cz法製造單晶時，因沿著 結晶軸之偏析’將使得摻雜濃度升高。唯有為當晶體之全部長度 均無差排發生時，才有可能以較經濟地方式製造具低電阻率之高 1295482 摻雜單晶體。而，即便製造具有較高預定電阻之晶體，亦會發生 差排之問題。具有n+ (或p+)級摻雜濃度之單晶係必然存有以下 之電阻率：於含有磷之情況下，電阻率約1.5毫歐姆毫厘米（ mOhmcm)或更低；於含有砷之情況下，約2.5毫歐姆毫厘米（ mOhmcm )或更低；於含有銻之情況下，約15毫歐姆毫厘米（ mOhmcm)或更低；於含有蝴之情況下，約2.5毫歐姆毫厘米（ mOhmcm)或更低。 當摻雜濃度超過n+ (或p+)等級時，則為n++ (或P++)等級之 摻雜濃度。尤其於含有磷之情況下，電阻率低於1·5毫歐姆毫厘 米（mOhmcm)，於含有砷之情況下，低於2毫歐姆毫厘米（mOhmcm )，於含有銻之情況下，低於10毫歐姆毫厘米（mOhmcm)，以及

於含有硼之情況下，低於1毫歐姆毫厘米（mOhmcm)。由相應摻 雜原子之溶解度限制，所知理論最大摻雜濃度：硼大約每立方公 分8xl〇2G ’磷大約每立方公分1·3χ1021，砷大約每立方公分 1.8χ1021及銻大約每立方公分7χ1〇19 (溫度範圍約攝氏1〇〇〇至 1410度（。(：））。於特定條件下，當於準平衡狀態（meta_stabie states 、σ存在較鬲/辰度，但當其處於平衡狀態時將開始以沉澱 之形式產生相分離。 依艨本發明 可藉擴散作用（diffusion )或植入作用（ Ration).5 將/、他同類型之摻雜原子強制引進該基材晶圓 圓之摻雜濃度。可依摅h^基材曰曰 過整個正面強制：::程序，將額外之摻雜原子經由通 μ基材晶圓内。然、而，亦可遮蔽正面之個別 1295482 此方法將將額外之摻雜原子關案化之排列形式進 具Γη作用或植:作用之結果將使-由單晶權之基材晶圓 至基材晶圓二):Λ層’該層之厚度係由基材晶圓正面延伸 子之垆％^ 疋，衣度。該層之厚度取決於實施額外摻雜原 雜濃=1用旦及植入 +作用時之條〜

雜屛：ρ+:里dn摻雜層及η+基材交界間之轉變（或該ρ++摻 連二=:轉變)可以為相當清楚地界定分界或為- 施態樣中該層之厚度係=方二不論轉變之類型’於此-實 ^ 、下方式疋義·相較於原始基材，該層之 電阻率至少降低20%之厚度。 * U亥層之 日車又佳厚度為至少2。微米（μιη)，大於職米（㈣尤佳。本發 有利政應’卩現著③層延伸至基材晶_内愈深且經研磨背面後 使該基材晶圓愈薄，就愈顯著。該η++ (或ρ++)摻雜層實質上益 差排。 ......

區域而再以 入晶格。 磊晶層較佳者係-石夕層，其係經掺雜較基材晶圓濃度低之推雜 原子，且沉積於该基材晶圓之正面上。該磊晶層之摻雜原子類型 可與該基材相同或不同，較佳者係與該基材同類型。功率半導體 元件（例如··功率電晶體（power transistors )、功率金屬氧化物 半導體場效應晶體管（power MOSFETs )、功率積體電路（p〇wer iCs)或絕緣柵雙極晶體管（IGBTs))係整合於該磊晶層内，且 於加工結束時成為單一形式，以形成個別元件。 茲參考諸圖示將本發明更詳細說明如下。 1295482 第1圖係顯示’於擴散之額外摻雜原早你 一 作你子後（擴散之持續時間t) ’局摻雜（highly doped)基材（摻雜你、 ^ 乜雜磷）之電阻率模擬分佈曲 線。 經擴散之該高摻雜層（本實施例係為n++)之絕對厚度係視擴 散之持續時間、溫度及所應用之表面的摻雜濃度而^。對於其他 之摻雜原子，定性來說，分布區線非常相似，但該層之導電類型 及厚度，則視摻雜之類型及其於矽中各自之擴散特性而定。' 第2圖係概略描述本發明之製造過程：同類型摻雜原子經擴散 作用進入一高摻雜矽晶圓（η·型或卜型）1〇〇之正面中。一磊晶層 110之摻雜濃度係明顯低於其下方之基材，而該磊晶層11〇係沉積 於以本發明之方式形成之極高摻雜層（η++或ρ++) 120上。半導體 元件130於晶圓100之磊晶層110上形成。加工後，完成之晶圓ι00 之背面將部份移除。此移除通常藉由背面研磨所完成，但原則上 亦可藉其他技術（例如··研磨、拋光、化學機械研磨法或蝕刻） 實施。 【圖式簡單說明】 弟一圖係於擴散額外之換雜原子後（擴散之持續時間t)’向推 雜基材（摻雜磷）之電阻率模擬分佈曲線；以及 第二圖係概略描繪本發明之製造過程。 【主要元件符號說明】 100 晶圓 110 磊晶層 1295482 120 極高摻雜層 130 半導體元件

Claims (1)

1295482 十、申請專利範圍： 1. 一種半導體晶圓，其包含一單晶矽之基材晶圓，其係經η-型 或Ρ-型摻雜原子摻雜而具有η+或Ρ+摻雜濃度，且具有一正面 及一背面，其中： 該半導體晶圓係包含一以磊晶方式沈積於該基材晶圓正面上 之磊晶層，以及一具η++或ρ++摻雜濃度且電阻率低於該基材 晶圓之η++或ρ++摻雜層，該η++或ρ++摻雜層係於該磊晶層下 ® 方，且自該基材晶圓正面延伸入基材晶圓内並具有一確定厚 度。 2. 如請求項1之半導體晶圓，其中該η++或ρ++摻雜層係實質上 毫無差排。 3. 如請求項1或2之半導體晶圓，其中該基材晶圓之厚度係低 於120微米。 4. 如請求項1或2之半導體晶圓，其中係於該磊晶層内整合有 0 電子元件。 5. 如請求項1或2之半導體晶圓，其中該半導體晶圓於電子元 件製成後之厚度係低於120微米。 6. 一種電子元件，其係由如請求項1、2、3、4或5之半導體晶 圓所製成，如：功率金屬氧化物半導體場效應晶體管，功率 積體電路或絕緣柵雙極晶體管。 7. 一種用以製造半導體晶圓之方法，其係包含： 提供一早晶碎之基材晶圓，其係經以π-型或ρ-型換雜原子換 雜而具有η+或ρ+摻雜濃度，且具有一正面及一背面； 13 1295482 由該基材晶圓之正面將„型或p_型摻雜原子引進該基材晶圓 内’以產生-自該基材晶圓正面延伸至該基材晶圓内之層之 層，該層之摻雜濃度由或〆等級增加至n++或p++等級:以 及 沈積一磊晶層於該基材晶圓之正面。 月长員7之方法’其中該推雜原子係藉擴散作用引進至該 基材晶圓内。 9.如凊求項7之方法，其巾該摻雜原子絲植人作 基材晶圓内。 Πι求項7、8或9之方法，其中該基材晶圓之背面係經研磨。 复貝7 8或9之方法’其中該基材晶圓於電子元件製成 後’其厚度變薄。 ^ 去其中該基材晶圓之背面係經研磨。