KR20060069249A - 에피택셜 증착층을 가진 반도체 웨이퍼 및 그 반도체웨이퍼의 제조 방법 - Google Patents

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Abstract

본 발명은 n형 또는 p형 도펀트 원자로 전면 및 후면이 도핑된 단결정 실리콘 기재 웨이퍼, 및 상기 기재 웨이퍼의 전면에 위치하는 에피택셜 증착층을 포함하는 반도체 웨이퍼에 관한 것이다. 상기 기재 웨이퍼는, 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 연장되어 있는, 특정한 두께를 가진 n++ 또는 p++ 도핑층을 추가적으로 포함한다. 본 발명은 또한, 반도체 웨이퍼의 제조 방법에 관한 것으로서, 본 발명의 방법에 의하면, n형 또는 p형 도펀트 원자는 상기 기재 웨이퍼의 전면을 통하여 상기 기재 웨이퍼로 도입되며, 상기 층에서의 도펀트의 농도는 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 갈수록 n+ 또는 p+ 수준에서 n++ 또는 p++ 수준으로 증가하며, 상기 기재 웨이퍼의 전면에 에피택셜층이 증착된다.
반도체, 웨이퍼, 에피택셜, 도핑, 도펀트

Description

에피택셜 증착층을 가진 반도체 웨이퍼 및 그 반도체 웨이퍼의 제조 방법{SEMICONDUCTOR WAFER WITH AN EPITAXIALLY DEPOSITED LAYER, AND PROCESS FOR PRODUCING THE SEMICONDUCTOR WAFER}
도 1은 도펀트(dopant)를 추가적으로 확산시킨 후에 높은 수준으로 도핑된 기재에서의 저항 특성을 시뮬레이션하여 얻은 그래프를 나타낸다.
도 2는 높은 수준으로 도핑된 실리콘 웨이퍼(n형 또는 p형)의 전면에 동일한 형태의 도펀트를 확산시키는 본 발명에 따른 제조 방법을 도시한 것이다.
본 발명은 n-형 또는 p-형의 도펀트 원자로 전면 및 후면이 도핑된 실리콘 기재 웨이퍼와, 상기 기재 웨이퍼의 전면에 증착된 에피택셜(epitaxial)층을 포함하는 반도체 웨이퍼에 관한 것이다.
이와 같은 형태의 반도체 웨이퍼는 전기 전력 반도체 부품 제조용 기초 물질로 특히 적합한데, 이러한 부품들은 에피택셜 증착층(epi층)에 집적되며, 이러한 부품을 통한 전류의 흐름은 epi층과 epi층의 아래에 위치하는 기재를 통해 이루어지는 것이 일반적이다. 따라서, ON 상태에서의 전력 반도체 부품의 전기 저항은 기재 웨이퍼의 저항에 상당히 의존적이며, 이와 같은 기재 웨이퍼의 저항은 도펀트 원자의 농도에 대략 반비례한다. 후속 공정에서 기재 웨이퍼로 분할될 단결정을 제조할 경우에 있어서, 이러한 도핑 원자의 농도는 도펀트의 첨가에 의하여 결정되는 것이 일반적이다. 산업적인 규모로 가장 널리 사용되는 실리콘으로부터의 단결정의 제조 방법은 초크랄스키 방법(Czochralski 방법; CZ 방법) 및 플로트 존 방법(float zone; FZ 방법)이다. 그러나, 도핑 원자의 농도를 무제한적으로 증가시키는 것은 불가능하다. 즉, 용융물 중의 도펀트의 농도가 너무 높으면, CZ 방법을 사용할 경우 단결정의 인상(pulling) 과정 중에 결정의 단결정 구조를 파괴하는 전위(dislocation)가 생성된다. 단결정을 제조할 경우에, 도펀트를 첨가함으로써 달성 가능한 가장 낮은 기재 저항은 도펀트의 형태 및 단결정의 크기에 따라서도 다르다. 인의 경우에 있어서, 이러한 방법으로 얻을 수 있는 가장 낮은 저항은 0.71mOhmcm 범위이다. 그렇지만, 가장 최근의 전력 반도체 부품을 산업적으로 제조하는데 사용되는 150mm 내지 200mm 직경의 결정의 경우, 실제적으로 달성 가능한 가장 낮은 저항이 상기 값보다 높다(약 0.9mOhmcm).
본 발명의 목적은, n-형 또는 p-형 도펀트 원자로 도핑된 단결정 실리콘 기재 웨이퍼를 포함하며, 특히 저항이 낮은, 에피택셜층을 가진 반도체 웨이퍼를 제공하는 것이다.
본 발명은, n형 또는 p형 도펀트 원자로 전면 및 후면이 도핑된 단결정 실리 콘 기재 웨이퍼와, 상기 기재 웨이퍼의 전면에 위치하는 에피택셜 증착층, 및 상기 에피택셜층의 아래에 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 연장(extending)되어 있으며, 상기 기재 웨이퍼보다 저항이 낮고, 소정의 두께를 가진 n++ 또는 p++ 도핑층을 포함하는 반도체 웨이퍼에 관한 것이다.
또한, 본 발명은 이러한 형태의 반도체 웨이퍼의 제조 방법에 관한 것으로서, 상기 n형 또는 p형 도펀트 원자는 상기 기재 웨이퍼의 전면을 통하여 상기 기재 웨이퍼로 도입되며, 상기 층에서의 도펀트의 농도는 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 갈수록 n+ 또는 p+ 수준에서 n++ 또는 p++ 수준으로 증가하며, 상기 기재 웨이퍼의 전면에 에피택셜층이 증착되는 것을 특징으로 한다.
본 발명에 따른 반도체 웨이퍼는 기재 웨이퍼 저항이 특히 낮으며, 전력 전기 반도체 부품의 제조용 기초 물질로 사용하기에 아주 적합하다. 본 발명의 바람직한 제조 방법에 따르면, 기재 웨이퍼의 후면 상의 물질을 제거함으로써 기재 웨이퍼의 초기 두께를 얇게하고, 얇아진 두께만큼 주로 n++ 또는 p++로(또는 n++ 또는 p++만으로) 상기 기재 웨이퍼를 도핑하여, 기재 기판의 저항을 추가적으로 감소시키는 것이 바람직하다. 후면의 물질을 제거하는 것은 백-그라인딩(back-grinding)에 의하여 수행되는 것이 일반적이지만, 래핑(lapping), 폴리싱(polishing), CMP 또는 에칭과 같은 기타 방법을 사용하는 것도 원칙적으로 가능하다. 물질을 제거하는 방법 자체는, 본 발명에서 청구하고자 하는 것이 아니므로, 후면을 그라인딩하는 방법을 예로하여, 이하 상세히 설명하고자 하며, 본 발명은 이에 한정되지 않는다. 후면을 그라인딩한 후의 기재 웨이퍼의 두께는 120㎛ 미만인 것이 바람직하며, 80㎛ 미만인 것이 특히 바람직하다. 기재 웨이퍼의 후면의 그라인딩은, 기재 웨이퍼의 전면에 수행되는 반도체 부품의 조립 공정의 이전 또는 이후에 행해질 수 있다. 에피택셜 증착층에 집적되는 부품은, 특히 전력 트랜지스터, 전력 MOSFET, 전력 IC 또는 IGBT이다.
n-형 도펀트 원자로는 인, 비소 및 안티몬을 예로 들 수 있으며, p-형 도펀트 원자로는 붕소를 예로 들 수 있다. 단결정의 제조시에 전위를 형성하지 않으면서, 추가의 도펀트를 용융물에 첨가하여 도펀트의 농도를 증가시키는 것이 더이상 불가능하거나, 또는 낮은 수준으로 도핑된 결정과 비교하여 지나치게 높은 기술적인 경비가 요구될 경우에, n+ 또는 p+ 수준(level)의 도펀트 농도가 나타난다. 이는 특히, 결정의 임의의 위치에서의 저항이 특정한 한계 값 이하로 떨어질 경우에 적용된다. 상기 한계 값은 도펀트의 유형 및 결정의 직경에 따라서 다르다. 직경 150mm 내지 200mm의 결정에 있어서, 종래의 제조 방법에서 전위가 발생할 수 있는 한계 값은, 인의 경우 약 1mOhmcm, 비소의 경우 2mOhmcm, 안티몬의 경우 10mOhmcm이며, 붕소의 경우 1mOhmcm이다. CZ 공정을 사용하여 단결정을 제조할 경우, 도펀트의 농도는 편석(segregation)으로 인하여 결정 축을 따라서 상승한다. 따라서, 낮은 저항을 가지면서 높은 수준으로 도핑된 단결정을 경제적으로 생산하기 위해서 는, 결정의 전체 길이에 걸쳐서 전위가 없어야만 한다. 따라서 전위와 관련된 문제는 목표 저항값이 높은 결정을 생산할 경우에도 발생한다. 결과적으로, n+ 또는 p+ 수준의 도펀트 농도는, 인의 경우 저항값이 약 1.5mOhmcm 이하이며, 비소의 경우 2.5mOhmcm 이하이고, 안티몬의 경우 15mOhmcm 이하이며, 붕소의 경우 2.5mOhmcm 이하에서 나타난다.
n++ 또는 p++ 수준의 도펀트 농도는, n+ 또는 p+ 수준의 도펀트 농도가 초과될 경우에 나타난다. 이러한 경우는 특히, 인의 경우 저항값이 약 1mOhmcm 미만이며, 비소의 경우 2mOhmcm 미만이고, 안티몬의 경우 10mOhmcm 미만이며, 붕소의 경우 1mOhmcm 미만에서 나타난다. 이론적인 최대 도핑 농도는 도펀트의 용해도 한계에 따라서 결정되며, 붕소의 경우 약 8e20/cm3이며, 인의 경우 1.13e21/cm3이며, 비소의 경우 1.8e21/cm3이며, 안티몬의 경우 7e19/cm3이다(온도 범위 약 1000-1410℃). 특정 조건에서는 메타-안정 상태(meta-stable state)서 보다 높은 농도가 나타날 수도 있지만, 평형 상태에서 침전의 형태로 상의 분리가 시작된다.
본 발명에 따르면, 기재 웨이퍼의 도펀트의 농도는 n+ 또는 p+로 도핑된 기재 웨이퍼의 전면을 통하여 동일한 도펀트를 추가로 확산 또는 주입(implantation)하여 증가될 수 있다. 기재 웨이퍼의 전면에 전체적으로 도펀트가 추가 도입되는 것이 바람직하다. 그렇지만, 전면의 개별 영역에 마스크를 사용하여 결정 격자에 패턴식 배열로 추가적인 도펀트 원자를 도입할 수도 있다.
확산 또는 주입으로 인하여 단결정 실리콘으로부터 제조된 기재 웨이퍼는, 기재 웨이퍼의 전면에서부터 기재 웨이퍼의 특정한 깊이까지 연장된 n++ 또는 p++ 도핑층을 가진다. 이러한 n++ 또는 p++ 도핑층의 두께는 추가적인 도펀트의 확산 또는 주입에 소요된 시간, 온도, 도펀트의 농도 및 사용량에 따라서 다르다. n++ 층과 n+ 기재 사이에서의 전이(transition), 또는 P++ 층과 P+ 기재 사이에서의 전이는, 사용된 공정에 따라서, 비교적 뚜렷하게 형성되거나 연속적일 수 있다. 전이의 형태에 상관없이, 이 경우에 있어서의 상기 층의 두께는, 원래 기재가 가진 저항보다 20% 이상 저항이 낮은 층의 두께로 정의한다.
두께는 20㎛ 이상인 것이 바람직하며, 두께가 30㎛를 초과하는 것이 특히 바람직하다. 상기 층이 기재 웨이퍼로 더 깊이 연장되고, 후면을 그라인딩한 후의 기재 웨이퍼의 두께가 더 얇을수록 본 발명의 장점은 더 뚜렷하게 드러난다. n++ 또는 p++ 도핑층은 실질적으로 전위가 없다.
바람직하게는 실리콘층인 에피택셜층은 기재 웨이퍼보다 낮은 농도의 도펀트 원자로 도핑되며, 기재 웨이퍼의 전면에 증착된다. 에피택셜층의 도핑은 기재에 사용된 도핑과 동일한 형태이거나 반대 형태일 수 있다. 기재의 형태와 동일하게 에피택셜층을 도핑하는 것이 바람직하다. 트랜지스터, 전력 MOSFET, 전력 IC 또는 IGBT와 같은 전력 반도체 부품은 상기 에피택셜층에 집적되며, 공정의 말기에서 개별화되어, 각 부품을 형성한다.
본 발명을 도면을 참조하여 보다 상세하게 설명한다.
도 1은 도펀트를 추가적으로 확산시킨(확산 시간: t) 후에 높은 수준으로 도핑된 기재(도펀트: 인)에서의 저항 특성을 시뮬레이션한 그래프이다.
확산을 행하고, 높은 수준으로 도핑된 층(이 경우에는 n++)의 절대 두께는, 확산 시간, 온도 및 도펀트가 적용된 표면 농도에 따라서 다르다. 기타 도펀트의 저항 특성은 질적으로 매우 유사하지만, 도전형 및 층의 두께는 도펀트의 형태 및 실리콘에서의 각각의 확산 특성에 따라서 상이하다.
도 2는 높은 수준으로 도핑된 실리콘 웨이퍼(n형 또는 p형)의 전면에 동일한 형태의 도펀트가 확산된, 본 발명에 따른 제조 방법을 도시한 것이다. 아래에 위치한 기판에 비하여 상당히 낮은 수준으로 도핑된 에피택셜층은, 이러한 방법으로 형성된 매우 높은 수준으로 도핑된층(n++ 또는 p++)의 위에 증착된다. 반도체 부품은 상기 웨이퍼의 에피택셜층 상에 형성된다. 공정이 끝난 후, 처리 완료된 웨이퍼의 후면을 부분적으로 제거한다. 이는 백-그라인딩에 의하여 수행되는 것이 일반적이지만, 래핑, 폴리싱, CMP 또는 에칭과 같은 기타 방법을 사용하는 것도 원칙적으로 가능하다.
본 발명에 따른 반도체 웨이퍼는 기재 웨이퍼 저항이 특히 낮으며, 트랜지스 터, 전력 MOSFET, 전력 IC 또는 IGBT와 같은 전력 전기 반도체 부품의 제조용 기초 물질로 사용하기에 아주 적합하다.

Claims (12)

  1. n형 또는 p형 도펀트 원자로 전면 및 후면이 도핑된 단결정 실리콘 기재 웨이퍼;
    상기 기재 웨이퍼의 전면에 증착된 에피택셜(epitaxial) 증착층; 및
    상기 기재 웨이퍼보다 저항이 낮으며, 상기 에피택셜 증착층의 아래에 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 연장(extending)되어 있으며, 소정의 두께를 가진 n++ 또는 p++ 도핑층
    을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 n++ 또는 p++ 도핑층은 실질적으로 전위(dislocation)가 없는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 기재 웨이퍼의 두께는 120㎛ 미만인 것을 특징으로 하는 반도체 웨이퍼.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 에피택셜 증착층에 전자 부품이 집적된 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    전자 부품을 조립한 공정 이후의 상기 반도체 웨이퍼의 두께가 120㎛ 미만인 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항 내지 제5항 중 어느 한 항에 따른 반도체 웨이퍼로 제조된 전력 MOSFET, 전력 IC 또는 IGBT와 같은 전자 부품.
  7. n형 또는 p형 도펀트 원자로 전면 및 후면이 도핑된 단결정 실리콘 기재 웨이퍼 및 상기 기재 웨이퍼의 전면 상에 위치한 층을 포함하는 반도체 웨이퍼의 제조 방법에 있어서,
    상기 n형 또는 p형 도펀트 원자는 상기 기재 웨이퍼의 전면을 통하여 상기 기재 웨이퍼로 도입되며, 상기 층에서의 도펀트의 농도는 상기 기재 웨이퍼의 표면으로부터 상기 기재 웨이퍼의 내부로 갈수록 n+ 또는 p+ 수준에서 n++ 또는 p++ 수준으로 증가하며, 상기 기재 웨이퍼의 전면에 에피택셜층이 증착되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제7항에 있어서,
    상기 도펀트는 확산(diffusion)에 의하여 상기 기재 웨이퍼로 도입되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  9. 제7항에 있어서,
    상기 도펀트는 주입(implantation)에 의하여 상기 기재 웨이퍼로 도입되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 기재 웨이퍼의 후면이 그라인딩(grinding)되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 기재 웨이퍼의 두께는 전자 부품을 조립한 공정 이후에 감소되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  12. 제11항에 있어서,
    상기 기재 웨이퍼의 후면이 그라인딩되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709436B1 (ko) * 2006-02-17 2007-04-18 주식회사 하이닉스반도체 멀티 칩 패키지 장치 및 그 형성 방법
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
JP5453749B2 (ja) * 2008-09-05 2014-03-26 株式会社Ｓｕｍｃｏ 垂直シリコンデバイス用シリコンウェーハの製造方法及び垂直シリコンデバイス用シリコン単結晶引き上げ装置
GB2478590A (en) 2010-03-12 2011-09-14 Precitec Optronik Gmbh Apparatus and method for monitoring a thickness of a silicon wafer
CN102412271A (zh) * 2011-09-15 2012-04-11 上海晶盟硅材料有限公司 外延片衬底、外延片及半导体器件
US8536035B2 (en) * 2012-02-01 2013-09-17 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
US9349785B2 (en) * 2013-11-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of semiconductor device with resistors
KR102323392B1 (ko) * 2014-06-13 2021-11-05 어플라이드 머티어리얼스, 인코포레이티드 Epi 챔버 상의 이중 보조 도펀트 유입구들
DE102017121693B4 (de) * 2017-09-19 2022-12-08 Infineon Technologies Ag Dotierungsverfahren
DE102018111213A1 (de) * 2018-05-09 2019-11-14 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154661A (ja) 1984-01-25 1985-08-14 Seiko Epson Corp 半導体装置
GB2156148B (en) * 1984-03-05 1987-10-21 Plessey Co Plc Diode
US5242859A (en) 1992-07-14 1993-09-07 International Business Machines Corporation Highly doped semiconductor material and method of fabrication thereof
JP3143040B2 (ja) * 1995-06-06 2001-03-07 三菱化学株式会社 エピタキシャルウエハおよびその製造方法
JPH09232324A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体基板及びその製造方法
JP4061418B2 (ja) 1996-07-30 2008-03-19 株式会社Ｓｕｍｃｏ シリコン基板とその製造方法
ATE511701T1 (de) 2000-03-03 2011-06-15 Nxp Bv Verfahren zur herstellung einer schottky varicap diode
JP2002203772A (ja) 2000-12-28 2002-07-19 Nec Corp 電子線露光用マスクの製造方法及び薄膜化方法
US7034594B2 (en) * 2004-04-28 2006-04-25 Seiko Epson Corporation Differential master/slave CML latch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법
US9496135B2 (en) 2006-06-27 2016-11-15 Magnachip Semiconductor, Ltd. Epitaxial silicon wafer and method for fabricating the same

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