DE102004060624A1 - Halbleiterscheibe mit epitaktisch abgeschiedener Schicht und Verfahren zur Herstellung der Halbleiterscheibe - Google Patents

Halbleiterscheibe mit epitaktisch abgeschiedener Schicht und Verfahren zur Herstellung der Halbleiterscheibe Download PDF

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Abstract

Gegenstand der vorliegenden Erfindung ist eine Halbleiterscheibe, umfassend eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus einkristallinem Silizium mit einer Vorderseite und einer Rückseite und eine auf der Vorderseite der Substratscheibe epitaktisch abgeschiedene Schicht. Die Substratscheibe weist zusätzlich eine n·++· oder p·++· dotierte Schicht auf, die sich von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt und eine bestimmte Dicke besitzt. Gegenstand der Erfindung ist auch ein Verfahren zur Herstellung der Halbleiterscheibe, bei dem Dotierstoffatome vom n- oder p-Typ durch die Vorderseite der Substratscheibe in die Substratscheibe eingebracht werden, wobei die Dotierstoffkonzentration in einer Schicht, die sich von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt, vom Grad n·+· oder p·+· zum Grad n·++· oder p·++· gesteigert wird und auf dieser Schicht eine epitaktische Schicht abgeschieden wird.

Description

  • Gegenstand der Erfindung ist eine Halbleiterscheibe umfassend eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus Silizium mit einer Vorderseite und einer Rückseite, und eine auf der Vorderseite der Substratscheibe epitaktisch abgeschiedene Schicht.
  • Eine derartige Halbleiterscheibe ist insbesondere als Grundmaterial zur Herstellung von elektronischen Leistungs-Halbleiterbauelementen geeignet, wobei die Bauelemente in der epitaktisch abgeschiedenen Schicht (Epi-Schicht) integriert sind und der Stromfluss durch solche Bauelemente üblicherweise durch die Epi-Schicht und das darunter liegende Substrat führt. Der elektrische Widerstand von Leistungs-Halbleiterbauelementen hängt daher im eingeschalteten Zustand wesentlich vom spezifischen Widerstand der Substratscheibe ab und dieser ist ungefähr umgekehrt proportional zur Konzentration der Dotierstoffatome. Deren Konzentration wird üblicherweise bei der Herstellung des Einkristalls, der später in Substratscheiben zerteilt wird, durch Hinzufügen von Dotierstoff eingestellt. Die industriell am häufigsten eingesetzten Verfahren zur Herstellung von Einkristallen aus Silizium sind das Czochralski-Verfahren (CZ-Methode) und das Zonenziehen (FZ-Methode). Es ist jedoch nicht möglich, die Konzentration von Dotierstoffatomen beliebig zu steigern. Bei zu hohen Dotierstoff-Konzentrationen in der Schmelze bilden sich beim Ziehen von Einkristallen nach der CZ-Methode Versetzungen, die die einkristalline Struktur des Kristalls zerstören. Der durch Hinzufügen von Dotierstoff bei der Herstellung des Einkristalls erreichbare niedrigste Substratwiderstand hängt auch vom Dotierstoff-Typ und der Größe des Einkristalls ab. Im Falle von Phosphor liegt der niedrigste so hergestellte Widerstand im Bereich von 0,71 mOhmcm. Für Kristalle mit 150mm oder 200mm Durchmesser, wie sie für die industrielle Fertigung von Leistungshalbleiterbauteilen der neuesten Generation eingesetzt werden, liegt der praktisch erreichbare niedrigste Widerstand aber über diesem Wert (ca. 0,9 mOhmcm).
    •
  • Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterscheibe mit epitaktischer Schicht bereitzustellen, die eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus einkristallinem Silizium umfasst, deren spezifischer Widerstand besonders niedrig ist.
  • Gegenstand der Erfindung ist daher eine Halbleiterscheibe umfassend eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus einkristallinem Silizium mit einer Vorderseite und einer Rückseite, und eine auf der Vorderseite der Substratscheibe epitaktisch abgeschiedene Schicht, sowie eine n++ oder p++ dotierte Schicht mit niedrigerem spezifischen Widerstand als die Substratscheibe, die sich unter der epitaktischen Schicht von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt und eine bestimmte Dicke aufweist.
  • Gegenstand der Erfindung ist auch ein Verfahren zur Herstellung einer solchen Halbleiterscheibe, das dadurch gekennzeichnet ist, dass Dotierstoffatome vom n- oder p-Typ durch die Vorderseite der Substratscheibe in die Substratscheibe eingebracht werden, wobei die Dotierstoffkonzentration in einer Schicht, die sich von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt, vom Grad n+ oder p+ zum Grad n++ oder p++ gesteigert wird, und dass eine epitaktische Schicht auf der Vorderseite der Substratscheibe abgeschieden wird.
  • Halbleiterscheiben gemäß der vorliegenden Erfindung zeichnen sich durch einen besonders niedrigen spezifischen Widerstand der Substratscheibe aus und sind daher als Grundmaterial zur Herstellung von elektronischen Leistungs-Halbleiterbauelementen bestens geeignet. Gemäß einer besonders bevorzugten Ausführungsform des Verfahrens wird die anfängliche Dicke der Substratscheibe durch Materialabtrag auf der Rückseite der Substratscheibe reduziert, vorzugsweise in einem solchen Ausmaß, dass die in der Dicke reduzierte Substratscheibe vorwiegend oder ausschließlich n++ oder p++ dotiert ist, was den spezifischen Widerstand der Substratscheibe zusätzlich verringert. Der Materialabtrag auf der Rückseite geschieht üblicherweise durch Rückschleifen, kann aber prinzipiell auch durch andere Techniken, wie Läppen, Polieren, CMP oder Ätzen erfolgen. Da die Art und Weise des Materialabtrags nicht wesentlich für die Erfindung ist, wird in der folgenden Beschreibung exemplarisch nur das Schleifen der Rückseite erwähnt ohne damit die Allgemeinheit der Erfindung einzuschränken.
  • Die Substratscheibe besitzt nach dem Schleifen der Rückseite eine Dicke von vorzugsweise weniger als 120 μm, besonders bevorzugt weniger als 80 μm. Die Rückseite der Substratscheibe kann vor oder nach dem Prozess zur Herstellung von Halbleiterbauelementen, der im Wesentlichen auf der Vorderseite durchgeführt wird, geschliffen werden. Als Bauelemente, die in die epitaktisch abgeschiedene Schicht integriert werden, kommen insbesondere Leistungstransistoren, PowerMOSFETs, PowerICs oder IGBTs in Betracht.
  • Zu den Dotierstoffatomen vom n-Typ gehören Phosphor, Arsen und Antimon und zu den Dotierstoffatomen vom p-Typ Bor. Eine Dotierstoffkonzentration vom Grad n+ oder p+ liegt vor, wenn eine Erhöhung der Konzentration des Dotierstoffs durch weiteres Hinzufügen des betreffenden Dotierstoffs zur Schmelze bei der Herstellung des Einkristalls ohne Versetzungsbildung in der Regel nicht mehr möglich ist oder die Herstellung einen im Vergleich zu niedrig dotierten Kristallen außergewöhnlich hohen technischen Aufwand erfordert. Dies trifft insbesondere dann zu, wenn der spezifische Widerstand an einer beliebigen Position im Kristall bestimmte Grenzwerte unterschreitet, die vom Dotierstoff-Typ und Kristalldurchmesser abhängig sind. Der Grenzwert, bei dem bei üblichen Herstellungsprozessen Versetzungen auftreten können ist für Kristalle mit 150mm oder 200mm Durchmesser im Fall von Phosphor etwa 1 mOhmcm, im Fall von Arsen 2 mOhmcm, im Fall von Antimon 10 mOhmcm und im Fall von Bor 1 mOhmcm. Bei der Herstellung von Einkristallen nach dem CZ-Verfahren steigt die Konzentration des Dotierstoffs aufgrund der Segregation entlang der Kristallachse. Eine wirtschaftliche Produktion von hochdotierten Einkristallen mit niedrigem spezifischen Widerstand ist deshalb nur möglich, wenn die Kristalle auf der vollen Länge versetzungsfrei sind. Probleme mit Versetzungen ergeben sich deshalb schon bei der Herstellung von Kristallen mit höheren Widerstands-Zielwerten. Eine Dotierstoffkonzentration vom Grad n+ oder p+ liegt deshalb vor, bei einem spezifischen Widerstand von etwa 1,5 mOhmcm und kleiner im Fall von Phosphor, 2,5 mOhmcm und kleiner im Fall von Arsen, 15 mOhmcm und kleiner im Fall von Antimon und im Fall von Bor 2,5 mOhmcm und kleiner.
  • Eine Dotierstoffkonzentration vom Grad n++ oder p++ liegt vor, wenn eine Dotierstoffkonzentration vom Grad n+ oder p+ überschritten ist. Das ist insbesondere der Fall, wenn der spezifische Widerstand kleiner ist als 1 mOhmcm für Phosphor, kleiner als 2 mOhmcm für Arsen, kleiner als 10 mOhmcm für Antimon und kleiner als 1 mOhmcm für Bor.
  • Die theoretisch maximal erreichbare Dotierstoffkonzentration ist durch die Löslichkeitsgrenze des jeweiligen Dotierstoffs gegeben und liegt bei etwa 8e20/cm3 für Bor, 1.3e21/cm3 für Phosphor, 1.8e21/cm3 für Arsen und 7e19/cm3 für Antimon (Temperaturbereich ca. 1000–1410°C). Höhere Konzentrationen können unter bestimmten Bedingungen als metastabile Zustände vorliegen, im Gleichgewicht stellt sich jedoch eine Phasentrennung in Form von Ausscheidungen oder Präzipitaten ein.
  • Erfindungsgemäß wird die Dotierstoffkonzentration der Substratscheibe gesteigert, indem durch die Vorderseite der n+ oder p+ dotierten Substratscheibe weiterer Dotierstoff vom gleichen Typ durch Diffusion oder Implantation in die Substratscheibe getrieben wird. Gemäß einer bevorzugten Verfahrensweise wird zusätzlicher Dotierstoff ganzflächig durch die Vorderseite in die Substratscheibe getrieben. Es ist jedoch auch möglich, einzelne Bereiche der Vorderseite zu maskieren und so zusätzliche Dotierstoffatome strukturiert in das Kristallgitter einzubauen.
  • Das Ergebnis der Diffusion oder Implantation ist eine Substratscheibe aus einkristallinem Silizium, die eine n++ oder p++ dotierte Schicht aufweist, die sich von der Vorderseite der Substratscheibe bis zu einer bestimmten Tiefe in die Substratscheibe erstreckt. Die Dicke dieser Schicht hängt von den Bedingungen wie Dauer, Temperatur, Dotierstoffkonzentration und Dosis ab, unter denen die Diffusion oder Implantation des zusätzlichen Dotierstoffs durchgeführt werden. Der Übergang zwischen der n++ Schicht und dem n+ Substrat, bzw. zwischen der p++ Schicht und dem p+ Substrat, kann je nach verwendetem Verfahren relativ scharf oder kontinuierlich sein. Unabhängig von der Art des Übergangs wird die Dicke der Schicht hier definiert als die Dicke der Schicht, in der der spezifische Widerstand um mindestens 20% niedriger als im ursprünglichen Substrat ist.
  • Bevorzugt ist eine Dicke von mindestens 20μm, besonders bevorzugt eine Dicke von mehr als 30μm. Die vorteilhafte Wirkung der Erfindung ist umso ausgeprägter, je tiefer die Schicht in die Substratscheibe reicht und je dünner die Substratscheibe nach dem Schleifen der Rückseite ist. Die n++ oder p++ dotierte Schicht ist im Wesentlichen versetzungsfrei.
  • Auf der Vorderseite der Substratscheibe wird eine epitaktische Schicht abgeschieden, vorzugsweise eine Schicht aus Silizium, die mit einer geringeren Konzentration von Dotierstoffatomen dotiert ist als die Substratscheibe. Die Dotierung der epitaktischen Schicht kann vom gleichen oder auch vom entgegengesetzten Typ wie die des Substrats sein. Bevorzugt ist eine Dotierung der epitaktischen Schicht vom gleichen Typ wie die des Substrats. In diese epitaktische Schicht werden Leistungs-Halbleiterbauelemente wie Leistungstransistoren, PowerMOSFETs, PowerICs oder IGBTs integriert, die am Ende des Prozesses zu individuellen Bauelementen vereinzelt werden.
  • Die Erfindung wird nachfolgend anhand von Figuren näher erläutert.
    •
  • 1 zeigt den simulierten Verlauf des spezifischen Widerstands in einem hochdotierten Substrat (Dotierstoff Phosphor) nach zusätzlicher Diffusion von Dotierstoff (Dauer der Diffusion t).
  • Die absolute Dicke der eindiffundierten hochdotierten Schicht (hier n++) hängt dabei von der Diffusionsdauer, der Temperatur und der aufgebrachten Oberflächenkonzentration des Dotierstoffs ab. Für andere Dotierstoffe ist das Verhalten qualitativ sehr ähnlich, Leitungstyp und die Dicke der Schicht hängen jedoch von der Dotierstoffart und dem jeweiligen Diffusionsverhalten in Silizium ab.
  • 2 ist eine schematische Darstellung des Herstellungsprozesses gemäß der Erfindung: in die Vorderseite eines hochdotierten Silicium-Wafers (n-Typ oder p-Typ) wird Dotierstoff des gleichen Typs eindiffundiert. Auf die so gebildete extrem hoch dotierte Schicht (n++ oder p++) wird eine epitaktische Schicht abgeschieden, die in der Regel deutlich niedriger dotiert ist als das zugrunde liegende Substrat. Auf der epitaxierten Schicht des Wafers werden Halbleiterbauelemente ausgebildet. Nach der Prozessierung wird die Rückseite des fertigen Wafers zum Teil abgetragen. Dies geschieht üblicherweise durch Rückschleifen, kann aber prinzipiell auch durch andere Techniken, wie Läppen, Polieren, CMP oder Ätzen erfolgen.

Claims (12)

  1. Halbleiterscheibe umfassend eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus einkristallinem Silizium mit einer Vorderseite und einer Rückseite, und eine auf der Vorderseite der Substratscheibe epitaktisch abgeschiedene Schicht, sowie eine n++ oder p++ dotierte Schicht mit niedrigerem spezifischen Widerstand als die Substratscheibe, die sich unter der epitaktischen Schicht von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt und eine bestimmte Dicke aufweist.
  2. Halbleiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die n++ oder p++ dotierte Schicht im Wesentlichen versetzungsfrei ist.
  3. Halbleiterscheibe nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Dicke der Substratscheibe weniger als 120 μm beträgt.
  4. Halbleiterscheibe nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in der epitaktisch abgeschiedenen Schicht elektronische Bauelemente integriert sind.
  5. Halbleiterscheibe nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Dicke der Halbleiterscheibe nach einem Prozess zur Herstellung von elektronischen Bauelementen weniger als 120 μm beträgt.
  6. Elektronische Bauelemente wie PowerMOSFETs, PowerICs oder IGBTs, hergestellt von einer Halbleiterscheibe nach einem der Ansprüche 1 bis 5.
  7. Verfahren zur Herstellung einer Halbleiterscheibe, umfassend eine mit Dotierstoffatomen vom n- oder p-Typ dotierte Substratscheibe aus einkristallinem Silizium mit einer Vorderseite und einer Rückseite, und eine Schicht auf der Vorderseite der Substratscheibe, dadurch gekennzeichnet, dass Dotierstoffatome vom n- oder p-Typ durch die Vorderseite der Substratscheibe in die Substratscheibe eingebracht werden, wobei die Dotierstoffkonzentration in dieser Schicht, die sich von der Vorderseite der Substratscheibe in die Substratscheibe erstreckt, vom Grad n+ oder p+ zum Grad n++ oder p++ gesteigert wird, und dass eine epitaktische Schicht auf der Vorderseite der Substratscheibe abgeschieden wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Dotierstoffe durch Diffusion in die Substratscheibe eingebracht werden.
  9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Dotierstoffe durch Implantation in die Substratscheibe eingebracht werden.
  10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Rückseite der Substratscheibe geschliffen wird.
  11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Dicke der Substratscheibe nach einem Prozess zur Herstellung von elektronischen Bauelementen reduziert wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Rückseite der Substratscheibe geschliffen wird.
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KR1020050105889A KR100763426B1 (ko) 2004-12-16 2005-11-07 에피택셜 증착층을 가진 반도체 웨이퍼 및 그 반도체웨이퍼의 제조 방법
US11/298,012 US20060131649A1 (en) 2004-12-16 2005-12-09 Semiconductor wafer with an epitaxially deposited layer, and process for producing the semiconductor wafer
CN2005101295805A CN1805121B (zh) 2004-12-16 2005-12-14 具有外延沉积层的半导体晶片制造方法
TW094144394A TWI295482B (en) 2004-12-16 2005-12-15 Semiconductor wafer with an epitaxially deposited layer, and process for producing the semiconductor wafer
JP2005363124A JP4335867B2 (ja) 2004-12-16 2005-12-16 エピタキシャル析出層を備えた半導体ウェハ及び前記半導体ウェハの製造方法
US12/180,739 US8449675B2 (en) 2004-12-16 2008-07-28 Semiconductor wafer with an epitaxially deposited layer, and process for producing the semiconductor wafer

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709436B1 (ko) * 2006-02-17 2007-04-18 주식회사 하이닉스반도체 멀티 칩 패키지 장치 및 그 형성 방법
KR100793607B1 (ko) 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
JP5453749B2 (ja) * 2008-09-05 2014-03-26 株式会社Ｓｕｍｃｏ 垂直シリコンデバイス用シリコンウェーハの製造方法及び垂直シリコンデバイス用シリコン単結晶引き上げ装置
GB2478590A (en) 2010-03-12 2011-09-14 Precitec Optronik Gmbh Apparatus and method for monitoring a thickness of a silicon wafer
CN102412271A (zh) * 2011-09-15 2012-04-11 上海晶盟硅材料有限公司 外延片衬底、外延片及半导体器件
US8536035B2 (en) * 2012-02-01 2013-09-17 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
US9349785B2 (en) * 2013-11-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of semiconductor device with resistors
CN106663607A (zh) * 2014-06-13 2017-05-10 应用材料公司 外延腔室上的双辅助掺杂剂入口
DE102017121693B4 (de) * 2017-09-19 2022-12-08 Infineon Technologies Ag Dotierungsverfahren
DE102018111213A1 (de) * 2018-05-09 2019-11-14 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0578996A1 (de) * 1992-07-14 1994-01-19 International Business Machines Corporation Verfahren zur Datierung einer Halbleiterfläche durch Gasdiffundieren

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154661A (ja) 1984-01-25 1985-08-14 Seiko Epson Corp 半導体装置
GB2156148B (en) 1984-03-05 1987-10-21 Plessey Co Plc Diode
JP3143040B2 (ja) * 1995-06-06 2001-03-07 三菱化学株式会社 エピタキシャルウエハおよびその製造方法
JPH09232324A (ja) 1996-02-23 1997-09-05 Nec Corp 半導体基板及びその製造方法
JP4061418B2 (ja) 1996-07-30 2008-03-19 株式会社Ｓｕｍｃｏ シリコン基板とその製造方法
JP2003526204A (ja) 2000-03-03 2003-09-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ショットキーバラクタを製造する方法
JP2002203772A (ja) 2000-12-28 2002-07-19 Nec Corp 電子線露光用マスクの製造方法及び薄膜化方法
US7034594B2 (en) * 2004-04-28 2006-04-25 Seiko Epson Corporation Differential master/slave CML latch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0578996A1 (de) * 1992-07-14 1994-01-19 International Business Machines Corporation Verfahren zur Datierung einer Halbleiterfläche durch Gasdiffundieren

Also Published As

Publication number Publication date
US20080286951A1 (en) 2008-11-20
CN1805121A (zh) 2006-07-19
TW200636821A (en) 2006-10-16
US8449675B2 (en) 2013-05-28
DE102004060624B4 (de) 2010-12-02
KR100763426B1 (ko) 2007-10-04
KR20060069249A (ko) 2006-06-21
TWI295482B (en) 2008-04-01
CN1805121B (zh) 2010-10-13
JP4335867B2 (ja) 2009-09-30
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