DE102013204275B4 - Halbleiteranordnung - Google Patents

Halbleiteranordnung Download PDF

Info

Publication number
DE102013204275B4
DE102013204275B4 DE102013204275.2A DE102013204275A DE102013204275B4 DE 102013204275 B4 DE102013204275 B4 DE 102013204275B4 DE 102013204275 A DE102013204275 A DE 102013204275A DE 102013204275 B4 DE102013204275 B4 DE 102013204275B4
Authority
DE
Germany
Prior art keywords
semiconductor
zone
dopant
doped
semiconductor zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013204275.2A
Other languages
English (en)
Other versions
DE102013204275A1 (de
Inventor
Johannes Baumgartl
Markus Harfmann
Manfred Kotek
Christian Krenn
Thomas Neidhart
Hans-Joachim Schulze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013204275A1 publication Critical patent/DE102013204275A1/de
Application granted granted Critical
Publication of DE102013204275B4 publication Critical patent/DE102013204275B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

Halbleiteranordnung, die aufweist:eine auf einem Halbleiterträger (2) angeordnete erste Halbleiterzone (1) eines ersten Leitungstyps (n), die ein Halbleitergrundmaterial aufweist, das mit einem ersten Dotierstoff und einem zweiten Dotierstoff dotiert ist, wobei der erste Dotierstoff Phosphor und der zweite Dotierstoff Arsen oder Antimon ist und das Halbleitergrundmaterial Silizium oder Siliziumkarbid ist, undeine auf der ersten Halbleiterzone (1) angeordnete Epitaxieschicht (3), die eine niedrigere Dotierungskonzentration als die erste Halbleiterzone (1) aufweist, undeine in der Epitaxieschicht (3) angeordnete Bauelementzone (4, 5) eines Halbleiterbauelements,wobei die erste Halbleiterzone (1) eine dem Halbleiterträger (2) zugewandte Unterseite (12) und eine dem Halbleiterträger (2) abgewandte Oberseite (11) aufweist undwobei der erste Dotierstoff, ausgehend von der Unterseite (12) in einer zur Unterseite (12) senkrechten vertikalen Richtung (v) weg vom Halbleiterträger (2) eine Konzentration besitzt,die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) graduell verringert,die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) zunächst graduell erhöht und dann verringert, oderdie bis zu einem ersten Abstand (d1') von der Unterseite (12) eine Konzentration besitzt, die konstant oder im Wesentlichen konstant ist und sich dann in Richtung der Oberseite (11) graduell verringert, wobeider erste Abstand (d1') 40% bis 80% der Dicke (d1) der ersten Halbleiterzone (1) beträgt undwobei die Dotierstoffkonzentration beim ersten Abstand (d1') kleiner oder gleich 50%, kleiner oder gleich 30% oder kleiner oder gleich 10% der Dotierstoffkonzentration an der Unterseite (12) ist.

Description

  • TECHNISCHES GEBIET
  • Ausgestaltungen der Erfindung betreffen Halbleiteranordnungen sowie deren Herstellung.
  • HINTERGRUND
  • Zur Herstellung von Halbleiterbauelementen werden dotierte Halbleitersubstrate als Ausgangsmaterialen verwendet. Typischer Weise handelt es sich bei einem derartigen, herkömmlichen Halbleitersubstrat um einen Wafer. Aus einem derartigen Wafer kann eine Vielzahl von Halbleiterchips hergestellt werden. Dabei erhöht sich die Menge der Halbleiterchips, die sich aus einem Wafer ergeben, mit der Größe des Wafers. Alternativ dazu kann aus dem gesamten Wafer auch nur ein einziger Halbleiterchip hergestellt werden, beispielsweise im Fall eines Leistungstransistors oder einer Leistungsdiode. In diesem Fall ermöglicht eine Vergrößerung des Wafers die Herstellung von Halbleiterchips, die eine größere Fläche und damit eine erhöhte Stromtragfähigkeit aufweisen.
  • Da ein Wafer typischer Weise die Gestalt einer flachen, in etwa runden Scheibe besitzt, wird die Größe einer Wafers üblicherweise durch seinen Durchmesser angegeben. Gegenwärtig sind auf dem Markt Wafer mit Durchmessern von bis zu 300 mm erhältlich, allerdings nur in p-dotierter Form. Für die Herstellung von vielen Arten von Halbleiterbauelementen wie beispielsweise sogenannte „Drain-Down“ Transistoren wäre es jedoch vorteilhaft, das Herstellungsverfahren ausgehend von einem n-dotierten Substrat zu beginnen. Bei einem „Drain-Down“ Transistor sind die Anschlüsse für Gate und Source gemeinsam an einer Vorderseite des Transistors angeordnet, während sich der Anschluss für Drain an der der Vorderseite entgegengesetzten Rückseite befindet.
  • Die US 4 629 520 A beschreibt ein Verfahren zum Herstellen eines flachen n-dotierten Gebiets in einer p-dotierten Schicht. Das Verfahren umfasst das Herstellen einer Arsen oder Antimon enthaltenden ersten Schicht auf der p-dotierten Schicht, das Herstellen einer Phosphor enthaltenden zweiten Schicht auf der ersten Schicht und das Eindiffundieren der Dotierstoffe aus der ersten und zweiten Schicht in die p-dotierte Schicht mittels eines Temperaturprozesses.
  • Die US 2012 / 0 032 229 A1 beschreibt einen Halbleiterwafer mit einem Substrat und einer auf dem Substrat aufgebrachten Epitaxieschicht. Die Epitaxieschicht ist mit einem eine Gitterkonstante anpassenden Material, wie beispielsweise Germanium, und einem Donator und/oder Akzeptor dotiert.
  • Die US 2006 / 0 073 679 A1 beschreibt ein CVD-(Chemical Vapor Deposition)-Prozess zur Herstellung einer dotierten Siliziumschicht. Bei diesem Verfahren wird außer einem Dotierstoff, wie Bor für eine p-Dotierung oder Arsen, Phosphor oder Antimon für eine n-Dotierung, Germanium oder Kohlenstoff in die Schicht eingebracht.
  • Die US 2006 / 0 138 607 A1 beschreibt eine Leistungsdiode mit einem Anodengebiet und einem Kathodengebiet und einem zwischen dem Anodengebiet und dem Kathodengebiet angeordneten Driftgebiet, das niedriger dotiert ist als das Anodengebiet und das Kathodengebiet. Eine Dotierungskonzentration des Driftgebiets nimmt ausgehend von dem Anodengebiet und ausgehend von dem Kathodengebiet in Richtung einer Mitte des Driftgebiets zu, wobei ein Anstieg der Dotierungskonzentration gleichmäßig oder abrupt erfolgt.
  • Im Hinblick auf die oben erläuterten Vorteile von großflächigen Substraten besteht die Aufgabe der Erfindung darin, eine Halbleiteranordnung mit einer großen Grundfläche zur Verfügung zu stellen und ein Verfahren zum Herstellen einer solchen Halbleiteranordnung zur Verfügung zu stellen.
  • Diese Aufgabe wird durch eine Halbleiteranordnung nach Anspruch 1 und durch ein Verfahren nach Anspruch 12 gelöst.
  • Figurenliste
  • Die nachfolgenden Figuren und die zugehörige Beschreibung dienen dazu, das Verständnis der Erfindung zu erleichtern. Die in den Figuren dargestellten Elemente sind nicht notwendigerweise maßstäblich wiedergegeben, vielmehr wurde Wert darauf gelegt, die Prinzipien der Erfindung zu veranschaulichen. Wie terhin sind in den Figuren korrespondierende Teile mit gleichen Bezugszeichen bezeichnet. Es zeigen:
    • 1A-1C Schnittansichten während verschiedener Schritte bei der Herstellung einer n-dotierten Halbleiterzone auf einem Träger.
    • 2A-2D Schnittansichten während verschiedener Schritten bei der Herstellung eines Halbleiterbauelements ausgehend von der Anordnung gemäß 1C.
    • 3A-3C Schnittansichten während verschiedener Schritten bei der Herstellung eines großflächigen, n-dotierten Substrats.
    • 4 eine Halbleiteranordnung, die im Vergleich zu der Anordnung gemäß 2D zusätzlich eine Feldstoppzone aufweist.
    • 5 den Verlauf der Donatorkonzentration in einem vergrößerten Abschnitt der Halbleiteranordnung gemäß 4 entsprechend einem Ausführungsbeispiel.
    • 6 den Verlauf der Donatorkonzentration in einem vergrößerten Abschnitt der Halbleiteranordnung gemäß 4 entsprechend einem weiteren Ausführungsbeispiel.
    • 7 noch ein weiteres Ausführungsbeispiel eines Verlaufs der Donatorkonzentration in einem vergrößerten Abschnitt der Halbleiteranordnung gemäß 4.
    • 8 die Durchbiegung eines Wafers einer n-dotierten Halbleiterzone, die auf einem p-dotierten Träger angeordnet ist.
    • 9A, 9B verschiedene Schritte bei einem Verfahren zur Herstellung eines Superjunction-Bauelements.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 1A zeigt einen Träger 2, bei dem es sich beispielsweise um ein flaches Halbleitersubstrat handeln kann. In einer lateralen Richtung r besitzt der Träger 2 eine Breite D2, sowie in einer zu der lateralen Richtung r senkrechten vertikalen Richtung v eine Dicke d2. Die Breite D2 kann beispielsweise wenigstens 200 mm, wenigstens 300 mm oder wenigstens 450 mm betragen. Unabhängig davon kann die Dicke d2 beispielsweise im Bereich von 0,4 mm bis 1 mm liegen, beispielsweise bei 0,725 mm, bei 0,775 mm oder bei 0,925 mm. Abgesehen von Abweichungen an den seitlichen Rändern 25 kann die Dicke d2 über den gesamten Träger 2 einheitlich sein. Der Träger 2 kann aus einem dotiertem oder undotiertem Halbleitermaterial, beispielsweise Silizium, Germanium, Siliziumkarbid (z. B. 3C-SiC, 4H-SiC oder 6H-SiC), Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumnitrid (GaN) oder einen ternären oder quartären Komposit-Halbleiter bestehen. Als Träger 2 kann beispielsweise ein kommerziell erhältlicher, herkömmlicher Wafer verwendet werden, der beispielsweise eine Breite und dementsprechend einen Durchmesser D2 von etwa 300 mm aufweisen kann. Optional kann der Träger 2 aus einem dotierten, beispielsweise p-dotierten, Halbleitermaterial bestehen oder ein solches Material aufweisen. Als Dotierstoff kann beispielsweise Bor (B) verwendet werden, da mit Bor dotierte Wafer kommerziell verfügbar sind. Allerdings kann grundsätzlich auch jedes andere dotierte oder undotierte Halbleitermaterial ebenso gut eingesetzt werden. Der Träger 2 kann auf jeden Fall aus einer p-dotierten Halbleiterzone bestehen oder eine p-dotierte Halbleiterzone aufweisen.
  • Wie in den 1B und im Ergebnis in 1C gezeigt ist, kann eine stark n-dotierte - im Idealfall monokristalline - Halbleiterzone 1 epitaktisch auf eine Oberseite 21 des Trägers 2 aufgewachsen werden. Die Oberseite 21 ist, abgesehen von möglichen Abweichungen an den seitlichen Rändern 25 des Substrats 2 eben oder im Wesentlichen eben, um das Aufwachsen der stark n-dotierten Halbleiterzone 1 zu ermöglichen. Um eine kristalline Halbleiterzone mit einem sehr geringen elektrischen Widerstand zu erhalten, die eine hohe Qualität besitzt, d. h. keine oder nur wenige kristallographische Defekte aufweist, ist es vorteilhaft, wenn die Kristallstruktur der herzustellenden stark n-dotierten Halbleiterzone 1 identisch oder ähnlich ist zu der Kristallstruktur des Trägers 2. Hierzu können der Träger 2 und die herzustellende Halbleiterzone - abgesehen von der jeweiligen Dotierung - dasselbe Halbleitergrundmaterial aufweisen. Wie in 1C zu erkennen ist, besitzt die fertig gestellte Halbleiterzone 1 in der vertikalen Richtung v eine Dicke d1, die beispielsweise im Bereich von 50 µm bis 200 µm liegen kann, oder im Bereich von 60 µm bis 180 µm. Senkrecht zur vertikalen Richtung v besitzt die fertig gestellte Halbleiterzone 1 eine Breite D1, die beispielsweise wenigstens 200 mm, wenigstens 250 mm, wenigstens 300 mm oder wenigstens 450 mm betragen kann. D1 kann im Wesentlichen identisch sein mit D2.
  • Das epitaktische Aufwachsen der stark n-dotierten Halbleiterzone 1 kann in einer Prozesskammer 6 erfolgen, z. B. in einer Quarzglas-Prozesskammer, unter Verwendung eines Verfahrens zur Abscheidung aus der Gasphase, wie beispielsweise eines CVD-Verfahrens (CVD = Chemical Vapor Deposition), wobei der Träger 2 bei diesem Verfahren in der Prozesskammer 6 angeordnet und darin bei einem Gesamtgasdruck p6 einem oder mehreren volatilen Vorläufern/Dotierstoffen 40, 41, 42, 43 ausgesetzt wird. Zusätzlich kann molekularer Wasserstoff 45 (H2) einen Teil des in der Prozesskammer 6 befindlichen Gases darstellen. In 1B ist die Prozesskammer 6 lediglich schematisch dargestellt. Ein Vorläufer reagiert mit und/oder zersetzt sich an unter anderem der Oberseite 21 des Trägers 2 und bildet dabei die stark n-dotierte Halbleiterzone 1. Zumindest ein Vorläufer 40 des Halbleitermaterials dient dazu, die Bestandteile des (undotierten) Halbleitergrundmaterials selbst bereitzustellen. Wenn es sich beispielsweise bei der herzustellenden stark n-dotierten Halbleiterzone 1 um eine Siliziumhalbleiterzone handelt (d.h. eine Zone basierend auf dem Halbleitergrundmaterial Silizium), kann es sich bei dem Vorläufer 40 beispielsweise um Silan (SiH4) , Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) oder um Siliziumtetrachlorid (SiCl4) handeln.
  • Die n-Dotierung der herzustellenden, stark n-dotierten Halbleiterzone 1 kann durch die Verwendung von zwei Dotierstoffen wie beispielsweise Arsen (As) als erstem Dotierstoff und Phosphor (P) als zweitem Dotierstoff erreicht werden. Zur Bereitstellung von Arsen (As), kann in dem CVD-Verfahren Arsenwasserstoff (= Arsin; AsH3) als erster Dotierstoffvorläufer 41 verwendet werden. Außerdem kann zur Bereitstellung des Phosphors (P) Phosphorwasserstoff (= Phosphin; PH3) als zweiter Dotierstoffvorläufer 42 verwendet werden.
  • Grundsätzlich ist, wenn ein geringer spezifischer Widerstand der herzustellenden Halbleiterzone 1 gewünscht ist, beispielsweise wenn ein Halbleiterbauelement mit einem geringen Einschaltwiderstand RON produziert werden soll, Phosphor (P) gegenüber Arsen (As) oder Antimon (Sb) zu bevorzugen, da hiermit, beispielsweise in einer Silizium-basierten, stark n-dotierten Halbleiterzone 1, ein wünschenswert niedriger spezifischer Widerstand von etwa 1 mΩ·cm erreicht werden kann, im Vergleich zu lediglich etwa 2 Ω·cm im Fall von Arsen (As). Allerdings würde eine große Menge von Phosphor (P) der Halbleiterzone 1 eine starke Veränderung der Gitterkonstanten bewirken und dadurch zu einer erhöhten Spannung in dem mechanischen System aus dem Träger 2 und der Halbleiterzone 1 führen. Derartige Spannungen würden unvermeidlich zu einer starken Durchbiegung der aus dem Träger 2 und der Halbleiterzone 1 gebildeten Einheit führen, so dass die fertig gestellte Halbleiterzone 1 eine Durchbiegung aufwiese, oder, bei einem noch höheren Stress-Spannungspegel, zu einer mechanischen Entspannung. Die Entspannung kann die Durchbiegung bis zu einem gewissen Grad verringern, allerdings würde dies in jedem Fall dazu führen, dass sich bestimmte kristallographische Gitterebenen gegeneinander verschieben, was mit Gitterversetzungen einherginge, die möglicherweise zu elektrischen Fehlern von Bauelementen führen, die aus dem betroffenen Kristallvolumenbereich hergestellt werden.
  • Derartige Veränderungen in der Gitterkonstanten des Halbleiterkristalls hängen von den darin enthaltenen Dotierstoffen ab. Wenn beispielsweise die Konzentration von Phosphor 5·1019 cm-3 übersteigt, übersteigt die relative Gitterfehlanpassung eines in typischer Weise nach dem Czochralski-Verfahren hergestellten Silizium einen Wert von 5·10-5, was bei einer Halbleiterzone 1, deren epitaktische Dicke größer ist als 10 µm, bereits zum Auftreten von Verschiebungen / Versetzungen führen kann. Bei Substratdurchmessern von 200 mm oder 300 mm läge die Durchbiegung der Halbleiterzone 1 in deren Mitte in der Größenordnung von etwa 20 µm bzw. 45 µm. Bei einer derartigen Durchbiegung ist eine Verarbeitung eines entsprechende Wafers mit herkömmlichen Lithographievorrichtungen noch möglich. Wenn jedoch die Durchbiegung der Halbleiterzone 1 etwa 70 µm übersteigt, sind die nach der Herstellung der stark n-dotierten Halbleiterzone durchgeführten lithografischen Prozesse im Wesentlichen nicht mehr kontrollierbar. Dieser Grenzwert korrespondiert mit einer Dotierung der Halbleiterzone 1 mit Phosphor (P), die bei einem Substratdurchmesser von 200 mm und einer Dicke von 20 µm zu einem spezifischen Widerstand von 0,8 mΩ·cm führt. Im Fall von höheren Werten des Substratdurchmessers verschlechtert sich die Situation sogar noch, z. B. bei einem Substratdurchmesser von 300 mm bereits bei 1,5 mΩ·cm.
  • Daher besteht eine optionale Maßnahme für das Erreichen eines optimal geringen spezifischen Widerstandes in der Verwendung von Arsen (As) als erstem Dotierstoff, sowie darin, die Menge an Phosphor (P) unter der Nebenbedingung, dass die nachfolgende Prozessierbarkeit bei den lithografischen Prozessen sichergestellt ist, so hoch wie möglich zu halten. Sowohl Arsen (As) als auch Phosphor (P) wirken in Silizium oder in Siliziumkarbid n-dotierend und dienen deshalb dazu, eine stark n-dotierte Halbleiterzone 1 herzustellen. Allerdings wirkt Arsen (As) dem die Gitterkonstante beeinflussenden Effekt von Phosphor (P) in vorteilhafter Weise entgegen und kompensiert dadurch zumindest teilweise die durch die Phosphor bedingte Durchbiegung der ersten Halbleiterzone 1. Grundsätzlich lässt sich dasselbe Prinzip zur Reduzierung des die Durchbiegung eines Wafers bewirkenden Effekt nicht nur auf Phosphor anwenden, sondern auch auf jeden anderen die Gitterkonstante des Halbleitergrundmaterials verändernden Dotierstoff, indem die Halbleiterzone 1 zusätzlich mit einem Co-Dotierstoff dotiert wird, welcher dem die Gitterkonstante verändernden Effekt des anderen Dotierstoffes entgegenwirkt. Bei dem Co-Dotierstoff kann es sich vorzugsweise um einen n-dotierenden Dotierstoff handeln, oder, alternativ, um einen „elektrisch inaktiven“ Dotierstoff, womit im Sinne der vorliegenden Erfindung ein Dotierstoff zu verstehen ist, der in dem Halbleitergrundmaterial der herzustellenden Halbleiterzone 1 weder n-dotierend noch p-dotierend wirkt. Wenn es lediglich darum geht, eine n-Dotierung herzustellen, kann eine Phosphor (P) Dotierung kombiniert werden mit einer Dotierung mit Arsen (As) oder Antimon (Sb), oder mit einer Kombination von beiden, um die (effektive) Netto-Gitterkonstante näher an die Gitterkonstante des Trägers 2 heranzubringen, als dies bei einer (identischen) Dotierung nur mit Phosphor (P) der Fall wäre. Wenn Dotierstoffe verwendet werden, die, wie beispielsweise Arsen (As), Antimon (Sb) oder eine Kombination von beiden, in Silizium n-dotierend wirken, kann der durch diese Donatoren hervorgerufene, die Gitterkonstante vergrößernde Effekt auch dadurch ganz oder teilweise kompensiert werden, dass das Silizium (Si) zusätzlich mit einem oder mehreren elektrisch inaktiven Stoffen wie beispielsweise Kohlenstoff (C) dotiert wird, welches einen geringeren Atomradius aufweist als Silizium (Si). Eine andere Möglichkeit besteht darin, in Silizium (Si) Phosphor (P) als Donator zu verwenden und den durch Phosphor (P) bewirkten Effekt der Verringerung der Gitterkonstanten von reinem Silizium (Si) dadurch zu kompensieren, dass das Silizium (Si) zusätzlich mit einem oder mehreren elektrisch inaktiven Dotierstoffen wie beispielsweise Germanium (Ge) und/oder Zinn (Sn) dotiert wird, welche beide einen größeren Atomradius besitzen als Silizium (Si). Für den Fall einer reinen p-Dotierung der Halbleiterzone 1 mit dem Dotierstoff Bor (B) bestehen analoge Möglichkeiten in einer Kombination mit einem oder mehreren der elektrisch aktiv dotierenden Stoffe Aluminium (Al) oder Gallium(Ga) oder Indium (In), die alle einen größeren Atomradius aufweisen als Silizium, oder mit einer beliebigen Kombination dieser Stoffe. Ebenso können Germanium (Ge) und/oder Zinn (Sn) als elektrisch inaktiv dotierende Stoffe verwendet werden, um den geringeren Atomradius, den der Dotierstoff Bor (B) gegenüber Silizium (Si) besitzt, zu kompensieren.
  • Im Sinne der vorliegenden Erfindung bezeichnet die Formulierung „mit einer beliebigen Kombination“ in Verbindung mit einer Anzahl genannter Stoffe eine beliebige Auswahl mit zumindest zwei der genannten Stoffe. Es können, aber es müssen nicht sämtliche der genannten Stoffe in der Kombination enthalten sein.
  • Die folgende Tabelle gibt einen Überblick über die dotierende Wirkung bestimmter elektrisch aktiver und inaktiver Dotierstoffe in einem Silizium-Grundmaterial:
    dotierende Wirkung in Silizium
    Dotierstoff kovalenter Atomradius (10-12 m) n-dotierend p-dotierend elektrisch inaktiv
    C Kohlenstoff 77 ×
    B Bor 82 ×
    P Phosphor 106 ×
    Si Silizium 111 ×
    AI Aluminum 118 ×
    As Arsen 119 ×
    Ge Germanium 122 ×
    Ga Gallium 126 ×
    Sb Antimon 138 ×
    Sn Zinn 141 ×
    In Indium 144 ×
  • Die Einträge in der Tabelle sind sortiert nach dem aufsteigenden kovalenten Atomradius. Die Dotierstoffe, die einen kovalenten Atomradius besitzen, der kleiner ist als der kovalente Atomradius von Silizium (Si), d. h. Kohlenstoff (C), Bor (B) und Phosphor (P), bewirken eine Verringerung der Gitterkonstanten eines (ursprünglich reinen) Silizium-Halbleiterkristalls. Entsprechend bewirken die Dotierstoffe, welche einen kovalenten Atomradius besitzen, der größer ist als der kovalente Atomradius von Silizium (Si), d. h. Aluminium (Al), Arsen (As), Germanium (Ge), Gallium (Ga), Antimon (Sb), Zinn (Sn) und Indium (In), eine Vergrößerung der Gitterkonstanten eines (ursprünglich reinen) Silizium-Halbleiterkristalls.
  • Daher kann, wenn eine n-dotierte, silizium-basierte Halbleiterzone 1 hergestellt werden soll, Phosphor (P) als Dotierstoff verwendet werden. Um den die Gitterkonstante reduzierenden Effekt von Phosphor (P) ganz oder teilweise zu kompensieren, kann die Halbleiterzone 1 zusätzlich mit einem der Dotierstoffe Al, As, Ge, Ga, Sb, Sn, In oder einer beliebigen Kombination von zwei oder mehr dieser Stoffe dotiert werden. Da Arsen (As) und Antimon (Sb) ebenfalls n-dotierend wirken, führt eine Kombination von Phosphor (P) mit einem oder beiden der Dotierstoffe Arsen (As) und Antimon (Sb) zu einer stark n-dotierten Halbleiterzone 1. Ebenso ist es möglich, den die Gitterkonstante reduzierenden Effekt von Phosphor (P) dadurch ganz oder teilweise zu kompensieren, indem die Halbleiterzone 1 zusätzlich mit einem oder beiden der elektrisch inaktiven Dotierstoffe Germanium (Ge) und/oder Zinn (Sn) dotiert wird. Allerdings würden die p-dotierenden Dotierstoffe Aluminium (Al), Gallium (Ga) und Indium (In) der gewünschten n-Dotierung entgegenwirken, weshalb sie nur zweite Wahl darstellen. Natürlich kann eine Kompensation des die Gitterkonstante reduzierenden Effekts von Phosphor (P) auch dadurch erreicht werden, dass die erste Halbleiterzone 1 zusätzlich mit einem oder beiden der elektrisch aktiven n-dotierenden Dotierstoffe Arsen (As) und Antimon (Sb) dotiert wird, und/oder mit einem oder beiden der elektrisch inaktiven Dotierstoffe Germanium (Ge) und Zinn (Sn).
  • Dasselbe Prinzip kann auch angewandt werden, wenn eine n-dotierte, siliziumbasierte Halbleiterzone 1 mit einem oder beiden der Dotierstoffe Arsen (As) und Antimon (Sb) als aktive, n-dotierende Dotierstoffe hergestellt werden soll. Um den die Gitterkonstante von erhöhenden Effekt von Arsen (As) und/oder Antimon (Sb) ganz oder teilweise zu kompensieren, kann die Halbleiterzone 1 zusätzlich mit einem oder einer beliebigen Kombination von Kohlenstoff (C), Bor (B) und Phosphor (P) dotiert werden. Da Phosphor (P) ebenso n-dotierend wirkt, führt eine Kombination von einem oder beiden der Dotierstoffe Arsen (As) und/oder Antimon (Sb) mit Phosphor (P) zu einer stark n-dotierten Halbleiterzone 1, selbstverständlich mit dem selben Ergebnis wie oben, wenn Phosphor (P) als Ausgangsstoff zur Herstellung der n-Dotierung verwendet und mit Arsen (As) und/oder Antimon (Sb) kombiniert wird. Außerdem besteht die Möglichkeit, den die Gitterkonstante erhöhenden Effekt von einem oder beiden von Arsen (As) und Antimon (Sb) ganz oder teilweise zu kompensieren, darin, die Halbleiterzone 1 zusätzlich mit dem elektrisch inaktiven Dotierstoff Kohlenstoff (C) zu dotieren. Bei der Verwendung von Bor (B) würde allerdings dessen p-dotierende Wirkung der gewünschten n-Dotierung entgegenlaufen, sie stellt daher lediglich die zweite Wahl dar. Selbstverständlich kann eine vollständig oder teilweise Kompensation des die Gitterkonstante erhöhenden Effekts von einem oder beiden der n-dotierenden Dotierstoffe Arsen (As) und Antimon (Sb) auch dadurch erreicht werden, dass die erste Halbleiterzone 1 zusätzlich sowohl mit dem elektrisch aktiven, n-dotierenden Phosphor (P) als auch mit dem elektrisch inaktiven Dotierstoff Kohlenstoff (C) dotiert wird.
  • Daher kann eine n-dotierte Halbleiterzone 1, die auf einem Halbleiterkörper aus Silizium (Si) basiert, insbesondere eine der folgenden Kombinationen von Dotierstoffen aufweisen:
    • P mit As.
    • P mit As und Sb.
    • As mit Sb.
    • P mit As und mit einem oder einer beliebigen Kombination von C, Ge, Sn.
    • P mit As, Sb und mit einem oder einer beliebigen Kombination von C, Ge, Sn.
    • As mit Sb und mit einem oder einer beliebigen Kombination von C, Ge, Sn.
    • P mit einem oder einer beliebigen Kombination von C, Ge, Sn.
    • As mit einem oder einer beliebigen Kombination von C, Ge, Sn.
    • Sb mit einem oder einer beliebigen Kombination von C, Ge, Sn.
  • „Mit einem oder einer beliebigen Kombination von C, Ge und Sn“ bedeutet dabei unter anderem: „mit C“; „mit Ge und Sn“; „mit C und Ge“; „mit C und Sn“; „mit Ge und Sn“.
  • Wenn weiterhin eine p-dotierte, silizium-basierte Halbleiterzone 1 hergestellt werden soll, kann beispielsweise Bor (B) als Dotierstoff verwendet werden. Um den die Gitterkonstante reduzierenden Effekt von Bor (B) ganz oder teilweise zu kompensieren, kann die Halbleiterzone 1 zusätzlich mit einem oder einer beliebigen Kombination von zwei oder mehr der Dotierstoffe Al, As, Ge, Ga, Sb, Sn, In dotiert werden. Da die Dotierstoffe Aluminium (Al), Gallium (Ga) und Indium (In) ebenso wie Bor (B) p-dotierend wirken, führt eine Kombination von Bor (B) mit einem oder einer beliebigen Kombination von Aluminium (Al), Gallium (Ga) und Indium (In) zu einer stark p-dotierten Halbleiterzone 1. So besteht eine Möglichkeit, den die Gitterkonstante reduzierenden Effekt von Bor (B) ganz oder teilweise zu kompensieren, darin, die Halbleiterzone 1 zusätzlich mit einem oder beiden der elektrisch inaktiven Dotierstoffe Germanium (Ge) und/oder Zinn (Sn) zu dotieren. Allerdings würde die Wirkung der n-dotierenden Dotierstoffe Arsen (As) und Antimon (Sb) der gewünschten p-Dotierung entgegenlaufen, weshalb sie nur zweite Wahl darstellen. Selbstverständlich kann eine vollständige oder zumindest teilweise Kompensation des die Gitterkonstante reduzierenden Effekts von Bor (B) auch dadurch erreicht werden, dass die erste Halbleiterzone 1 zusätzlich sowohl mit einem oder einer beliebigen Kombination von zwei oder mehr elektrisch aktiven, p-dotierenden Dotierstoffen wie Aluminium (Al), Gallium (Ga) und Indium (In) mit einem oder beiden der elektrisch inaktiven Dotierstoffe Germanium (Ge) und Zinn (Sn) dotiert wird.
  • Eine p-dotierte, siliziumbasierte Halbleiterzone 1 kann ebenso durch Dotierung mit einem der Dotierstoffe Aluminium (Al), Gallium (Ga) oder Indium (In) als aktive, p-dotierende Dotierstoffe hergestellt werden, oder mit einer beliebigen Kombination mit zwei oder mehr hiervon. Um den die Gitterkonstante erhöhenden Effekt dieser Stoffe ganz oder teilweise zu kompensieren, kann die Halbleiterzone 1 zusätzlich mit Bor (B) dotiert werden. Da Bor (B) ebenfalls p-dotierend wirkt, führt eine Kombination von einem oder einer beliebigen Kombination mit zwei oder mehr der Dotierstoffe Aluminium (Al), Gallium (Ga) und Indium (In) mit Bor (B) zu einer stark n-dotierten Halbleiterzone 1 (selbstverständlich mit demselben Ergebnis wie oben, wo als Ausgangspunkt der Dotierung mit Bor (B) als p-dotierender Dotierstoff begonnen wurde). Ebenso besteht eine Möglichkeit, den die Gitterkonstante erhöhenden Effekt von einem oder einer beliebigen Kombination der Dotierstoffe Aluminium (Al), Gallium (Ga) und Indium (In) ganz oder teilweise zu kompensieren, darin, die Halbleiterzone 1 zusätzlich mit dem elektrisch inaktiven Dotierstoff Kohlenstoff (C) zu dotieren. Bei der Verwendung von Phosphor (P) hingegen würde dessen n-dotierende Wirkung der gewünschten p-Dotierung entgegenlaufen, weshalb Phosphor (P) lediglich die zweite Wahl darstellt. Natürlich kann eine vollständige oder teilweise Kompensation des die Gitterkonstante erhöhenden Effekts bei der Dotierung mit einem oder einer beliebigen Kombination mit zwei oder mehr der Dotierstoffe Aluminium (Al), Gallium (Ga) und Indium (In) auch dadurch erreicht werden, dass die erste Halbleiterzone 1 zusätzlich sowohl mit dem elektrisch aktiven, p-dotierend wirkenden Dotierstoff Bor (B) dotiert wird, als auch mit dem elektrisch inaktiven Dotierstoff Kohlenstoff (C).
  • Auf diese Weise kann eine p-dotierte Halbleiterzone 1, die aus einem auf Silizium basierenden Halbleiterkörper hergestellt ist, insbesondere eine der folgenden Kombinationen von Dotierstoffen aufweisen:
    • B mit einem oder einer beliebigen Kombination von Al, Ga, In.
    • B mit einem oder beiden von Ge, Sn.
    • B mit einem oder einer beliebigen Kombination von Al, Ga, In, sowie mit einem oder beiden von Ge, Sn.
  • Eine beliebige Kombination von Al, Ga, In mit C.
  • „Mit einem oder einer beliebigen Kombination von Al, Ga, In“ bedeutet dabei unter anderem: „mit Al“; „mit Ga“; „mit In“; „mit Al und Ga“; „mit Al und In“; „mit Ga und In“.
  • Eine optionale Maßnahme, das Problem der Waferdurchbiegung zu verbessern, besteht darin, die herzustellende Halbleiterzone 1 mit einem härtenden Dotierstoff zu dotieren, d.h. mit einem Dotierstoff, der die Härte der stark n-dotierten Halbleiterzone 1 erhöht. Hierzu kann der härtende Dotierstoff oder ein Vorläufer 43 eines härtenden Dotierstoffs in dem Gasphasenabscheidungsverfahren verwendet werden. Durch die Härtung werden die Biegbarkeit und damit einhergehend die Durchbiegung in der Mitte der Halbleiterzone 1 im Vergleich zu der entsprechenden Durchbiegung einer ungehärteten aber ansonsten identischen Halbleiterzone 1 reduziert.
  • Alternativ oder zusätzlich zum Einbau der Dotierstoffe 43 in die n-dotierte Halbleiterzone 1 während des Gasphasenabscheidungsverfahrens, bei dem die n-dotierte Halbleiterzone 1 aufgewachsen wird, können die härtenden Dotierstoffe 43 auch mit Hilfe eines Diffusionsverfahrens in die Halbleiterzone 1 eingebracht werden. Beispielsweise können die härtenden Dotierstoffe 43 in dem Träger 2 enthalten sein und während und/oder nach dem Aufwachsen einer epitaktischen Schicht 3 in diese über deren Unterseite 32 eindiffundiert werden. Alternativ oder zusätzlich können die härtenden Dotierstoffe 43 auch in die fertig gestellte epitaktische Schicht 3 über deren Oberseite 31 eingebracht werden.
  • Geeignete, härtende Dotierstoffe sind beispielsweise Stickstoff (N) oder Sauerstoff (O). Einer oder beliebige Kombinationen mehrer verschiedener Arten von härtenden Dotierstoffen können als (elektrisch inaktive) Dotierstoffe zur Härtung der Halbleiterzone 1 verwendet werden. Die härtenden Dotierstoffe 43 können als Dotierstoffe zur Härtung jeder beliebigen n-dotierten oder p-dotierten Halbleiterzone 1 eingesetzt werden. Hierzu kann jede beliebige Halbleiterzone 1 zusätzlich zu den oben erwähnten elektrisch aktiven und/oder elektrisch inaktiven Dotierstoffen mit einem oder einer beliebigen Kombination von härtenden Dotierstoffen 43 wie beispielsweise Stickstoff (N) und Sauerstoff (O) eingesetzt werden.
  • Um die Halbleiterzone 1 mit Stickstoff (N) zu dotieren, können in einem CVD-Prozess ein Stickstoff enthaltender Vorläufer 43, z. B. molekularer Stickstoff (N2) und/oder Ammoniak (NH3), verwendet werden. Alternativ oder zusätzlich können auch andere, Stickstoff (N) enthaltende Moleküle verwendet werden. Beispielsweise lässt sich mit molekularem Stickstoff (N2) in Trichlorsilan (SiHCl3) bei einer Gastemperatur von etwa 1180 °C und bei einem atmosphärischen Gasdruck p6 sowie einem Partialdruck von molekularem Stickstoff (N2) von 1,5 hPa während der Herstellung der n-dotierten Halbleiterzone 1 eine Abscheiderate von 3 µm/Minute erreichen.
  • Weiterhin kann, zur Erzeugung einer Dotierung mit Sauerstoff (O) ein Sauerstoff enthaltender Vorläufer 43 wie beispielsweise Stickstoffoxid (N2O) oder Stickstoffdioxid (NO2) verwendet werden. Sowohl bei der Verwendung von Stickstoffoxid (N2O) als auch bei der Verwendung von Stickstoffdioxid (NO2) wird die Halbleiterzone 1 nicht nur mit Sauerstoff (O) sondern zusätzlich auch mit Stickstoff (N) dotiert.
  • In dem Fall, dass die härtenden Dotierstoffe 43 Stickstoff (N) enthalten, kann die durchschnittliche Konzentration von Stickstoff (N) im Bereich von beispielsweise 2·1014 bis 5·1015 Stickstoffatome/cm3 oder im Bereich von 5·1014 bis 2·1015 Stickstoffatome/cm3 liegen.
  • Zusätzlich zu dem härtenden Effekt können elektrisch inaktive Dotierstoffe 43 wie z. B. Stickstoff (N) dazu verwendet werden, die elektrischen Eigenschaften des herzustellenden Halbleiterbauelements indirekt einzustellen, da sie die Ladungsträgerlebensdauer beeinflussen. Dieser Effekt kann beispielsweise dazu verwendet werden, bei Strukturen zum ESD-Schutz (ESD = Electrostatic Discharge) die Variation der Durchbruchspannungen zu reduzieren.
  • Alternativ oder zusätzlich zu den oben erläuterten Maßnahmen kann in die Halbleiterzone 1 während deren Herstellung Germanium (Ge) eingebracht werden, beispielsweise während der erwähnten Gasphasenabscheidung, oder nach der Fertigstellung der Halbleiterzone 1, um das Auftreten von Halbleiterdefekten zu vermeiden, indem die kristallographische Gitterkonstante der Halbleiterzone 1 geeignet eingestellt wird.
  • Während der Gasphasenabscheidung können die Dotierstoffe oder deren Vorläufer 40, 41, 42, 43 über Gaszufuhrleitungen 9 individuell in die Prozesskammer 6 eingeleitet werden. Die Verwendung steuerbarer Ventile 91, die in die Gaszufuhrleitungen 9 eingesetzt sind, ermöglichen es, die Zusammensetzung der in der Prozesskammer 6 befindlichen Gasmischung zeitabhängig zu steuern und damit einhergehend auch den Verlauf der Konzentration des betreffenden Dotierstoffes einzustellen, die dieser in der fertig gestellten, stark n-dotierten Halbleiterzone in der vertikalen Richtung v aufweist.
  • In der vertikalen Richtung v der fertig gestellten, stark n-dotierten Halbleiterzone 1 kann ein jeder der einzelnen Dotierstoffe einen bestimmten Konzentrationsgradienten aufweisen, der während der Gasphasenabscheidung durch eine Änderung der Konzentration, die der betreffende Dotierstoff oder dessen Vorläufer 40, 41, 42, 43 in dem Gas aufweist, eingestellt werden. Bei dem Beispiel von Phosphor (P) als Dotierstoff kann sich die Konzentration, die der Phosphor (P) in der fertig gestellten, stark n-dotierten Halbleiterzone 1 aufweist, ausgehend von der Unterseite 12 der stark n-dotierten Halbleiterzone 1 in der vertikalen Richtung v weg vom Träger 2 stufenweise in Richtung der Oberseite 11 der stark n-dotierten Halbleiterzone 1 verringern, oder, alternativ, zuerst schrittweise ansteigen und sich dann weiter in Richtung der Oberseite 11 der stark n-dotierten Halbleiterzone 1 verringern. Alternativ dazu kann die Dotierstoffkonzentration der stark n-dotierten Halbleiterzone 1 zwischen der Unterseite 12 der n-dotierten Halbleiterzone 1 bis zu einer Tiefe, die etwa 40% bis 80% der Dicke der stark n-dotierten Halbleiterzone 1 entspricht, im Wesentlichen konstant sein, und dann weiter in Richtung der Oberseite 11 der stark n-dotierten Halbleiterzone 1 während der restlichen Dicke der Halbleiterzone 1 abnehmen. Die Abnahme kann beispielsweise von 100% des Anfangswerts an der Unterseite 12 der stark n-dotierten Zone 1 bis auf etwa 50%, 30% oder 10% des Anfangswerts an der Oberseite 11 der stark n-dotierten Halbleiterzone 1 betragen. Ein derartiger Dotierstoffgradient kann sehr nützlich sein, um eine weitere Verringerung von Spannungen zu bewirken und/oder ein defektfreies Aufwachsen weiterer Halbleiterschichten auf die stark n-dotierte Halbleiterzone 1 zu ermöglichen.
  • Nachdem die stark n-dotierte Halbleiterzone 1, wie in 1C gezeigt, fertig gestellt ist, kann die Anordnung mit dem Träger 2 und der darauf befindlichen, stark n-dotierten Halbleiterzone 1 dazu verwendet werden, ein oder mehrere Halbleiterbauelemente herzustellen, bei denen die stark n-dotierte Halbleiterzone 1 vollständig oder wenigstens teilweise einen verbleibenden Bestandteil des fertig gestellten Halbleiterbauelements bzw. der fertig gestellten Halbleiterbauelemente darstellt. Ein Beispiel für eine derartige weitere Verarbeitung wird nachfolgend unter Bezugnahme auf die 2A bis 2D erläutert.
  • Wie in 2A gezeigt ist, ist auf die Oberseite 11 der stark n-dotierten Halbleiterzone 1 eine weitere epitaktische Schicht 3 aufgewachsen, d. h. auf die dem Träger 2 abgewandte Seite der stark n-dotierten Halbleiterzone 1. Wenn bei dem Ausführungsbeispiel gemäß 2A die epitaktische Schicht 3 fertig gestellt ist, besitzt sie eine geringe oder mittlere n-Dotierung und sie kann optional eine geringere Durchschnittskonzentration von n-Dotierstoffen aufweisen als die stark n-dotierte Halbleiterzone 1. Allerdings kann bei anderen Ausführungsbeispielen, insbesondere wenn die Halbleiterzone 1 p-dotiert ist, die epitaktische Schicht 3 alternativ auch p-dotiert sein. Obwohl in 2A keine Prozesskammer gezeigt ist, kann das Aufwachsen der epitaktischen Schicht 3 in derselben Prozesskammer 6 erfolgen, wie sie bereits vorangehend unter Bezugnahme auf 1B erläutert wurde, oder aber in einer anderen Prozesskammer.
  • Die Parameter zum Aufwachsen der epitaktischen Schicht 3, d. h. unter Anderem die Gasmischung, aus der die epitaktische Schicht 3 aufgewachsen wird, muss derart eingestellt werden, dass die Gitterfehlanpassung zwischen dem Kristallgitter des Trägers 2 und dem Kristallgitter der epitaktischen Schicht 3 gering ist, um kristallographische Defekte wie z. B. lineare Defekte zu vermeiden. Optional kann die epitaktische Schicht 3 ebenfalls einen Dotierstoff aufweisen, dessen Konzentration einen Gradienten besitzt, beispielsweise eine Konzentration, die von der Grenzfläche 11 ausgehend abnimmt.
  • Wie nachfolgend unter Bezugnahme auf die 9A und 9B erläutert wird, können optional Säulen in der weiteren epitaktischen Schicht 3 hergestellt werden, um eine Kompensationsstruktur für ein Kompensationsbauelement zu realisieren. Der Leitfähigkeitstyp der Säulen ist dabei dem Leitfähigkeitstyp der weiteren epitaktischen Schicht 3 entgegengesetzt.
  • Nachdem die epitaktische Schicht 3 fertig gestellt ist, kann die Anordnung je nach den Anforderungen des herzustellenden Halbleiterbauelements oder der herzustellenden Halbleiterbauelemente weiter prozessiert werden. Hierzu können eine Anzahl verschiedener Schritte wie beispielsweise das Ausbilden und Strukturieren von Masken, das Implantieren und/oder Eindiffundieren n-/ und p-dotierender Dotierstoffe in die epitaktische Schicht 3, Herstellen und Strukturieren dielektrischer Schichten und Metallisierungen usw. ausgeführt werden. Um derartige zusätzliche Schritte beispielhaft zu veranschaulichen, ist in 2B eine strukturierte Maske 7 auf die Oberseite 31 der fertig gestellten epitaktischen Schicht 3, d. h. auf die der stark n-dotierten Halbleiterzone 1 abgewandten Seite, aufgebracht. Die Maske 7 dient dazu, p-dotierte Bodyzonen 4 einer Anzahl von n-Kanal Drain-Down Leistungstransistoren herzustellen, beispielsweise durch die Implantation von p-dotierenden Dotierstoffen durch die Öffnungen der Maske 7 in die epitaktische Schicht 3. In 2B sind die p-dotierenden Dotierstoffe durch Pfeile veranschaulicht.
  • Ein jeder der Transistoren weist eine Anzahl von Transistorzellen auf, von denen jede wenigstens eine p-dotierte Bodyzone besitzt. In diesem Zusammenhang wird darauf hingewiesen, dass in 2B aus Gründen der Darstellbarkeit nur einige wenige der p-dotierten Zonen 4 gezeigt sind. Tatsächlich kann ein realer Transistor eine signifikant größere Anzahl von Transistorzellen aufweisen, die in einem gemeinsamen Halbleiterkörper angeordnet und elektrisch zueinander parallel geschaltet sind, so dass sie einen einheitlichen Transistor bilden, indem die zueinander parallel geschalteten Transistorzellen einen gemeinsamen Sourcekontakt, einen gemeinsamen Drainkontakt und einen gemeinsamen Gatekontakt aufweisen und über den gemeinsamen Gatekontakt simultan und auf die gleiche Weise angesteuert werden können.
  • Analog dazu können in einem oder mehreren weiteren maskierten Dotierungsschritten n- und/oder p-dotierende Dotierstoffe in die epitaktische Schicht 3 eingebracht werden. Dies wird nachfolgend anhand eines Beispiels unter Bezugnahme auf 2C veranschaulicht, wo eine weitere Maske 8 auf der Oberseite 31 der epitaktischen Schicht 3 hergestellt und strukturiert ist. Die Maske 8 dient dazu, stark n-dotierte Source-Zonen 5 in den p-dotierten Bodyzonen 4 zu erzeugen, was beispielsweise dadurch erfolgen kann, dass n-dotierende Dotierstoffe durch die Öffnungen der Maske 8 in die epitaktische Schicht implantiert, eindiffundiert oder anderweitig eingebracht werden. In 2 sind die n-dotierenden Dotierstoffe durch Pfeile dargestellt.
  • Nach der Vervollständigung des Epitaxieprozesses zur Herstellung der epitaktischen Schicht 3 und, optional, nach einem oder mehreren weiteren Prozessschritten, kann der Träger 2 entfernt werden, so dass die Unterseite 12 der stark n-dotierten Halbleiterzone 1 eine Unterseite der gesamten Anordnung darstellt. Das Entfernen des Trägers 2 kann durch Ätzen, Glätten oder Polieren erfolgen, entweder für sich genommen oder in beliebigen Kombinationen miteinander. Um keine anderen Teile der Anordnung nachteilig zu verändern, können diese anderen Teile mit Hilfe einer Schutzbeschichtung 10 geschützt werden, wie dies beispielhaft in 2D gezeigt ist. Die Schutzbeschichtung 10 muss nicht nur die Oberseite oder Teile der Oberseite des herzustellenden Halbleiterkörpers 100 bedecken, sondern sie kann auch dessen Seitenwände oder Teile von dessen Seitenwänden bedecken. Um sicherzustellen, dass der Träger 2 vollständig entfernt wird, kann auch ein unterer Teil der stark n-dotierten Halbleiterzone 1 mit entfernt werden. 2C zeigt die Anordnung mit der aufgebrachten Schutzbeschichtung 10. In 2D ist der Träger 2 vollständig entfernt. Das fertig gestellte Bauelement besitzt eine schwach n-dotierte Driftzone 34, die aus der epitaktischen Schicht 3 hergestellt ist.
  • Im Fall eines p-dotierten Trägers 2 ist zwischen der stark n-dotierten Halbleiterzone 1 und der p-dotierten Träger 2 ein pn-Übergang 5 ausgebildet. Dadurch ist es auch möglich, den p-dotierten Träger 2 durch elektrochemisches Nassätzen (ECE) zu entfernen, d. h. durch ein selektives Ätzverfahren, bei dem selektiv nur der p-dotierte Träger 2 entfernt wird. Dies ermöglicht eine verhältnismäßig genaue Einstellung der Dicke der Halbleiterzone 1.
  • Wie aus 2D außerdem klar wird, kann es sich bei der stark n-dotierten Halbleiterzone 1 um eine Drainzone eines beliebigen Drain-Down Transistors handeln.
  • Anstatt ein oder mehrere Halbleiterbauelemente oder Vorstufen von einem oder mehreren Halbleiterbauelementen aus der in 1C gezeigten Anordnung herzustellen, kann der in 1C gezeigte Träger 2 entfernt werden, um ein Halbleitersubstrat herzustellen, das lediglich aus der (dotierten) ersten Halbleiterzone 1 besteht. Hierzu kann der Träger 2 mit Hilfe einer oder mehrerer der bereits oben unter Bezugnahme auf die 2C und 2D beschriebenen Techniken entfernt werden. 3A zeigt die mit einer Schutzbeschichtung 10 versehene Anordnung gemäß 1C, wobei die Schutzbeschichtung 10 dieselbe Funktion besitzt, wie die vorangehend unter Bezugnahme auf 2D erläuterte Schutzbeschichtung 10. In 3B ist der in 3A gezeigte Träger 2, beispielsweise durch Ätzen, Glätten oder Polieren oder eine Kombination dieser Techniken, bereits entfernt. Danach wird die Schutzbeschichtung 10 entfernt, um ein stark n-dotiertes Halbleitersubstrat 1, wie es in 3C gezeigt ist, bereitzustellen. Das Halbleitersubstrat 1 kann eine große Breite D1 und/oder einen großen Durchmesser D1 von beispielsweise wenigstens 200 mm, wenigstens 250 mm oder wenigstens 300 mm besitzen. Allerdings kann das vorangehend beschriebene Verfahren auch dazu verwendet werden, n-dotierte Substrate herzustellen, die eine Breite oder einen Durchmesser von weniger als 200 mm aufweisen.
  • Grundsätzlich kann ein n-dotiertes Substrat 1, welches lediglich aus der n-dotierten Halbleiterzone 1 besteht, dazu verwendet werden, beliebige Halbleiterbauelemente, beispielsweise solche, wie sie vorangehend unter Bezugnahme auf die 2A bis 2C beschrieben wurden, herzustellen, mit dem einzigen Unterschied, dass der Träger 2 bereits zu Beginn entfernt ist.
  • Optional kann die Unterseite 12 der stark n-dotierten Halbleiterzone 1 mit einer Metallisierungsschicht des herzustellenden Halbleiterbauelements, beispielsweise einer Drain-Metallisierung, versehen werden. Hierzu ist ein sehr geringer spezifischer Widerstand der stark n-dotierten Halbleiterzone 1 insbesondere an deren Unterseite 12 wünschenswert. Ein geringer spezifischer Widerstand lässt sich mit einer hohen Dotierstoffkonzentration der n-dotierenden Dotierstoffe der stark n-dotierten Halbleiterzone 1 erreichen. Um zusätzliche Schritte zur Erhöhung der Dotierstoffkonzentration der n-dotierenden Dotierstoffe zu vermeiden, ist es wünschenswert, dass die erforderliche finale Dotierstoffkonzentration der n-dotierenden Dotierstoffe bereits während des epitaktischen Aufwachsens der in 1B gezeigten stark n-dotierten Halbleiterzone 1 eingestellt wird.
  • Andererseits bewirkt eine hohe Konzentration der n-dotierenden Dotierstoffe der Halbleiterzone 1 eine Diffusion von n-dotierenden Dotierstoffen in eine weitere epitaktische Schicht 3, wenn eine solche auf die n-dotierte Halbleiterzone 1 aufgewachsen wird. Da Phosphor (P) in den üblichen Halbleitermaterialien einen Diffusionskoeffizienten aufweist, der höher ist, als die Diffusionskoeffizienten von Arsen (As) und Antimon (Sb), würde Phosphor (P) vergleichsweise weit in die weitere epitaktische Schicht 3 eindiffundieren und dabei einen „Diffusionstail“ (engl.: „diffusion tail“) in der weiteren epitaktischen Schicht 3 erzeugen. Ein derartiger Diffusionstail verringert jedoch den Einschaltwiderstand RON sowie die Durchbruchspannung des herzustellenden Bauelements. Daher kann die stark n-dotierte Halbleiterzone 1, wenn eine vorgegebene Konzentration der n-dotierenden Dotierstoffe der stark n-dotierten Halbleiterzone 1 erzielt werden soll, teilweise mit einem n-dotierenden Dotierstoff dotiert werden, welcher einen Diffusionskoeffizienten aufweist, der geringer ist als der Diffusionskoeffizient von Phosphor (P).
  • Allerdings kann es für manche Drain-Down Bauelemente wünschenswert sein, dass diese eine n-dotierte Feldstoppzone aufweisen, die sich in der epitaktischen Schicht 3 befindet und die sich in der vertikalen Richtung v von der Unterseite 32 der epitaktischen Schicht 3 in die epitaktische Schicht 3 hinein erstreckt. 4 zeigt eine solche Anordnung, die sich von der Anordnung gemäß 2D lediglich in der zusätzlichen, n-dotierten Feldstoppzone 33 unterscheidet. Um eine derartige n-dotierte Feldstoppzone 33 zu erzeugen, kann nach der Herstellung der epitaktischen Schicht 3 die Ausbildung eines Diffusionstails von Phosphor (P), der sich in die epitaktische Schicht 3 hinein erstreckt, in Kombination mit einem Hochtemperaturprozess verwendet werden. Hierzu können die Konzentration des Phosphors (P) und der Gradient, den die Konzentration des Phosphors (P) in der vertikalen Richtung v aufweist, in dem Hochtemperaturprozess derart eingestellt werden, dass aus den Diffusionstails von Phosphor (P) und den anderen in der stark n-dotierten Halbleiterzone 1 enthaltenen n-dotierenden Dotierstoffe die Feldstoppzone 33 mit dem gewünschten Dotierungsprofil hergestellt wird.
  • 5 zeigt für einen vergrößerten Abschnitt 101 des Halbleiterkörpers 100 den Verlauf der n-Dotierstoffkonzentration, d. h. der Konzentration sämtlicher Atome, die in dem Halbleitergrundmaterial des Halbleiterkörpers 100 eine n-Dotierung bewirken. In dem gezeigten Beispiel addieren sich die Konzentrationen der elektrisch aktiven Dotierstoffe T (gestrichelte Linie) und As (gepunktete Linie) zur Konzentration der n-dotierenden Dotierstoffe (durchgezogene Linie). Die Dotierstoffkonzentration der n-dotierenden Dotierstoffe (durchgezogene Linie) beginnt an der Unterseite 12 der stark n-dotierten Halbleiterzone 1 mit einer Konzentration c3 und fällt in der vertikalen Richtung v innerhalb der Halbleiterzone 1 monoton bis auf eine Konzentration c2 an der Grenzfläche zu der n-dotierten Feldstoppzone 33. Innerhalb der Dicke d33 der n-dotierten Feldstoppzone 33 fällt die Konzentration der n-dotierenden Dotierstoffe in der vertikalen Richtung v weiterhin bis auf eine Konzentration c1 an der Grenzfläche zu der schwach n-dotierten Driftzone 34 ab. Dabei steigt, ausgehend von der Unterseite 12, die Konzentration von Phosphor (P) in der vertikalen Richtung v schrittweise an, um in einem Zustand, in dem der p-dotierte Träger 2 noch nicht von der Halbleiterzone 1 entfernt wurde, Versetzungen im Kristall zu vermeiden.
  • Gemäß einem weiteren, in 6 veranschaulichten Ausführungsbeispiel verringert sich die Konzentration von Phosphor (P) ausgehend von der Unterseite 12 in der vertikalen Richtung v hin zur Oberseite 11, so dass sich der Diffusionstail der Phosphorkonzentration innerhalb des Diffusionstails der Arsenkonzentration befindet.
  • Indem die Dotierstoffpegel von Phosphor (P) und Arsen (As) sehr ähnlich gewählt werden, kann ein zweistufiges Feldstopp-Profil realisiert werden, was beispielsweise dann sehr vorteilhaft sein kann, wenn die Avalanche-Festigkeit erhöht und/oder die Empfindlichkeit gegenüber kosmischer Strahlung verringert werden soll.
  • Die Dicke d33 der Feldstoppzone 33 kann beispielsweise im Bereich von 3 µm bis 20 µm oder im Bereich von 5 µm bis 10 µm liegen. Allerdings können, falls gewünscht, Dicken von unter 3 µm oder von über 20 µm ebenso verwendet werden. Die Konzentration c2 an der Grenzfläche zwischen der Feldstoppzone 33 und der n-dotierten Halbleiterzone 1 kann beispielsweise im Bereich von einigen 1018 cm-3 bis 1019 cm-3 liegen. Ungeachtet der oben erwähnten Werte für die Dicke d33 und die Konzentration c2 kann die Konzentration c1 im Bereich von 0,1 c2 bis 0,5 c2 liegen. Die oben erwähnten Werte und Zusammenhänge zwischen den Konzentrationen c1, c2, c3 und der Dicke d33 können auf jeden Dotierstoff angewendet werden, der in dem Halbleitergrundmaterial des Halbleiterkörpers 100 eine n-Dotierung bewirkt.
  • Bei dem Beispiel gemäß 5, welches sich auf Silizium als Grundmaterial des Halbleiterkörpers 100 bezieht, ist die Konzentration der n-dotierenden Dotierstoffe (durchgezogene Linie) gleich der Summe der Konzentrationen von Phosphor (P; gestrichelte Linie) und Arsen (As; gepunktete Linie). Innerhalb der ersten Halbleiterzone 1 sinkt die Konzentration von Arsen (As) in der vertikalen Richtung v monoton. Innerhalb der angrenzenden Feldstoppzone 33 sinkt die Konzentration von Arsen (As) in der vertikalen Richtung v weiter monoton und fällt dann rapide, mit einem kurzen Diffusionstail, innerhalb des Übergangsbereichs zwischen der Feldstoppzone 33 und der angrenzenden Driftzone 34 auf Null ab. Sobald die Konzentration von Arsen (As) gleich Null ist, resultiert die Konzentration der n-dotierenden Dotierstoffe (durchgezogene Linie) allein aus der Konzentration von Phosphor (P).
  • Mit dem oben erwähnten Verfahren und dessen Abwandlungen ist es möglich, eine stark n-dotierte Halbleiterzone 1 herzustellen, die einen spezifischen elektrischen Widerstand kleiner oder gleich 1,5 mΩ·cm besitzt. Im Fall von Arsen (As) als n-dotierendem Dotierstoff würde ein in diesem Bereich liegender spezifischer Widerstand erreicht durch die Verwendung einer 10%-igen Lösung eines Vorläufers AsH3 gelöst in molekularem Wasserstoff (H2), d. h., das volumetrische Verhältnis von AsH3 Molekülen zu Wasserstoffmolekülen beträgt während der Gasphasenabscheidung zur Herstellung der stark n-dotierten Halbleiterzone 1:10.
  • Zusammengefasst kann eine n-dotierte Halbleiterzone 1 wie oben erläutert auf einem Träger 2 hergestellt werden. Nachfolgend kann der Träger 2 in jeder beliebigen Phase der weiteren Verarbeitung entfernt werden. Daher kann es sich bei der stark n-dotierten Halbleiterzone 1 auch um ein Halbleitersubstrat handeln, das lediglich aus der stark n-dotierten Halbleiterzone 1 besteht, oder um einen Teil einer Halbleiteranordnung oder eines Halbleiterbauelements, die bzw. das zusätzliche Elemente wie beispielsweise p-dotierte Halbleiterzonen etc. aufweist, wie die erwähnten Drain-Down Transistoren (MOSFETs, IGBTs, CoolMOS Bauelemente oder andere Bauelemente mit Kompensationsstruktur). Prinzipiell ist es möglich, ausgehend von einer stark n-dotierten Halbleiterzone 1, die mit einem der vorangehend beschriebenen Verfahren hergestellt wurde, jedes beliebige Halbleiterbauelement zu erzeugen, das eine stark n-dotierte Halbleiterzone benötigt.
  • Der Dotierstofflevel in der Halbleiterzone 1 hängt von der späteren elektrischen Funktion dieser Schicht ab. Beispielsweise liegt bei Anwendungen für Niedervoltbauelemente eine typische Untergrenze der Konzentration der n-dotierenden Dotierstoffe bei etwa 5·1019cm-3. Wenn die Halbleiterzone 1 wenigstens teilweise einen Beitrag zum Einschaltwiderstand RON des herzustellenden Bauelements leistet, sollte diese Dotierung so hoch wie möglich gewählt werden, was außerdem den Übergangswiderstand zwischen dem Halbleiter zu einer auf diesen aufgebrachten Rückseitenmetallisierung verringert.
  • Gemäß einem weiteren, in 7 gezeigten Beispiel kann die Dotierstoffkonzentration der stark n-dotierten Halbleiterzone 1 ausgehend von der Rückseite 12 der stark n-dotierten Halbleiterzone 1 bis zu einer Tiefe von etwa d1', welche 40% bis 80% der Dicke d1 der stark n-dotierten Halbleiterzone beträgt, konstant oder im Wesentlichen konstant sein und dann weiter in Richtung der Oberseite 11 der stark n-dotierten Halbleiterzone 1 für deren verbleibende Restdicke schrittweise abfallen. In 7 ist der Wert der Konzentration der n-dotierenden Dotierstoffe an der Oberseite 11 mit c2 bezeichnet. Beispielsweise kann c2 kleiner oder gleich 0,5 c3 (50%), kleiner oder gleich 0,3 c3 (30%), oder kleiner oder gleich 0,1 c3 (10%) sein, wobei c3 dem Wert der Konzentration der n-dotierenden Dotierstoffe an der Unterseite 12 der stark n-dotierten Halbleiterzone 1 entspricht.
  • Wie weiterhin in 8 gezeigt ist, ermöglicht die vorliegende Erfindung, dass die Durchbiegung b insbesondere einer n-dotierten Halbleiterzone 1, die einen großen Durchmesser D1 besitzt und die auf einem p-dotierten Träger 2 angeordnet ist, in einem akzeptablen, niedrigen Bereich gehalten wird, was wie erläutert durch die Verwendung von zwei oder mehr Dotierstoffen möglich wird, von denen zumindest einer die eine Gitterkonstante des undotierten Halbleitergrundmaterials verändernde Wirkung eines oder mehrerer der anderen Dotierstoffe vollständig oder wenigstens teilweise kompensiert. Beispielsweise kann dadurch eine Durchbiegung b von kleiner oder gleich 50 µm, kleiner oder gleich 30 µm, oder gar kleiner oder gleich 20 µm erreicht werden. Die Art der elektrisch aktiven und/oder inaktiven Dotierstoffe der ersten Halbleiterzone 1 und des p-dotierten Trägers 2 sind so gewählt, dass sie mit dem Halbleitergrundmaterial auf geeignete Weise derart zusammenwirken, dass eine erforderliche, geringe Durchbiegung b erreicht wird. Die oben erwähnten Obergrenzen der Durchbiegung b können für jeden Wafer gelten, der einen großen Durchmesser D1 aufweist, d. h. der wenigstens 200 mm, wenigstens 250 mm, wenigstens 300 mm oder wenigstens 450 mm beträgt, und der eine n-dotierte Halbleiterzone 1 aufweist, die auf dem p-dotierten Träger 2 angeordnet ist. Im Sinn der vorliegenden Erfindung wird als Durchbiegung b die maximale Abweichung der Oberseite 11 der Halbleiterzone 1 von einer Ebene E angesehen, die (fiktiv) auf die Oberseite 11 aufgelegt ist, wenn der Träger 2 mit seiner der Halbleiterzone 1 abgewandten Seite und bei einer Temperatur von 20 °C auf eine ebene, horizontal ausgerichtete Ebene aufgelegt ist. Dabei ist die Oberseite 11 die Seite der n-dotierten Halbleiterzone 1, welche dem p-dotierten Träger 2 abgewandt ist.
  • Die 9A und 9B, welche den 2B bzw. 2C entsprechen, veranschaulichen ein Verfahren zur Herstellung eines Superjunction-Halbleiterbauelements. Das Verfahren ist im Wesentlichen identisch mit den oben unter Bezugnahme auf die 2A bis 2D erläuterten Verfahren. Der einzige Unterschied besteht darin, dass in der epitaktischen Schicht zur Realisierung der für ein Superjunction-Bauelement erforderlichen Kompensationsstruktur zusätzliche Säulen 4" (9B), die die Driftzone 3 enthält, hergestellt werden, so dass die Säulen 4" in die Driftzone 3 eingebettet sind. Eine jede der Säulen 4" besitzt einen Leitungstyp (hier: p), welcher dem Leitungstyp (hier: n) der Driftzone 3 entgegengesetzt ist, und kontaktiert wenigstens eine der Bodyzonen 4.
  • Zur Herstellung der Säulen 4" kann in der Driftzone 3 eine Anzahl von Gebieten 4' (9A) erzeugt werden, die einen Leitungstyp entgegengesetzt zum Leitungstyp der Driftzone 3 aufweisen, um voneinander beabstandete Stapel auszubilden, in denen jeweils einige der Gebiete 4' in einer vertikalen Richtung v übereinander und voneinander beabstandet angeordnet sind. Hierbei können die in die Driftzone 3 eingebetteten Gebiete 4' dadurch hergestellt werden, dass wie vorangehend unter Bezugnahme auf 2A erläutert eine epitaktische Schicht 3 erzeugt wird, wobei aber der Epitaxieprozess einige Male unterbrochen wird, um Doptierstoffe in die (noch nicht fertig gestellte) Epitaxieschicht 3 auf dieselbe Weise zu implantieren, wie dies vorangehend unter Bezugnahme auf 2B erläutert wurde. Das bedeutet, die Schichten mit den Gebieten 4' können vom Prinzip her auf dieselbe Weise hergestellt werden wie die Bodyzonen 4. In einem nachfolgenden Temperschritt wachsen die Gebiete 4' eines jeden Stapels in der vertikalen Richtung v zusammen und bilden so jeweils eine der in 9B gezeigten Säulen 4".

Claims (18)

  1. Halbleiteranordnung, die aufweist: eine auf einem Halbleiterträger (2) angeordnete erste Halbleiterzone (1) eines ersten Leitungstyps (n), die ein Halbleitergrundmaterial aufweist, das mit einem ersten Dotierstoff und einem zweiten Dotierstoff dotiert ist, wobei der erste Dotierstoff Phosphor und der zweite Dotierstoff Arsen oder Antimon ist und das Halbleitergrundmaterial Silizium oder Siliziumkarbid ist, und eine auf der ersten Halbleiterzone (1) angeordnete Epitaxieschicht (3), die eine niedrigere Dotierungskonzentration als die erste Halbleiterzone (1) aufweist, und eine in der Epitaxieschicht (3) angeordnete Bauelementzone (4, 5) eines Halbleiterbauelements, wobei die erste Halbleiterzone (1) eine dem Halbleiterträger (2) zugewandte Unterseite (12) und eine dem Halbleiterträger (2) abgewandte Oberseite (11) aufweist und wobei der erste Dotierstoff, ausgehend von der Unterseite (12) in einer zur Unterseite (12) senkrechten vertikalen Richtung (v) weg vom Halbleiterträger (2) eine Konzentration besitzt, die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) graduell verringert, die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) zunächst graduell erhöht und dann verringert, oder die bis zu einem ersten Abstand (d1') von der Unterseite (12) eine Konzentration besitzt, die konstant oder im Wesentlichen konstant ist und sich dann in Richtung der Oberseite (11) graduell verringert, wobei der erste Abstand (d1') 40% bis 80% der Dicke (d1) der ersten Halbleiterzone (1) beträgt und wobei die Dotierstoffkonzentration beim ersten Abstand (d1') kleiner oder gleich 50%, kleiner oder gleich 30% oder kleiner oder gleich 10% der Dotierstoffkonzentration an der Unterseite (12) ist.
  2. Halbleiteranordnung nach Anspruch 1, bei der der Halbleiterträger (2) eine zweite Halbleiterzone von einem zum ersten Leitungstyp (n) komplementären zweiten Leitungstyp (p) aufweist; oder aus einer zweiten Halbleiterzone von einem zum ersten Leitungstyp (n) komplementären zweiten Leitungstyp (p) besteht.
  3. Halbleiteranordnung nach Anspruch 1, bei der der Halbleiterträger (2) eine zweite Halbleiterzone vom ersten Leitungstyp (n) aufweist oder aus einer zweiten Halbleiterzone vom ersten Leitungstyp (n) besteht.
  4. Halbleiteranordnung nach Anspruch 1, bei der die Bauelementzone (4, 5) eine Bodyzone oder Sourcezone eines Transistors ist.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die erste Halbleiterzone (1) zusätzlich einen oder eine beliebige Kombination der folgenden härtenden Dotierstoffe aufweist: Sauerstoff; Stickstoff; Sauerstoff und Stickstoff.
  6. Halbleiteranordnung nach Anspruch 6, bei der die erste Halbleiterzone (1) Stickstoff mit einer mittleren Konzentration von 2·1014 bis 5·1015 Stickstoffatomen/cm3, oder von 5·1014 bis 2·1015 Stickstoffatomen/cm3 aufweist.
  7. Halbleiteranordnung nach einem der vorangehenden Ansprüche, die, in einer lateralen Richtung (r) eine Abmessung (D1) von wenigstens 200 mm, von wenigstens 250 mm, von wenigstens 300 mm, oder von wenigstens 450 mm aufweist.
  8. Halbleiteranordnung nach Anspruch 7, bei der die erste Halbleiterzone (1) in einer zur lateralen Richtung (r) senkrechten vertikalen Richtung (v) eine Dicke (d1) im Bereich von 50 µm bis 200 µm oder im Bereich von 60 µm bis 180 µm aufweist.
  9. Halbleiteranordnung nach Anspruch 2, bei der der zweite Leitungstyp „p“ ist und bei der der Halbleiterträger (2) Bor aufweist.
  10. Halbleiteranordnung nach Anspruch 9, bei der die erste Halbleiterzone (1) und der Halbleiterträger (2) unmittelbar aneinander angrenzen und dabei einen pn-Übergang (5) ausbilden.
  11. Halbleiteranordnung nach Anspruch 1, bei der auf dem Halbleiterträger (2) ein Halbleiterbauelement angeordnet ist; das Halbleiterbauelement ein Source- oder Kollektor-Halbleitergebiet aufweist, sowie ein n-dotiertes Drain- oder Emitter-Halbleitergebiet aufweist; und das n-dotierte Drain- oder Emitter-Halbleitergebiet durch die erste Halbleiterzone (1) gebildet ist.
  12. Verfahren zur Herstellung einer Halbleiteranordnung das aufweist: epitaktisches Aufwachsen einer ersten Halbleiterzone (1) eines ersten Leitungstyp (n) auf einem Halbleiterträger (2) eines zu dem ersten Leitungstyps komplementären zweiten Leitungstyps; epitaktisches Aufwachsen einer Epitaxieschicht (3) die eine niedrigere Dotierungskonzentration als die erste Halbleiterzone (1) aufweist, auf der ersten Halbleiterzone (1); und Herstellen einer Bauelementzone (4, 5) eines Halbleiterbauelements in der Epitaxieschicht, wobei die erste Halbleiterzone (1) ein Halbleitergrundmaterial aufweist und während des epitaktischen Aufwachsens mit einem ersten Dotierstoff und einem zweiten Dotierstoff dotiert wird, wobei der erste Dotierstoff Phosphor und der zweite Dotierstoff Arsen oder Antimon ist und das Halbleitergrundmaterial Silizium (Si) oder Siliziumkarbid ist, wobei die erste Halbleiterzone (1) eine dem Halbleiterträger (2) zugewandte Unterseite (12) und eine dem Halbleiterträger (2) abgewandte Oberseite (11) aufweist und so hergestellt wird, dass der erste Dotierstoff, ausgehend von der Unterseite (12) in einer zur Unterseite (12) senkrechten vertikalen Richtung (v) weg vom Halbleiterträger (2) eine Konzentration besitzt, die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) graduell verringert, die sich hin zur Oberseite (11) der n-dotierten ersten Halbleiterzone (1) zunächst graduell erhöht und dann verringert, oder die bis zu einem ersten Abstand (d1') von der Unterseite (12) eine Konzentration besitzt, die konstant oder im Wesentlichen konstant ist und sich dann in Richtung der Oberseite (11) graduell verringert, wobei der erste Abstand (d1') 40% bis 80% der Dicke (d1) der ersten Halbleiterzone (1) beträgt und wobei die Dotierstoffkonzentration beim ersten Abstand (d1') kleiner oder gleich 50%, kleiner oder gleich 30% oder kleiner oder gleich 10% der Dotierstoffkonzentration an der Unterseite (12) ist.
  13. Verfahren nach Anspruch 12, bei dem der Halbleiterträger (2) eine zweite Halbleiterzone von einem zum ersten Leitungstyp (n) komplementären zweiten Leitungstyp (p) aufweist; oder aus einer zweiten Halbleiterzone von einem zum ersten Leitungstyp (n) komplementären zweiten Leitungstyp (p) besteht.
  14. Verfahren nach Anspruch 12 oder 13, bei dem der Halbleiterträger (2) von der ersten Halbleiterzone (1) entfernt wird.
  15. Verfahren nach Anspruch 14, bei dem auf dem Halbleiterträger (2), bevor dieser entfernt wird, eine Halbleiterbauelement hergestellt wird, und bei dem die erste Halbleiterzone (1) oder ein Teil der ersten Halbleiterzone (1) einen Bestandteil des Halbleiterbauelements bildet.
  16. Verfahren nach Anspruch 15, bei dem aus der ersten Halbleiterzone (1) ein n-dotiertes Drain- oder Emitter-Halbleitergebiet des Halbleiterbauelements hergestellt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, bei dem: in der epitaktischen Schicht (3) eine Feldstoppzone (33) hergestellt wird, indem ein oder mehrere elektrisch aktive Dotierstoffe in die epitaktische Schicht (3) eindiffundiert werden.
  18. Verfahren nach Anspruch 17, bei dem: die Feldstoppzone (33) als Dotierstoffe Phosphor und Arsen aufweist.
DE102013204275.2A 2012-03-14 2013-03-12 Halbleiteranordnung Active DE102013204275B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/419,469 2012-03-14
US13/419,469 US9306010B2 (en) 2012-03-14 2012-03-14 Semiconductor arrangement

Publications (2)

Publication Number Publication Date
DE102013204275A1 DE102013204275A1 (de) 2013-09-19
DE102013204275B4 true DE102013204275B4 (de) 2022-01-05

Family

ID=49044187

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013204275.2A Active DE102013204275B4 (de) 2012-03-14 2013-03-12 Halbleiteranordnung

Country Status (3)

Country Link
US (2) US9306010B2 (de)
CN (1) CN103311279B (de)
DE (1) DE102013204275B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157577B (zh) * 2014-08-26 2016-11-02 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
US10403711B2 (en) 2016-02-24 2019-09-03 General Electric Company Designing and fabricating semiconductor devices with specific terrestrial cosmic ray (TCR) ratings
KR102456898B1 (ko) * 2016-03-17 2022-10-19 삼성에스디에스 주식회사 데이터 신호의 표준 패턴 생성 방법 및 그 장치
US10577720B2 (en) 2017-01-04 2020-03-03 Cree, Inc. Stabilized, high-doped silicon carbide
US10522354B2 (en) * 2017-06-08 2019-12-31 Lam Research Corporation Antimony co-doping with phosphorus to form ultrashallow junctions using atomic layer deposition and annealing
DE102018111213A1 (de) 2018-05-09 2019-11-14 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren
JP7405517B2 (ja) * 2019-03-29 2023-12-26 ローム株式会社 半導体装置
CN110246888A (zh) * 2019-04-30 2019-09-17 上海功成半导体科技有限公司 超结器件结构及其制备方法
DE102019116228B4 (de) * 2019-06-14 2023-09-28 centrotherm international AG Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung
CN110957351A (zh) * 2019-12-17 2020-04-03 华羿微电子股份有限公司 一种超结型mosfet器件及制备方法
US11955482B2 (en) * 2020-05-18 2024-04-09 Intel Corporation Source or drain structures with high phosphorous dopant concentration

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4332627A (en) 1979-04-30 1982-06-01 International Business Machines Corporation Method of eliminating lattice defects in a semiconductor device
US4629520A (en) 1983-08-30 1986-12-16 Fujitsu Limited Method of forming shallow n-type region with arsenic or antimony and phosphorus
US20060073679A1 (en) 2004-10-06 2006-04-06 Airaksinen Veli M CVD doped structures
US20060138607A1 (en) 2002-02-20 2006-06-29 Fuji Electric Co., Ltd. Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof
US20080001158A1 (en) 2006-06-29 2008-01-03 Cree, Inc. Silicon carbide switching devices including p-type channels and methods of forming the same
US20120032229A1 (en) 2010-08-09 2012-02-09 Siltronic Ag Silicon Wafer And Production Method Thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3485684A (en) * 1967-03-30 1969-12-23 Trw Semiconductors Inc Dislocation enhancement control of silicon by introduction of large diameter atomic metals
US3812519A (en) * 1970-02-07 1974-05-21 Tokyo Shibaura Electric Co Silicon double doped with p and as or b and as
JPS5322029B2 (de) * 1973-12-26 1978-07-06
US5245204A (en) * 1989-03-29 1993-09-14 Canon Kabushiki Kaisha Semiconductor device for use in an improved image pickup apparatus
US6274464B2 (en) * 1998-02-06 2001-08-14 Texas Instruments Incorporated Epitaxial cleaning process using HCL and N-type dopant gas to reduce defect density and auto doping effects
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
US7138291B2 (en) * 2003-01-30 2006-11-21 Cree, Inc. Methods of treating a silicon carbide substrate for improved epitaxial deposition and resulting structures and devices
US20050124151A1 (en) 2003-12-04 2005-06-09 Taiwan Semiconductor Manufacturing Co. Novel method to deposit carbon doped SiO2 films with improved film quality
DE102005013831B4 (de) 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法
US20070148890A1 (en) * 2005-12-27 2007-06-28 Enicks Darwin G Oxygen enhanced metastable silicon germanium film layer
US7825003B2 (en) * 2007-06-26 2010-11-02 International Business Machines Corporation Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US20090045458A1 (en) * 2007-08-15 2009-02-19 Advanced Micro Devices, Inc. Mos transistors for thin soi integration and methods for fabricating the same
JP5027066B2 (ja) 2008-06-27 2012-09-19 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5552627B2 (ja) * 2009-01-15 2014-07-16 並木精密宝石株式会社 エピタキシャル成長用内部改質基板及びそれを用いて作製される結晶成膜体、デバイス、バルク基板及びそれらの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4332627A (en) 1979-04-30 1982-06-01 International Business Machines Corporation Method of eliminating lattice defects in a semiconductor device
US4629520A (en) 1983-08-30 1986-12-16 Fujitsu Limited Method of forming shallow n-type region with arsenic or antimony and phosphorus
US20060138607A1 (en) 2002-02-20 2006-06-29 Fuji Electric Co., Ltd. Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof
US20060073679A1 (en) 2004-10-06 2006-04-06 Airaksinen Veli M CVD doped structures
US20080001158A1 (en) 2006-06-29 2008-01-03 Cree, Inc. Silicon carbide switching devices including p-type channels and methods of forming the same
US20120032229A1 (en) 2010-08-09 2012-02-09 Siltronic Ag Silicon Wafer And Production Method Thereof

Also Published As

Publication number Publication date
US20130240902A1 (en) 2013-09-19
US9306010B2 (en) 2016-04-05
US9698247B2 (en) 2017-07-04
DE102013204275A1 (de) 2013-09-19
CN103311279B (zh) 2017-07-07
US20160197164A1 (en) 2016-07-07
CN103311279A (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
DE102013204275B4 (de) Halbleiteranordnung
DE112010000953B4 (de) Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
DE60101069T2 (de) Siliziumkarbid und Verfahren zu seiner Herstellung
DE102007047231B4 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE3225398C2 (de)
DE112011102787B4 (de) Epitaxialwafer und Halbleitereinrichtung
DE112014001050B4 (de) Transistor mit isoliertem gate und temperaturkompensation
EP1997156B1 (de) Verfahren zur herstellung eines halbleiterbauelementes mit einem gezielt dotierten oberflächenbereich unter verwendung von aus-diffusion und entsprechendes halbleiterbauelement
DE102013007215A1 (de) Leistungsvorrichtung und Herstellungsverfahren hierfür
DE2455730B2 (de) Feldeffekt-Transistor
DE112008001470B4 (de) Prozess zum Herstellen eines Silizium-Einkristalls und hochdotiertes n-leitendes Halbleitersubstrat
DE112016004430T5 (de) Verfahren zur Herstellung eines Siliziumkarbid-Epitaxiesubstrats, Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung und Vorrichtung zur Herstellung eines Siliziumkarbid-Epitaxiesubstrats
DE112019007609T5 (de) Halbleitereinheit und herstellungsverfahren für dieselbe
DE102017121693B4 (de) Dotierungsverfahren
DE102004004555A1 (de) Verfahren zur Herstellung von hoch dotierten Halbleiterscheiben und versetzungsfreie, hoch dotierte Halbleiterscheiben
DE102011010112A1 (de) Struktur und Verfahren zur Formgebung eines Grabenbodens in Silizium nach der Oxidation
DE112011105316T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
EP0005744B1 (de) Verfahren zum Aufwachsen von Epitaxieschichten auf selektiv hochdotierten Siliciumsubstraten
DE102017117306A1 (de) Verfahren zum Herstellen einer Leistungshalbleitervorrichtung mit einer reduzierten Sauerstoffkonzentration
EP1148544A1 (de) Verfahren zum Dünnen eines Substrats
EP1701386A1 (de) Verfahren zur Integration von zwei Bipolartransistoren in einem Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung
DE2154386B2 (de) Verfahren zum Herstellen einer epitaktischen Halbleiterschicht auf einem Halbleitersubstrat durch Abscheiden aus einem Reaktionsgas/Trägergas-Gemisch
DE102017106202B4 (de) Verfahren zum herstellen einer halbleitervorrichtung, umfassend eine ätzung eines halbleitermaterials
DE69821560T2 (de) Epitaxieverfahren auf einem Siliciumsubstrat mit durch Arsen hochdotierten Gebieten

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative