TWI294144B - Etching method and plasma etching processing apparatus - Google Patents

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TWI294144B
TWI294144B TW091137503A TW91137503A TWI294144B TW I294144 B TWI294144 B TW I294144B TW 091137503 A TW091137503 A TW 091137503A TW 91137503 A TW91137503 A TW 91137503A TW I294144 B TWI294144 B TW I294144B
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Shimonishi Satoshi
Matsumoto Takanori
Horiguchi Katsumi
Yamamoto Kenji
Higuchi Fumihiko
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Tokyo Electron Ltd
Toshiba Kk
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Description

1294144 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【發明戶斤屬之技術領域3 技術領域 本發明係有關於一種蝕刻方法及電漿蝕刻處理裝置。 5 【先前技術】 背景技術 近年來，與半導體元件之高密度化、高集積化相輔相 成而產生了形成具有高長寬比之孔之必要性。且，所形成 之孔係以側壁係相對於孔開口部面大略呈垂直且平滑之適 10 當形狀者為佳。 於石夕層形成此種具有高長寬比之孔之方法有：於氣密 處理容器内將載置被處理體之下部電極之溫度例如設定為 60°C以下，並使用HBr氣體、NF3氣體及02氣體之混合氣 體或HBr氣體、SF6氣體及02氣體之混合氣體來作為處理 15 氣體，且將處理容器内之壓力設定為150mTorr以下來進行 蝕刻處理之方法。 又，其他方法有：如日本專利公開公報特開平6 — 163478號公報中所揭示，於氣密處理容器内將HBr氣體、 SiF4氣體、SF6氣體及含有He氣體之02氣體之混合氣體 20 作為處理氣體來使用，並將處理容器内之壓力設定為50〜 150mTorr，且賦予相對電場垂直之lOOGauss以下之磁場而 進行#刻之方法。 然而，上述第1方法中，於蝕刻時，被蝕刻材矽之蝕 刻速度相對於作為遮罩使之矽氧化膜之蝕刻速度之比所 1294144 玖、發明說明 表示之触刻選擇比（以下僅稱為#刻選擇比）不足，對於確 保必要之遮罩殘餘量並於矽形成深孔是困難的。 又，特開平6 — 163478號公報中，揭示關於寬度1〜 120μιη之溝（trench)之形成，然而，卻未揭示關於具有Ιμηι 5 以下（例如0.2μιη)之細微孔徑（或溝寬）之孔（或、溝）之形成。 有鑑於以往之蝕刻方法及電漿蝕刻處理裝置所具有之 前述問題，本發明之目的係提供一種將具有高長寬比之微 小之孔（或溝）於矽層形成適當形狀之新且業經改良之蝕刻 方法及電漿蝕刻處理裝置。/ 10 【發明内容】 發明之揭示 為了解決前述課題，藉由本發明之一觀點則可提供一 種蝕刻方法，其係於氣密處理容器内使用預先形成圖案之 遮罩而藉由含有混合氣體之處理氣體來蝕刻被處理體之矽 15 層者，且該混合氣體係於HBr氣體、02氣體及SiF4氣體 中添加SF6氣體與NF3氣體之兩者或任一者，又，係對載 置被處理體之下部電極施加第1頻率之第1高頻電力及比 第1頻率更低之第2頻率之第2高頻電力者。 又，前述第1頻率係以27.12MHz以上，第2頻率係 20 以3·2ΜΗζ者為佳。亦可構成於氣密處理容器内形成垂直 於電場之水平磁場，例如強度在被處理體中心部為 170Gauss以上之水平磁場。 又，可作成前述下部電極之溫度為70°C以上、250°C 以下，處理容器内之壓力為150mTorr以上、500mTorr以 1294144 玖、發明說明 下。又，處理氣體之流量係可作成HBr氣體為100〜 600sccm，〇2 氣體為 2 〜60sccm，SiF4 氣體為 2 〜50sccm。 又，使用SF6氣體時可將其流量作成1〜60sccm，使用NF3 氣體時可將其流量作成2〜80sccm。 5 又，藉由蝕刻形成之孔或溝之長寬比可為30以上。預 先形成圖案之遮罩係以至少含有矽氧化膜層者為佳。再者 ，被蝕刻材料之矽層蝕刻量相對於遮罩之肩部蝕刻量之比（ 蝕刻選擇比）可為6以上。若藉由這些方法，則可將如孔徑 (孔之直徑）或溝寬為Ιμιη以下之具有高長寬比之孔或溝於 10 矽層形成適當之形狀。/
為了解決前述課題，藉由本發明之其他觀點則可提供 一種蝕刻方法，其係於氣密處理容器内使用預先形成圖案 之遮罩而藉由含有混合氣體之處理氣體來蝕刻被處理體之 矽層時，對載置被處理體之下部電極施加第1頻率之第1 15 高頻電力及比該第1頻率更低之第2頻率之第2高頻電力 者，且該混合氣體係於HBr氣體、02氣體及SiF4氣體中 添加SF6氣體與NF3氣體之兩者或任一者，又，該蝕刻方 法包含有：第1程序，係將矽層上部蝕刻為、漏斗形狀者； 及第2程序，係接著第1程序而將殘|之矽層蝕刻成截南 20 係相對於被處理體表面大略呈垂直之平滑面者V 又，前述第2程序係可藉由相較第1程序增大第2高 頻電力之方式來進行。又，第2程序更可藉由複數之程序 來進行。第2程序所包含複數之程序中，第2高頻電力及 〇2氣體之流量可依各程序而不同。特別是第2程序所匕含 1294144 玖、發明說明 複數之程序係於愈後面之程序愈增加〇2氣體之流量者為佳 。若藉由這些方法，則可將所形成之孔或溝之形狀控制為 更適當。 為了解決前述課題，藉由本發明之其他觀點則可提供 5 一種電漿蝕刻處理裝置，其係於氣密處理容器内使用預先 形成圖案之遮罩而藉由含有混合氣體之處理氣體來蝕刻被 處理體之矽層者，且該混合氣體係於HBr氣體、02氣體及 SiF4氣體中添加SF6氣體與NF3氣體之兩者或任一者，又 ，係構成為對載置被處理體之下部電極施加第1頻率之第 10 1高頻電力及比第1頻率更低之第2頻率之第2高頻電力 者。 在此，係以作成第1頻率為27.12MHz以上，第2頻 率為3·2ΜΗζ者較為理想。又，係以於氣密處理容器内形 成垂直於電場之水平磁場者為佳，其強度可作成在被處理 15 體中心部為170Gauss以上。又，下部電極之溫度係以70 °C以上、250°C以下，處理容器内之壓力係以150mTorr以 上、500mTorr以下者為佳0 為了解決前述課題，藉由本發明之其他觀點則可提供 一種電漿蝕刻處理裝置，其係於氣密處理容器内使用預先 20 形成圖案之遮罩而藉由含有混合氣體之處理氣體來蝕刻被 處理體之矽層者，且該混合氣體係於HBr*氣體、02氣體及 SiF4氣體中添加SF6氣體與NF3氣體之兩者或任一者，又 ，係對載置被處理體之下部電極施加頻率13.56MHz之高 頻電力，且於氣密處理容器内形成垂直於電場且強度在被 10 1294144 玖、發明說明 處理體中心部為170Gauss以上之水平磁場，又，下部電極 之溫度為70°C以上、250°C以下，處理容器内之壓力為 150mTorr 以上、500mTorr 以下者0 若藉由此構成，則可以適當之形狀於矽層形成孔徑或 5 溝寬為Ιμιη以下且具有高長寬比之孔。 另，本說明書中lmTorr係作成（10_3xl01325/760)Pa， lsccm 係作成（10_6/60)m3/sec。 圖式簡單說明 第1圖係顯示有關本發明第1實施形態之電漿蝕刻裝 10 置之構成之概略截面圖。 第2圖係顯示第1實施形態中蝕刻前被處理體之構成 之概略截面圖。 第3圖係顯示第1實施形態中蝕刻後被處理體之構成 之概略截面圖。 15 第4(a)至4(c)圖係顯示第1實施形態中各參數之壓力 依存性之圖。 第5(a)至5(c)圖係顯示第1實施形態中各參數之下部 電極溫度依存性之圖。 第6(a)至6(c)圖係顯示第1實施形態中各參數之SiF4 20 氣體之添加效果之圖。 第7(a)、7(b)圖係顯示第1實施形態中矽氧化膜層之 蝕刻率之SiF4氣體流量依存性之圖。 第8(a)至8(c)圖係顯示第2實施形態中各參數之壓力 依存性之圖。 1294144 玖、發明說明 第9(a)至9(c)圖係顯示第2實施形態中各參數之下部 電極溫度依存性之圖。 第10(a)至10(c)圖係顯示第2實施形態中各參數之 SiF4氣體之添加效果之圖。 5 第11(a)、11(b)圖係顯示第2實施形態中矽氧化膜層之 蝕刻率之SiF4氣體流量依存性之圖。 I：實施方式3 發明之較佳實施形態 以下一面參照附圖一面詳細說明有關本發明之蝕刻方 10 法及電漿蝕刻處理裝置之較佳實施形態。另，於本說明書 及圖示中，實質上具有同一機能構成之構成要素係附上同 一符號而省略重複說明。 (第1實施形態） 第1圖係顯示有關本發明第1實施形態之電漿蝕刻裝 15 置100之構成之概略截面圖。如第1圖所示，電漿蝕刻裝 置100之處理容器102係例如由表面施行陽極氧化處理而 形成氧化鋁膜之鋁所構成，同時接地。 於處理容器102内係配置有載置被處理體如半導體晶 圓W之兼作承受器之下部電極104。下部電極104係藉由 20 昇降軸（未示於圖中）而上下自由移動。 於下部電極104側面下部之部分係形成絕緣材之石英 構件105，以及與伸縮囊109接觸之導電構件107。伸縮囊 109係由如不鏽鋼所構成，且與處理容器102接觸。藉此 ，導電構件107係經由伸縮囊109及處理容器102而接地 12 1294144 玖、發明說明 。再者，設置有伸縮囊罩111以包圍石英構件1〇5、導電 構件107及伸縮囊109。 於下部電極104之載置面係設置有連接高壓直流電源 之靜電夾盤110。調焦環112係配置為包圍靜電夹盤 5 110 〇 * 經由整合器116，2系統之高頻電源，即，第J高頻電 源118及第2高頻電源138係與下部電極104連接。第i 高頻電源118之頻率（所謂第丨^率）係設定為比第2高頻 電源138之頻率（所謂第2頻率）更高。依此，賦予2系統 1〇之高頻電力並藉由將這些電力分別獨立增控制，防止所形 成之孔之侧壁削減為曲線狀之彎曲現象等，可更適當地控 制形狀。 上述第1頻率係以作成如27· 12MHz以上者為佳。特 別是處理空間沒有磁場時係以作成2712MHz以上者為佳 15。然而’若為設置有磁石13G等，於處理空間具有磁場時 ，則如後所述，亦可將第！頻率作成13·56ΜΗζ。此係由於 藉由上述磁場提高電漿密度而可增加矽之蝕刻率所致。上 述第2頻率係以設定為如3·2ΜΗζ者為佳。 又，於處理容器102之上部係具有經由處理容器1〇2 20而接地之上部電極124。於上部電極124設置有導入處理 氣體之多數之氣體吐出孔126，且連接氣體供給源（未示於 圖中）並將處理氣體供給至處理空間122内。/ 於處理谷器102之外部係配置有賦予處理空間122水 平磁暴之磁石130。藉由磁石130而於處理空間122形成 13 1294144 玖、發明說明 例如在被處理中央部為170Gauss之磁場。依此，若藉由磁 石130之磁場為n〇Gauss以上時，則高頻電源亦可作成如 13·56ΜΗζ之單一構成。 於處理容器102之下部係設置有連接真空泵等之排氣 5系統（未示於圖中）之排氣孔128，且構成為可將處理容器 102内保持為預定之真空度。 其次，一面參照第1及2圖，一面說明前述電漿蝕刻 裝置100之動作。第2圖係顯示姓刻前被處理體2〇〇之構 成之概略截面圖。 * 10 如第2圖所示，被處理體200係例如使用直徑2〇〇mm 之半導體晶圓w,且藉由光刻程序於表面形成直徑200nm 之孔狀圖案之抗蝕層202。於抗蝕層202之下層係形成厚 度約700〜2200nm之例如為CVD氧化膜之矽氧化膜層 (Si〇2膜）204。於該矽氧化膜層204之下層係形成厚度約 15 200nm之矽氮化膜層（siN膜）206。於該矽氮化膜層206之 下層係形成厚度數nm以下之閘極絕緣膜之矽熱氧化膜層 (Si02 膜）208。 於依此構成之被處理體200中，將抗蝕層202作為遮 罩而藉由蝕刻處理預先對矽氧化膜層204、矽氮化膜層206 20 及矽熱氧化膜層208施行預定之圖案形成，然後除去抗蝕 層202。藉此，矽氧化膜層204及矽氮化膜層206係構成 為用以蝕刻矽（Si)層210之遮罩。 如前所述，藉由被處理體搬入口（未示於圖中），將具 有以施行形成預定圖案之矽氧化膜層204及矽氮化膜層 14 修(要)正替換頁 玖、發明說明 206作為遮罩之被處理體搬入處理容器102内並載置於下 部電極104上。於該狀態下，自排氣口 128藉由真空泵（未 示於圖中）使處理容器102内進行排氣後，自氣體供給源（ 未示於圖中）經由氣體吐出口 126將處理氣體導入處理容器 5 102 内。 上述處理氣體係使用於HBf氣體、02氣體、SiF4氣體 中添加SF6氣體或NF3氣體之混合氣體。處理氣體之流量 係，例如HBr氣體為100〜600sccm，02氣體為2〜60sccm ，SiF4氣體為2〜50sccm，使用SF6氣體時為1〜60sccm， 10 使用NF3氣體時為2〜80sccm。詳細有關這些處理氣體之 流量係於後述下部電極104之載置面、上部電極124及處 理容器102之内壁面之溫度等時一同來說明。 於將上述處理氣體設定為預定流量、各部溫度設定為 預定溫度之狀態下，將處理容器102内之壓力設定為預定 15 值（例如200mTorr，詳情如後所述）。又，自第1高頻電源 118將具有第1頻率之第1高頻電力經由整合器116而施 加於下部電極104，同時自第2高頻電源138將具有第2 頻率之第2高頻電力經由整合器116而施加於下部電極 104 ° 20 如前所述，由於上述第1頻率係以作成27.12MHz以 上者為佳，故在此第1頻率係設定為40·68ΜΗζ。第2頻率 係設定為3·2ΜΗζ。又，第1高頻電源118之電力大小係作 成如600〜1500W，第2高頻電源138之電力大小係作成 如 500〜1200W。 15 1294144 玖、發明說明 依此，藉由供給具有2系統之不同頻率之高頻電力， 可促進SiF4氣體之解離，並且更有效率地進行蝕刻。藉由 前述動作，對被處理體施行蝕刻處理。 其次，一面參照第2〜6圖、第7圖，一面說明有關第 5 1實施形態之蝕刻條件。另，有關第1實施形態之蝕刻條 件係形成孔徑〇· 18μηι之孔之例子。 第3圖係顯示蝕刻後被處理體300之概略截面圖（未圖 示矽熱氧化膜層208)，第4圖係顯示各參數之壓力依存性 之圖。第5圖係顯示各參數之下部電極溫度依存性之圖， 10 第6圖係顯示各參數之SiF4氣體之添加效果之圖。第7圖 係顯示矽氧化膜層之蝕刻率之SiF4氣體流量依存性之圖。/ 如第3圖所示，被處理體300係以矽氧化膜層204及 矽氮化膜層206(以下亦統一稱為遮罩材）作為遮罩，並進行 蝕刻以形成孔徑為R1之孔。該遮罩材及矽氧化膜層204 15 之初期厚度為D3及D6。/ 有關本實施形態之蝕刻係藉由複數之程序來進行。首 先，進行被稱為所謂貫穿（亦稱為“B.T”)之程序，即：除去 進行蝕刻之矽層210(第2圖）表面因自然氧化等所產生之矽 氧化膜層。 20 其次，進行第1程序（表中記為“1_ 1，1 — 2”），係 用以將深度D1部分蝕刻為上寬下窄而形成孔穴之孔狀， 例如漏斗形狀者。上述深度D1係例如1.5μιη。在此，第1 程序進一步細分為2個程序係由於為了適當地確保孔之形 狀而使蝕刻條件變化者。 16 1294144 玖、發明說明 接著，進行蝕刻殘餘矽層210之深度D2部分之第2 程序（表中記為“2 — 1，2一2，…，2—6”）。在此，第2 程序進一步細分為6個程序係由於為了適當地確保孔之形 狀而使蝕刻條件變化者。 5 藉由前述程序，被處理體300係形成具有孔徑R1、深 度D4之孔。此時，初期狀態下厚度為之矽氧化膜層 ? 204於孔入口之肩部厚度為〇5(亦稱為矽氧化膜遮罩殘餘量 )。在此，肩部之蝕刻選擇比係以D4/(D6—D5)來表示。 其次，依據使處理室内壓力變化而進行蝕刻處理時之 10 實驗結果，一面參照第4圖，一面檢討針對如矽氧化膜遮 罩殘餘量D5、蝕刻選擇比、孔之深度D4、長寬比（D4/R1) 之各參數之處理容器102内之壓力依存性。第4(a)圖係顯 示矽氧化膜遮罩殘餘量D5之處理容器1〇2内之壓力依存 性，第4(b)圖係顯示蝕刻選擇比之處理容器102内之壓力 15 依存性。第4(c)圖係顯示孔之深度D4及長寬比（D4/R1)各 自之處理容器102内之壓力依存性。 在此，藉由表1—1所示之第1蝕刻條件來進行蝕刻處 理。表1一1中，係於各個程序顯示蝕刻條件。另，於第1 蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部電 20 極溫度係分別作成80°C、60°C、120°C。又，記號（*)係表 示使處理容器内壓力緩慢地變化為200〜250mTorr而進行 餘刻處理者。例如，將處理容器内壓力變為200mTorr、 225mTorr、250mTorr而進行餘刻處理。 1294144 玖、發明說明 (表 1 一 1) 程序 壓力 (mT orr) 電力（W) 處理氣體流量（seem) 基板裏面壓 力（Torr) 蝕刻 時間 (sec) 40.68 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 B.T 50 400 100 150 2.5 1 13 35 10 1-1 125 700 300 220 32 22 13 25 35 1-2 125 700 400 220 32 22 13 25 35 2-1 200 800 700 300 3 1 18 10 10 20 2-2 * 600 500 240 9.2 4 19 7.5 18 70 2— 3 本 600 550 240 9.2 8 20 5 15 180 2— 4 氺 600 600 240 9.2 16 22.7 5 17 660 2—5 伞 600 700 240 9.2 16 22.7 5 17 180 2-6 225 600 800 240 9.2 16 23.2 5 17 120 於上述蝕刻條件下，若孔變深，則由於矽之蝕刻速度 降低，因此，第2程序係比第1程序增大高頻電源138之 輸出而使電漿中之離子能量增加，防止蝕刻率之降低。特 5 別是於程序2 —2〜2— 6之後側程序中緩慢地使輸出增加。 再者，於愈後面之程序愈增加〇2氣體之流量，藉由促進遮 罩材上部保護膜之堆積來保持蝕刻選擇性。另，於第2程 序中，係以同時進行增加高頻電源138之輪出與增加02氣 體者為佳。 10 若於該蝕刻條件下使記號（*)之處理容器内壓力變化為 200〜250mTorr，則如第4(b)、4(c)圖所示，蝕刻選擇比、 孔之深度D4、長寬比係同時隨著壓力之增加而增加。蝕刻 選擇比可作成6以上，長寬比可作成至少30以上。 另一方面，即使處理容器内壓力改變，矽氧化膜遮罩 15 殘餘量D5亦沒有改變。依此，一般認為前述條件下之處 理容器内之壓力以高者為佳。然而，若壓力過高，則反應 生成物不易進行排氣而成為堆積物，因此無法促進蝕刻而 18 1294144 玖、發明說明 矽之蝕刻率降低。若將此加以考慮，則前述條件下之處理 容器内之壓力實用範圍係以150mTorr至500mTorr為佳， 且以 150mTorr 至 350mTorr 尤佳0 其次，依據使下部電極104之溫度變化而進行蝕刻處 5 理之實驗結果，一面參照第5圖，一面檢討有關各參數之 下部電極104之溫度依存性。第5(a)圖係顯示矽氧化膜遮 罩殘餘量D5之下部電極104之溫度依存性，第5(b)圖係 顯示蝕刻選擇比之下部電極104之溫度依存性。第5(c)圖 係顯示孔之深度D4及長寬比（D4/R1)各自之下部電極104 10 之溫度依存性。 在此，藉由表1 一 2所示之第2 #刻條件來進行餘刻處 理。表1 — 2中，係於各個程序顯示蝕刻條件。另，於第2 蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部電 極溫度係分別以80°C、60°C、120°C為基準，且使下部電 15 極溫度由70°C變化至120°C來進行蝕刻處理。例如變化為 70°C、90°C、120°C。 (表 1 一 2) 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Ton:) 蝕刻 時間 (sec) 40.68 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 B.T 50 400 100 150 2.5 0 0 1.0 13 35 10 1一 1 125 700 300 220 32 0 0 23.3 13 35 37 1一2 125 700 400 220 32 0 0 23.3 13 35 40 2— 1 200 800 700 300 0 3.0 1.0 16 10 10 20 2-2 200 800 700 300 0 11.4 5.0 25.5 10 13 70 2— 3 200 800 700 300 0 11.4 10.0 27.0 10 10 180 2-4 200 800 700 300 0 11.4 10.0 28.9 10 10 810 19 1294144 玖、發明說明 於表1-2之第2㈣條件係下部電極溫度為12代。 另，若為其他下部電極溫度（就、90。〇時，則調整〇2氣 體之流量以固定孔之深度D4及長寬比。如第5⑷〜5⑷圖 所不，若提高下部電極溫度，則石夕氧化膜遮罩殘餘量D5 5及姓刻選擇比同時上昇。在此，石夕氧化膜遮罩殘餘量D5 係以大者為佳。具體而言係以如200nm以上者為佳。 又，若依據矽氧化膜遮罩殘餘量D5大而蝕刻選擇比 為 ス上之範圍之觀點來看，則下部電極溫度之下限係以 約7〇 C者為佳（參照第抑）圖）。另一方面，若下部電極溫 1〇度增高，則由於半導體晶圓面内之蝕刻均一性降低，因此 下部電極溫度之上限係以約25(rc者為佳。再者，為了將 上述蝕刻之面内均一性作成±5% ，較差亦作成±10% ，下 部電極溫度之上限係以15(rc尤佳。丨，石夕氧化膜遮罩殘 餘量D5係考慮蝕刻之量而藉由形成必要充分之厚度之矽 15 氧化膜層而可確保如200nm以上。 其次，依據未添加SiF4氣體時與添加si。氣體時進行 蝕刻處理之實驗結果，一面參照第6圖，一面檢討有關各 參數之SiF4氣體添加之效果。第6(a)圖係顯示矽氧化膜遮 罩殘餘量D5之SiF4氣體添加之效果，第6(b)圖係顯示蝕 20刻選擇比之SlF4氣體添加之效果。第6(c)圖係顯示孔之深 度D4及長寬比（D4/R1)各自之SiF4氣體添加之效果。 在此，藉由表1 — 3所示之第3蝕刻條件進行蝕刻處理 。表1一3中，係於各個程序顯示蝕刻條件。另，於第3蝕 刻條件中，上部電極溫度、處理容器内壁溫度、下部電極 20 1294144 玖、發明說明 溫度係分別作成80°C、60°C、70°C。 (表 1 — 3) 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Torr) 钱刻 時間 (sec) 40.68 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 B.T 150 400 350 150 2.5 0 0 1 4 40 10 1一 1 90 850 500 240 29 0 20 20 4 40 70 2-1 200 800 500 300 21 0 0/20 14 10 20 240 2— 2 200 800 800 300 21 0 0/20 15 10 20 480 於表1一 3之SiF4氣體欄中，有0/20者係表示於第2 程序中未添加SiF4氣體時將其流量作成Osccm，於第2程 5 序中添加SiF4氣體時將其流量作成20sccm。第3蝕刻條件 中，如第6(a)〜6(c)圖戶斤示，可知若添力口 SiF4氣體，貝1J相 對於孔之深度D4及長寬比為大致固定，矽氧化膜遮罩殘 餘量D5及蝕刻選擇比係增加。 其次，第7圖係顯示緩慢地改變SiF4氣體之添加量而 10 進行蝕刻處理時之氧化膜之蝕刻率與SiF4氣體添加量之關 係。第7(a)圖係顯示將SiF4氣體添加量作成0〜30sccm時 之蝕刻率（nm/min)之具體之值，第7(b)圖係顯示標繪蝕刻 率（nm/min)之圖表。 若依據第7圖，則可知遮罩材之矽氧化膜層204之蝕 15 刻率於少量添加SiF4氣體時係顯著地減少。又，SiF4氣體 之添加量係以約2〜5Osccm為佳。再者，若添加約10〜 30sccm之SiF4氣體，則至少降低為二分之一以下。藉此， 蝕刻選擇比成為2倍以上。依此，氟系氣體係以混合約10 〜3Osccm之SiF4氣體者較為理想。 21 1294144 玖、發明說明 又，亦可於下述電漿蝕刻裝置中進行與前述相同之處 理，即：對載置被處理體之下部電極104施加頻率 13.56MHz之高頻電力，並於處理容器内形成垂直於電場且 強度在被處理體中心部為170Gauss以上之水平磁場，且下 5 部電極104之溫度作成70°C以上、250°C以下，處理容器 内之壓力作成150mTorr以上、350mTorr以下者0 其次，檢討有關藉由含有NF3氣體以取代SF6氣體之 混合氣體來將被處理體之矽層進行蝕刻之態樣。在此，藉 由表1一4所示之第4蝕刻條件來進行蝕刻處理。另，於第 10 4蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部 電極溫度係分別作成一 80°C、60°C、75°C。上部電極與下 部電極間之距離係作成27mm。 (表 1 一 4) 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Torr) 银刻 時間 (sec) 40.68 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 1-1 150 850 400 240 29 0 20 14 4 40 70 2-2 250 1200 800 300 45 0 20 18 10 20 540 藉由上述條件將直徑135nm之孔狀遮罩下層之矽（Si) 15 層進行餘刻時，得到#刻率755nm/min、孔之深度8·21μηι 、長寬比56.2之結果。如前所述，即使使用含有NF3氣體 以取代SF6氣體之混合氣體來進行蝕刻處理，亦可形成具 有高長寬比之孔且側壁不會成為曲面狀。 依此，若藉由有關第1實施形態之蝕刻方法及電漿蝕 20 刻處理裝置，則可藉由蝕刻將孔徑約0.2μηι且深度8μηι以 22 1294144 玖、發明說明 上之具有30以上高長寬比之孔於矽層形成適當形狀。又， 藉由於前述較佳之範圍内適當地選擇蝕刻條件，可實現更 為理想之蝕刻形狀、蝕刻率等。 其次，一面參照第8〜11圖，一面說明有關藉由本發 5明第2實施形態之電漿處理裝置1〇〇之蝕刻方法。第2實 施形態中之蝕刻處理係將施加於下部電極104之第丨頻率 作成27·12ΜΗζ之例子。另，於第2實施形態中藉由蝕刻 處理形成之孔係與第2、3圖所示者相同。在此係顯示與第 1實施形態同樣地形成孔徑0·18μιη之孔之例子。 1〇 第8〜11圖係藉由第2實施形態中之蝕刻處理所得到 之貫驗結果。第8〜11圖係分別對應於第1實施形態中之 第4〜7圖。具體而言，第8圖係顯示各參數之處理容器内 之壓力依存性之圖，第9圖係顯示各參數之下部電極溫度 依存性之圖。第10圖係顯示各參數之SiF4氣體之添加效 15 果之圖，第11圖係顯示石夕氧化膜層之钱刻率之SiF4氣體 流量依存性之圖。另，由於有關第2實施形態中之蝕刻處 理亦藉由與第1實施形態同樣之程序來進行，因此省略其 詳細說明。第2實施形態中，第1程序與第2程序並未進 一步細分化。 2〇 首先，依據使處理室内壓力變化而進行姓刻處理時之 實驗結果，一面參照第8圖，一面檢討各參數之處理容器 1〇2内之壓力依存性。第8(a)圖係顯示矽氧化膜遮罩殘餘 量D5之處理容器102内之壓力依存性，第8(b)圖係顯示 餘刻選擇比之處理容器102内之壓力依存性。第8(c)圖係 23 1294144 玖、發明說明 顯示孔之深度D4及長寬比（D4/R1)各自之處理容器102内 之壓力依存性。 在此，藉由表2— 1所示之第5蝕刻條件來進行蝕刻處 理。表2—1中，係於各個程序顯示蝕刻條件。另，於第5 5 蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部電 極溫度係分別作成80°C、80°C、80°C。又，記號（*)係表示 使處理容器内壓力緩慢地變化為200〜250mTorr而進行蝕 刻處理者。例如，將處理容器内壓力變為200mTorr、 250mTorr而進行#刻處理。 10 (表 2— 1) 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Torr) 蝕刻 時間 (sec) 27.12 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 B.T 150 400 350 150 2.5 0 0 1.0 10 20 10 1- 1 150 1000 350 300 36.0 0 0 20.0 4 20 80 2— 1 * 800 800 150 14.0 0 10.0 9.0 4 20 600 於上述第5蝕刻條件下，若孔變深，則由於矽之蝕刻 速度降低，因此第2程序係比第1程序增大高頻電源138 之輸出而使電漿中之離子能量增加，防止#刻率之降低。 若於第5蝕刻條件下使記號（*)之處理容器内壓力變化 15 為200〜250mTorr，則如第8(b)、8(c)圖所示，蝕刻選擇比 、孔之深度D4、長寬比係同時隨著壓力之增加而增加。理 所當然地蝕刻選擇比可作成6以上，長寬比可作成至少30 以上，且亦可將蝕刻選擇比作成15以上，長寬比作成約 40以上。 20 另一方面，即使處理容器内壓力改變，矽氧化膜遮罩 24 1294144 玖、發明說明 殘餘量D5亦幾乎沒有改變。依此，一般認為前述條件下 之處理容器内之壓力以高者為佳。然而，若壓力過高，則 反應生成物不易排氣而成為堆積物，因此無法促進蝕刻而 矽之蝕刻率降低。若將此加以考慮，則與第1實施形態相 5 同，於前述條件下之處理容器内之壓力實用範圍係以 150mTorr 至 500mTorr 為佳，且以 150mTorr 至 350mTorr 尤佳。 其次，依據使下部電極104之溫度變化而進行蝕刻處 理之實驗結果，一面參照第9圖，一面檢討有關各參數之 10 下部電極104之溫度依存性。第9(a)圖係顯示矽氧化膜遮 罩殘餘量D5之下部電極104之溫度依存性，第9(b)圖係 顯示蝕刻選擇比之下部電極104之溫度依存性。第9(c)圖 係顯示孔之深度D4及長寬比（D4/R1)各自之下部電極104 之溫度依存性。 15 在此，藉由表2 — 2所示之第6餘刻條件來進行#刻處 理。表2 —2中，係於各個程序顯示蝕刻條件。另，於第6 蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部電 極溫度係分別以80°C、80°C、80°C為基準，且使下部電極 溫度變化為60°C〜80°C來進行蝕刻處理。例如使其變化為 20 60°C、80°C。 25 1294144 坎、發明說明 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Torr) 飯刻 時間 (sec) 27.12 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 150 400 350 150 2.5 0 0 1.0 10 20 10 JL^i 150 1000 350 300 36.0 0 0 20.0 4 20 80 200 800 700 150 14.0 0 10.0 9.0 4 20 600 前述第6蝕刻條件係下部電極溫度為80°C。另，若為 其他下部電極溫度（60°C、80。〇時，則調整〇2氣體之流量 、固疋孔之;木度D4及長寬比。如第9(a)〜9(c)圖所示，若 5提高下部電極溫度，則矽氧化膜遮罩殘餘量D5及蝕刻選 擇比同時上昇。在此，矽氧化膜遮罩殘餘量D5係以大者 為佳。具體而言係以如200nm以上者為佳。 又，若依據矽氧化膜遮罩殘餘量D5大而蝕刻選擇比 為6以上之範圍之觀點來看，則下部電極溫度之下限係以 10約70X：者為佳（參照第9(b)圖）。另-方面，若下部電極溫 度増高，則由於半導體晶圓面内之蝕刻均一性降低，因此 下部電極溫度之上限係以約250°C者為佳。再者，為了將 上述蝕刻之面内均一性作成±5% ，較差亦作成土 1〇% ，下 一電極溫度之上限係以15Gt尤佳。另，梦氧化膜遮罩殘 15餘量D5係考慮蝕刻之量而藉由形成必要充分之厚度之矽 氧化膜層而可確保如200nm以上。 其次’依據未添加Sih氣體時與添加哪氣體時進行 姓刻處理之實驗結果，-面參照第1G圖，—面檢討有關各 參數之SiFd體添加之效果。第1〇⑷圖係顯示石夕氧化膜 遮軍殘餘量以哪氣體添加之效果，第糊圖係顯示 26 1294144 玖、發明說明 蝕刻選擇比之SiF4氣體添加之效果。第10(c)圖係顯示孔 之深度D4及長寬比（D4/R1)各自之SiF4氣體添加之效果。 在此，藉由表2— 3所示之第7蝕刻條件來進行蝕刻處 理。表2—3中，係於各個程序顯示蝕刻條件。另，於第7 5 蝕刻條件中，上部電極溫度、處理容器内壁溫度、下部電 極溫度係分別作成80°C、60°C、60°C。 (表 2 — 3) 程序 壓力 (mT orr) 電力（w) 處理氣體流量（seem) 基板裏面壓 力（Torr) 餘刻 時間 (sec) 27.12 MHz 3.2 MHz HBr nf3 sf6 SiF4 〇2 中央 部 周緣 部 B.T 150 400 350 150 2.5 0 0 1.0 10 20 5 1-1 150 1000 350 150 18.0 0 0 20.0 4 20 65 2— 1 200 1000 700 300 21.0 0 0/5 9.0 4 20 600 於表2-3之SiF4氣體攔中，有0/5者係表示於第2程 序中未添加SiF4氣體時將其流量作成Osccm，於第2程序 10 中添加SiF4氣體時將其流量作成5sccm。第7蝕刻條件中 ，如第10(a)〜10(c)圖所示，可知若添加SiF4氣體，則相 對於孔之深度D4及長寬比為大致固定，矽氧化膜遮罩殘 餘量D5及蝕刻選擇比係增加。 其次，第11圖係顯示緩慢地改變SiF4氣體之添加量 15 而進行蝕刻處理時之氧化膜之蝕刻率與SiF4氣體添加量之 關係。第11(a)圖係顯示將SiF4氣體添加量作成0〜30sccm 時之蝕刻率（nm/min)之具體之值，第11(b)圖係顯示標繪蝕 刻率（nm/min)之圖表。 若依據第11圖，則遮罩材之矽氧化膜層204之蝕刻率 20 於少量添加SiF4氣體時有減少之傾向，此係與第7圖之情 27 1294144 玖、發明說明 況相同。又，Sih氣體之添加量係以約2〜5〇sccm為佳， 且以約2〜35SCCm尤佳。再者，若添加約1〇〜3〇sccm之
Slp4氣體，則降低至大約二分之一以下。藉此，餘刻選擇 比成為約2倍以上。依此，於第2實施形態中，氟系氣體 5亦以混合約10〜30sccm之SiF4氣體為佳，且以混合約1〇 〜25sccm尤佳。 依此，若藉由有關第2實施形態之餘刻方法及電漿钱 刻處理裝置，亦可藉由蝕刻將孔徑約〇 2μιη且深度8叫^以 馨 上之具有30以上高長寬比之孔於矽層形成適當形狀。又， 10藉由於前述較佳之範圍内適當地選擇蝕刻條件，可實現更 為理想之餘刻形狀、姓刻率等。 以上，一面參照附圖一面說明有關本發明之蝕刻方法 及電漿蝕刻處理裝置之較佳實施形態，然而本發明並非限 定於這些例子。清楚知道若為熟習此項技藝者，則於申請 15專利範圍所δ己載之技術思想範_内可想到各種變更例或修 正例，這些當然亦屬本發明之技術範圍。 · 例如，本發明係說明藉由蝕刻而於晶圓之矽層形成孔 之態樣’然而亦可適用於藉由蝕刻而於晶圓上形成溝之態 樣。晶圓上（例如於矽層）形成溝之態樣亦可得到與形成孔 20之態樣同樣之效果。另，於晶圓上形成溝時，上述孔徑係 相當於溝寬。 又，本發明係說明於蝕刻被處理體之矽層時使用於 HBr氣體、A氣體及以匕氣體中添加SF0氣體或nf;氣體 之處理氣體之態樣，然而並未限定於此，亦可使用含有於 28 1294144 玖、發明說明 HBr氣體、02氣體及SiF4氣體中添加SF6氣體與NF3氣體 兩者之混合氣體之處理氣體。 若藉由依此構成之本發明，則由於係於氣密處理容器 内使用含有預先形成圖案之矽氧化膜層之遮罩，並藉由於 5 HBr氣體、02氣體及SiF4氣體中添加SF6氣體及NF3氣體 之任一者之混合氣體，對載置被處理體之下部電極施加不 同頻率之2系統之高頻電力，因此，可提供一種蝕刻方法 及電漿蝕刻處理裝置，其係將孔徑（或溝寬）例如為Ιμιη以 下之具有30以上之高長寬比之孔（或溝）於矽層形成適當形 10 狀者。 產業上之可利用性 本發明係可適用於蝕刻方法及電漿蝕刻處理裝置，特 別是可適用於用以於矽層形成長寬比大之孔或溝之蝕刻方 法及電漿蝕刻處理裝置。 15 【圖式簡單說明】 第1圖係顯示有關本發明第1實施形態之電漿蝕刻裝 置之構成之概略截面圖。 第2圖係顯示第1實施形態中蝕刻前被處理體之構成 之概略截面圖。 20 第3圖係顯示第1實施形態中蝕刻後被處理體之構成 之概略截面圖。 第4(a)至4(c)圖係顯示第1實施形態中各參數之壓力 依存性之圖。 第5(a)至5(c)圖係顯示第1實施形態中各參數之下部 29 1294144 玖、發明說明 電極溫度依存性之圖。 第6(a)至6(c)圖係顯示第1實施形態中各參數之SiF4 氣體之添加效果之圖。 第7(a)、7(b)圖係顯示第1實施形態中矽氧化膜層之 5 蝕刻率之SiF4氣體流量依存性之圖。 第8(a)至8(c)圖係顯示第2實施形態中各參數之壓力 依存性之圖。 第9(a)至9(c)圖係顯示第2實施形態中各參數之下部 電極溫度依存性之圖。 10 第10(a)至10(c)圖係顯示第2實施形態中各參數之
SiF4氣體之添加效果之圖。 第11(a)、11(b)圖係顯示第2實施形態中矽氧化膜層之 蝕刻率之SiF4氣體流量依存性之圖。 【圖式之主要元件代表符號表】 100...電漿餘刻裝置 116...整合器 102…處理容器 118…第1高頻電源 104...下部電極 122…處理空間 105...石英構件 124…上部電極 107…導電構件 126…氣體吐出孔 108...高壓直流電源 128···排氣孔 109…伸縮囊 130…磁石 110...靜電夾盤 138…第2高頻電源 111...伸縮囊罩 200…被處理體 112...調焦環 202···抗餘層 1294144 玖、發明說明 204…矽氧化膜層 210…矽層 206…碎氣化膜層 300…被處理體 208…石夕熱氧化膜層 W…半導體晶圓
31

Claims (1)

1294144 拾、申請專利範圍 第91137503號申请案申請專利範圍修正本 96.09.17 1· 一種蝕刻方法，係於氣密處理容器内使用預先形成圖 案之遮罩而藉由含有混合氣體之處理氣體來蝕刻被處 5 理體之石夕層者，且該混合氣體係於HBr氣體、〇2氣體 及S1F4氣體中添加SF0氣體與NF3氣體之兩者或任一 者，又，係對載置前述被處理體之下部電極連續施加 第1頻率之第1高頻電力及比前述第1頻率更低之第2 頻率之第2高頻電力，以促進以匕氣體之解離者； 10 又’前述下部電極之溫度係7〇t以上、25(TC以下。 2·如申請專利範圍第1項之蝕刻方法，其中前述第丨頻 率係27.12MHz以上，且前述第2頻率係3.2MHz。 3·如申請專利範圍第丨項之蝕刻方法，係於前述氣密處 理容器内形成垂直於電場之水平磁場者。 15 4·如申請專利範圍第3項之蝕刻方法，其中前述水平磁 場之強度在前述被處理體中心部為17〇Gauss以上。 5.如申請專利範圍第丨項之蝕刻方法，其中前述處理容 器内之壓力係150mTorr以上、500mTorr以下。 > 6·如申請專利範圍第i項之蝕刻方法，其中前述處理氣 ί〇 體之流量係，HBr氣體為100〜6〇〇sccm，〇2氣體為2 〜60sccm，SiF4氣體為2〜50sccm，使用SF6氣體時為 1〜6〇sccm，使用Nf3氣體時為2〜8〇sccm。 7·如申4專利範圍帛丨項之#刻方法，其中藉由餘刻形 成之孔或溝之長寬比為30以上。 32 1294144 拾、申請專利範圍 8·如申請專利範圍第i項之姓刻方法，其中前述預先形 成圖案之遮罩係至少含有矽氧化膜層。 9·如申請專利範圍第8項之钮刻方法，其中被鞋刻材料 之石夕層餘刻量相對於前述遮罩之肩部姓刻量之比為6 5 以上。 一種㈣方法，係於氣密處理容器内使用預先形成圖 案之遮罩而藉由含有混合氣體之處理氣體來触刻被處 理體之石夕層者，且該混合氣體係於HBr氣體、〇2氣體 及SlF4氣體中添加SF6氣體與NF3氣體之兩者或任一 0 者又載置被處理體之下部電極之溫度係以上 、250°C 以下； 且’前述處理容器内之壓力係2〇〇mT〇rr以上、 250mTorr 以下。 種電水餘刻處理裝置，係於氣密處理容器内使用預 > 先形成圖案之遮罩而藉由含有混合氣體之處理氣體來 餘刻被處理體之矽層者，且該混合氣體係於 HBr氣體 、〇2乳體及SiF4氣體中添加sf6氣體與NF3氣體之兩 者或任者’又’係對載置前述被處理體之下部電極 連縯施加第1頻率之第1高頻電力及比前述第1頻率 ) 更低之第2頻率之第2高頻電力，以促進SiF4氣體之 解離者； 且則述下部電極之溫度係 70°C以上、250°C以下。 12·如申请專利範圍第u項之電漿蝕刻處理裝置，其中前 述第1頻率係27.12MHz以上，前述第2頻率係 33 1294144 拾、申請專利範圍 3.2MHz 〇 13·如申請專利範圍第11項之電漿蝕刻處理裝置，係於前 述氣密處理容器内形成垂直於電場之水平磁場。 14. 如申請專利範圍第13項之電漿蝕刻處理裝置，其中前 5 述水平磁場之強度在前述被處理體中心部為170Gauss 以上。 15. 如申請專利範圍第π項之電漿蝕刻處理裝置，其中， 前述處理容器内之壓力係150mTorr以上、500mTorr以 下。 10 16· —種電漿蝕刻處理裝置，係於氣密處理容器内使用預 先形成圖案之遮罩而藉由含有混合氣體之處理氣體來 蝕刻被處理體之矽層者，且該混合氣體係於HBr氣體 、〇2氣體及SiF4氣體中添加SF0氣體與NF3氣體之兩 者或任一者，又，係對載置前述被處理體之下部電極 15 施加頻率13.56MHz之高頻電力，且於前述氣密處理容 器内形成垂直於電場且強度在前述被處理體中心部為 170Gauss以上之水平磁場，又，前述下部電極之溫度 為70 °C以上、250 °C以下，前述處理容器内之壓力為 200mTorr 以上、250mTorr 以下者。 34
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4488999B2 (ja) * 2005-10-07 2010-06-23 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
JP2007116031A (ja) * 2005-10-24 2007-05-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
CN103258729B (zh) * 2007-12-21 2016-07-06 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
JP5203340B2 (ja) * 2009-12-01 2013-06-05 東京エレクトロン株式会社 半導体装置の製造方法
KR101279530B1 (ko) 2010-01-26 2013-06-28 가부시키가이샤 알박 건식 식각 방법
JP2012142495A (ja) * 2011-01-05 2012-07-26 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
TWI638587B (zh) * 2011-10-05 2018-10-11 美商應用材料股份有限公司 對稱電漿處理腔室
US8492280B1 (en) 2012-05-07 2013-07-23 International Business Machines Corporation Method for simultaneously forming features of different depths in a semiconductor substrate
JP6516603B2 (ja) * 2015-04-30 2019-05-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP6726610B2 (ja) * 2016-12-13 2020-07-22 東京エレクトロン株式会社 エッチング方法及び基板処理システム
CN111326387B (zh) * 2018-12-17 2023-04-21 中微半导体设备(上海)股份有限公司 一种电容耦合等离子体刻蚀设备
CN114715849B (zh) * 2022-03-31 2023-05-23 贵州省化工研究院 一种以四氟化硅为原料电场极化水解制备氟化氢方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2543642B2 (ja) * 1991-01-18 1996-10-16 アプライド マテリアルズ インコーポレイテッド 高周波交流電気エネルギ―と相対的に低い周波数の交流電気的エネルギ―を有する、工作物を処理するためのシステムおよび方法
JP2734915B2 (ja) * 1992-11-18 1998-04-02 株式会社デンソー 半導体のドライエッチング方法
JPH06338476A (ja) * 1993-03-31 1994-12-06 Tokyo Electron Ltd プラズマ処理方法
KR100324792B1 (ko) * 1993-03-31 2002-06-20 히가시 데쓰로 플라즈마처리장치
JPH09186141A (ja) * 1995-10-30 1997-07-15 Tokyo Electron Ltd プラズマ処理装置
US6008139A (en) * 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
JP3331979B2 (ja) * 1997-08-29 2002-10-07 株式会社デンソー 半導体のエッチング方法
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings

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