TWI280588B - Apparatus and method for generating a variable-frequency clock - Google Patents

Description

1280588 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種產生可變時脈 牛#^心― · 儀的▲置與方法，制是應用於同 步動悲隨機存取記憶體工作時脈中，利 ]用了鉍4脈以減少命令執行時間， 以增進記憶體存取效率之裝置盥方法。 【先前技術】 隨著大容量存儲器的廣泛庫用 贏 /c /、之應用冋步動態隨機存取記憶體 # ( __S D—C咖⑽A_ ，以下稱SDRAM)的使用是 相當普遍的’因此_Μ的控在許多領域的控制晶片中已經内部嵌 入了。 以往控制SDRAM的方式，是糊―固定頻料脈作為參考，然後 參考該固定時脈來產生所有的控制信號，諸如：咖―、CM—以及等 等。請參考第-圖，其係為傳統產生SDRAM時脈信號與控制信號之一-内 部電路示意圖。該内部電路10位於一晶片（未圖示出)之内部，用以控制外 部所連接的SDRAM(未圖示出）。該内部電路10包含一犯讀控制狀能 #機12與一控制信號產生器14，該犯麵控制狀態機12定義複數個斜 以及相對應的控制信號，同時並參考„_固定時脈(CLK)來安排該複數财 令，而該控制信號產生器u同時參考該固定時脈CLK與該sdram控制 狀態機12所定義的該複數個命令，當接收到不同命令時則輸出對應的控 制信號。這是-種簡單而又易懂的SDRA]V^用方法，而該固定時脈〔ΕΚ 之頻率則會受到系統頻寬需求以及前級邏輯電路的工作時脈這兩項因素的 限制與影響。 、 自於SDRAM的時脈信號是固定的，因此該固定時脈clk的一周期 1280588 ’而該職時間、_於#作基本單位來產生所 有的。-般而言’ SDRAM的規格中會定義許 2她錄犯的各個命令下叙少需經過的時^、 以下將綱傳統SDRAM時脈與控制信號之間的運作方式， 請參考第二圖，其係、為對應第―圖中各個信號料序圖。在第二圖 ’ __CLK為固定的時脈信號，其一周期時間為、，外部所連 接的SDRAM會參考此雜信絲觀—連串的命令以及相職的控. 號來進行不同的運作。在此一實施例中是以動作Wive，ACT)、寫^ _)、預先充電㈣charge ’酸）、動作以及讀取(r娜命令來加以說 明。上述的命令皆有相對應的控制信號，例如對應動作命令的列位址信號 (膽」、行位址信號(CAS」及寫入錢(WEJ依序為低準位(L)、高準位 ⑻、高準位⑻’對應寫入命令的心―、CAS—及—信號依序為Η、L、 L，對應預先充電命令的ras—、CAS_及WE」言號依序為l、h、l，而對 應讀取命令的RAS—、CASj WE_信號依序為H、L、H。其中每個命令 對應之控繼鮮有-财效區_物寫人命令财顏間為τ_)。 該控制信號產Β Μ會辦顧定雜SDRAM_CLK 出相對應的控 制信號，使得每個命令之對餘制信號之有效區間㈣可對應至該 SD臟—CLK時脈信號之至少一上升緣(亦即由低準位變為高準位）。而前 述所提及的賴參㈣最小值亦即各個有效_㈣顧sdram—哪 時脈彳s唬之第一個上升緣之間的時間。在此一實施例中時間參數有汉⑶、 tRP以及tRC，其〇腦為謹一到〇八8—延遲時間；_為謂一預先充 電時間；1¾ tRC為命令周期時間，而此一實施例中SDRAM規格所定的最 小值個別為1.4Tcyc、1.4Tcyc以及5Tcyc。 由於控制信號產生器14是以參考時脈之周期時間Tcyc為基本單位 ⑧ 7 1280588 來產生控制信號，因此為了符合SDRAM規格中時間參數之最小值外，所 發出的控制信號之間所經的運算時間必須滿足整數倍的周期時間几外。因 此在SDRAM的讀取/寫入過程中’可能有些多餘的運算時間會被累積，而 士致SDRAM效此的降低。在第二圖中醜示一例，其巾tR〇2*Tcyc、 tRP=2*Teye以及tR06*Teye，_時間參數符合SDRAM規格所定的時 tRCDmin=1.4*Tcyc^tRPmin=1.4*Tcyc .XA tRCmin=5*Tcyc » 然而有L2*TCyC(1.2=0.6+0.6，係:由兩個tRCD所累積)的運算時間被累積， 此累積的運算時間是多餘的’這是為了符合基本單位Teye，因為此特性使 得SDRAM的運算時間無法再縮短。 【發明内容】 有鑑於傳統SDRAM控制信號之間所經運算時間需滿足整數倍的周 期時間’而造成SDRAM效能降低’本發明提出一種產生可變時脈信號的 裝置與方法’魏纽_錢細日鋼，細提高SDRAM較用效能。 本發明提供-種產生可變時脈的方法，包含：定義複數個命令以及

相對應的控制信號與樣式(Pattem);參考—第—雜、—第二時脈以及該 複數個命令，Μ輸㈣可腾脈；以及參相第—時脈、該第二時脈以 制複數個命令，肋輸出對應該可變時脈之控制信號；其中該第二時脈 之頻率高於該第一時脈之頻率。 本發明也提供—種產生可變時脈之裝置，包含：—控制㈣機，定 義稷數個命令以及相對應的控制信號與樣式；—可變時脈產生器，袁考該 弟-時脈、該第二雜以及該控制狀態機，用以輸出該可變時脈；以及一 ^制域產生器’參考該第-雜、該第二時脈以及該控繼態機，用以 輸出對應該可請脈之控制信號；其中麵二時脈之頻率高㈣第一時脈 ⑧ 之頻率。 8 !28〇588 為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較 佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 本發明提供一種產生可變時脈信號的裝置與方法，應用此裝置與方 法後可使SDRAM的使用效能提高。 請同時參考第三圖與第四圖，第三圖係為本發明產生可變時脈信號 的裝置示意圖，而第四圖係為對應第三圖中各個信號的時序圖。該裝置包 έ 一控制狀恶機22、一控制信號產生器24以及一可變時脈產生器26。該 控制狀態機22定義複數個命令以及械躺控制㈣，同時並參考一固 定時脈CLK來安排該複數個命令，特別的是，該控制狀態機22更定義了 該複數個命令中之特定命令有相對應的樣式(pattem)。該可變時脈產生器％ 接收1倍CLK與一較高頻率的時脈，例如兩倍頻率的該固定時脈cLK(2 倍CLK)，並同時參考該控制狀態機22定義之命令來輸出一可變時脈。在 此一實施例中，當該控制狀態機22執行特定命令(例如動作命令或是預先 充電命令)時，該可變時脈產生器26會參考2倍CLK時脈信號以輸出該控 制狀態機22定義的相對應的樣式(例如第四圖之'與1^所示之11、^、[ 的樣式），當該控制狀態機22執行其他命令(例如寫入或是讀取命令)時， 該可變時脈產生器26會直接輸出1倍CLK時脈信號，因應不同的命令所 產生的日守脈化號則有所不同，如此即產生一可變時脈。該控制信號產生器 24同時參考該1倍CLK時脈信號、該2倍CLK時脈信號以及該控制狀態 機22所疋義的命令來輸出相對應的控制信號。當該控制狀態機22執行特 定命令(例如動作命令或是預先充電命令)時，該控制信號產生器24會參考 2倍CLK時脈信號以輸出相對應的控制信號，同時該可變時脈皆維持在高 1280588 準位，且隨後在命令之控制信號(例如在第四圖WRITE命令之控制信號 RAS一、CAS—、WE一的信號位準轉變為Η、L、L)發出時，該可變時脈隨 即轉態為低準位(亦即對應到此一實施例TL所示）。如此使得每個命令之對 應控制信號有效的區間内，皆可對應到該可變時脈之一上升緣(例如對 WRITE命令而言，該些控制信號有效區間twrite中會對應到該可變時脈之 上升緣）；而當該控制狀態機22執行其他命令(例如寫入或是讀取命令)時， 該控制信號產生器24會參考1倍CLK時脈信號以輸出相對應的控制信號。 而命令與相對應之控制信號再次說明如下：當對應動作命令時，列位址信 號(RAS—)、行位址信號(CAS」及寫入信號(WE一)依序為低準位(L)、高準位 (H)、高準位(H)，對應寫入命令的RAS—、CAS一及WE j言號依序為H、L、 L，對應預先充電命令的RAS一、CAS一及WE—信號依序為L、Η、L，而對 應讀取命令的RAS—、CAS_及WE j言號依序為Η、L、Η。 以下針對第四圖再次詳細說明本發明之可變時脈與控制信號之間的 運作方式。在第四圖中，SDRAM規格所定的tRCD最小值、tRP最小值以 及tRC最小值仍為i.4Tcyc、L4Tcyc以及5Tcyc。在此一實施例中仍是以 動作、寫入、預先充電、動作以及讀取命令來加以說明。一可變時脈會隨 著該控制狀態機22執行不同的命令而有不同的時脈輸出。使用者可事先 定義複數個命令與相對應之控制信號，以及該複數個命令中之特定命令相 對應之樣式。在此一實施例中，該特定命令包含動作命令以及預先充電命 令，相對應的樣式皆定義為H、H、L，因此當該控制狀態機22執行動^ 命令時，該可變時脈產生器26會參考2倍CLK時脈信號，輸出H、H、^ 的樣式，當该控制狀態機22執行寫入命令時，該可變時脈產生器合直 接輸出1倍CLK時脈信號；當該控制狀態機22執行預先充電命令時，节 可變時脈產生器26會再參考2倍CLK時脈信號，輸出H、H、L ^式5亥 ⑧ 10 1280588 田只控制狀悲機a再度執仃動作命令時，該可變時脈產生器％會參考a 倍^LK時難號，輸㈣、H、L的樣式；接下來，當該控嫩_2執 行項取σρ ^時’》可&日嫌產生器26會直接輸出1倍IK時脈信號。 ^同日_當該控制雜機22執行動作命令時，該控制錢產生器24 會茶考2倍CLK時脈信號以輪出相對應的控制信號(亦即謂一、cas—以 刀別為L、Η、H) ’同時該可變時脈皆維持在高準位，且隨後在寫 入。Ρ令之控制信號(亦即RAS—、CAS一以及WE—分別為H、L、L)發出時， 該可變日恤隨即觀為鲜位，如域得寫人命令之控制錢有效區間 Tw_内可__可變雜之—上舰。#雜雜_ 22執行寫入命 令時，該可變時脈產生器26改以輸出i倍CLK時脈信號。接著，當該控 制狀心機22執行預先充電命令時，該控制信號產生器24改以參考2倍cLK 時脈信號以輸出相對應的控制信號(亦即、CAS—以及WE 一分別為l、 H L) ’同時该可變時脈皆維持在高準位，且隨後在動作命令之控制信號(亦 即RAS—、CAS—以及WE一分別為L、H、Η)發出時，該可變時脈隨即轉態 為低準位，如此使得動作命令之控制信號有效區間TACT内可對應到該可變 打脈之一上升緣。當該控制狀態機22執行動作命令時，該控制信號產生 器24仍會參考2倍CLK時脈信號以輸出相對應的控制信號(亦即raS_、 CAS—以及WE—分別為l、Η、Η)，同時該可變時脈皆維持在高準位，且隨 後在頃取命令之控制信號(亦即RAS—、CAS_以及WE_分別為Η、L、Η) 發出時’該可變時脈隨即轉態為低準位，如此使得讀取命令之控制信號有 效區間Tread内可對應到該可變時脈之一上升緣。 在上述的設計之下，所有信號的時序圖會如同在第四圖中所顯示一 般’所得到的時間參數tRCD、tRP以及tRC依序為1.5*Tcyc、1.5*Tcyc以 及5*Tcyc ’該些時間參數符合SDRAM規格所定的時間參數最小值 1280588 tKTDmm 1·4 Teye、tRPm則4*Teye以及齡她^了⑽，而且在汉⑦ 與:被累積的運算時間為〇2*Tcyc(〇•純蘭，各由齡〇所 車乂則述之傳統SDRAM所累積的運算時間⑵呵…·純6+⑽，本實施 例之tRC即省了 1*丁cyc的運算時間，這表示命令周期⑽c)節省了❿穴 的運算時間，則SDRAM的效能也大為提升。 上述只是本發明之一較佳實施例，然而熟習此項技藝者，不只可使 用原時脈的雙倍時脈，亦可採収高的時脈(例如3倍、4倍、或更高頻率 之日守脈)來作為參考值’翻本發明之裝置產生—可麟脈以及相對應的控 制信號。本發明之裝置亦可嵌人於_晶片之中，藉以在最適切的時間輸出 到外部之SDRAM。同時本發明之該控制狀態機22、該控制信號產生器％ 以及該可變時脈產生H 26皆可基於較佳實施例之精神，並經由簡單的數 位邏輯電路來實現，熟f此項技藝者可由本發明所揭露的裝置任意設計一 可Μ脈以及同步的控齡號。糾，本發明賴以sdram之應用為較 佳實施例來加以說明，然而熟習此項技藝者，可應用本發明之可變時脈以 及同步的控制信號於其他領域之中。 本發明所解決的問題以及優點可以簡要地描述如下：使用邏輯電路 以產生-可變時脈’並根據該可變時脈產生姆應之控制錢以最佳化對 SDRAM _取時機；該可變時脈移除了傳統sdram控制信號必須為整 數倍周期時間的限制，因此使得SDRAM存取更有效率。 本發明雖以較佳實補揭露如±，然其並義赚定本發_範圍， 任何熟習此項㈣者，在不脫離本發明之精神和範圍内，當可做各種的更 動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為 準。 【圖式簡單說明】 ⑧ 12 1280588 第一圖係為傳統產生SDRAM時脈信號與控制信號之一内部電路示 意圖。 第二圖係為對應第一圖中各個信號的時序圖。 第三圖係為本發明之產生可變時脈信號的裝置示意圖。 第四圖係為對應第三圖中各個信號的時序圖。 【主要元件符號說明】 10内部電路 12 SDRAM控制狀態機 14、24控制信號產生器 22控制狀態機 26可變時脈產生器 ❿ 13

Claims (1)

1. !280588 十、申請專利範園： 、 L一種產生可變時脈的方法，包含： •:命=:::::號私 脈；以Γ—第—時脈、—第二時脈以及該複數個命令，用以輸出該可變時 >考該第一時脈、該第二時脈以及該複數個命令，用 變時脈肖讀㈣應該可 其中該第二時脈之頻率高於該第一時脈之頻率。 之頻率料利範圍第1項所述產生可變時脈的方法，其中該第二時脈 員丰為該第-時脈之鮮的兩倍。 &如申請專纖圍第1項所述產生相時脈的方法，更包含· 否則亩ΙΓ該複數個特定命令時，參考該第二時脈以輸㈣對應3之樣式， 否則直接輸出該第一時脈。 請專職圍第3斯述產生可變雜的枝，其巾相對應之樣 式疋義為高準位(H)、高準位(H)、低準位(L)。 5·如申請專利細第丨項所述產生可變時脈的方法，更包含： :當執行魏數轉定命令時，參考二時脈以輸㈣舰3的控制信 號’否則參考該第一時脈以輸出相對應的控制信號。 6·如申請專利範圍第5項所述產生可變時脈的方法，其中執行該複數 個特疋7 7且參考該第二時脈以輸出相對應的控制信 會先維持在高準位，且隨後在下一個命令之控制信號發出時相== 低準位。 ” 7·如申請專利範圍第i項所述產生可變時脈的方法，其中該可變時脈

   1280588 以及相對應的控制信號可控制一同步動態隨機存取記憶體，其中該特定命 令包含動作命令以及預先充電命令。 8· —種產生應用於同步動態隨機存取記憶體之可變時脈與控制信號 之裝置，包含： 一控制狀態機，定義複數個命令有相對應的控制信號，更定義該複數 個命令中之複數個特定命令有相對應的樣式(Pattern); 一可變時脈產生器，參考該第一時脈、該第二時脈以及該控制狀態 機，用以輸出該可變時脈；以及 一控制信號產生器’參考該第一時脈、該第二時脈以及該控制狀態 機，用以輸出對應該可變時脈之控制信號； 其中該第二時脈之頻率高於該第一時脈之頻率。 9·如申請專利範圍第8項所述產生應用於同步動態隨機存取記憶體 之可變時脈與控制信號之裝置，其中該第二時脈之頻率為該第一時脈之頻 率之兩倍。 10·如申請專利範圍第8項所述產生應用於同步動態隨機存取記憶體 φ 之可變時脈與控制信號之裝置，更包含·· 該控制狀態機執行該複數個特定命令時，該可變時脈產生器會參考該 第二時脈讀出相對應之樣式，否舰可變時脈產生器會直接輸出該第一 時脈。 11 ·如申請專利麵第丨〇項所魅生_於畔祕隨機存取記憶 體之可變雜與控制健之裝置，其巾摘應之雜式定義為高準位⑻、 高準位(H)'低準位。 12·如申請專利範圍第8項所述產生應用於同步動態隨機存取記憶體 之可變時脈與控制信號之裝置，更包含： 15 1280588

   該控制狀態機執行該複數個特定命令時，該控制信號產生器會參考該 第-時脈以細相對應的控繼號，否醜控制舰產生器會參考該第一 時脈以輸⑽目簡的控制健。 13.如申請專利範圍第12項所述產生應用於同步動態隨機存取記憶 體之可變時脈雜偷叙裝置，其巾雜讎誠執行該複數個特定命 7該控制仏號產生器參考該第二時脈以輸出相對應的控制信號時，相對 應的樣式會麟持在高準位，且隨後在命令之控制信號發出時，隨即轉態 為低準位。 W· —種產生應用於同步動態隨機存取記憶體之可變時脈與控制信號 的方法，包含： 參考一第一時脈、一第二時脈以及複數個命令相對應的控制信號，用 以輸出該可變日寸脈與相對應的控制信號，其中該第二時脈之頻率高於該第 一時脈之頻率。 15·如巾請專職關14項所魅生顧關步動織機存取記憶 體之可變時脈與控繼號的方法，其巾該第二時脈之頻料該第一時脈之 頻率的兩倍。 16·如申4專纖®第丨4項職產生應麟时麟隨機存取記憶 體之可I時脈與控制城的方法，其巾每健複數個命令定義有相對應的 控制’且每個該複數购定命令定義有相對應的赋㈣伽^。 17·如申切專利乾圍帛i6項所述產生應用於同步動態遺機存取記憶 體之可變時脈與控制信號的方法，更包含： s令時’參考該第二雜峰丨相對應之樣式， 否則直接輸出該第一時脈。 1 & h t ®第i 7項所魅生顧於同步祕隨機存取記憶 16

   日修(更)正替換頁 1280588 體之可變時脈與控制信號的方法，其巾相對應之樣式定義為高雜⑻、高 準位(H)、低準位(l)。 19·如申睛專利細第16項所述產生朗於同步動態隨赫取記憶 體之可變時脈與㈣1雜的枝，更包含： 胃執仃該複數個特定命令時，參考該第二時脈以輸出相對應的控制信 否職考料—時脈轉“目職馳制信號。 趙之可 1Γ請專卿第19項所述產生應_步_隨機存取記憶 二時控制信號的方法，其中執行該複數個特定命令且參考該第 隨後在2出相對應的控制信號時，相對應的樣式會先維持在高準位，且 叩令之控齡贿_，即讎為鲜位。 鲁 17