TWI271741B - Semiconductor memory device and error correction method thereof - Google Patents

Description

1271741 1 九、發明說明： 【灸明所屬之技術領域】 ^二:^1於—種咖⑽腦^咖⑽Access 憶裝置尤其是關於一種半導體記 憶裝置的構造可針對纪二：技*領域’其中，該半導體記 、十子。己fe區域的行和列，分、， 檢查:，使用檢查瑪進行錯誤檢測訂正。 亚元憶 【先前技術】 力，dt比㈣版資料儲存狀態中的消耗電 因此，提出一種構造，盆…。…工制刷新動作。 寸正a 其可在_上安裝電路方式之㈣ :功此，訂正因刷新動作之週期化而 ：。、 例如，在特開_侧Η虎公報中所揭示的半導 路裝置即為一代表性構造。 的+ ϋ體電 ==()2-56671號公報中所揭示的半導體積 =!:輪錯誤訂正用檢查碼的裝置、從複數份資; ΓΓ 裝置、使用檢查…正錯誤位元” 亚〃、備在轉換至資料儲存狀態時產生並記 ； 的構：。藉由此種構造，可將刷新動作的週期變：了：： 降低育料儲存狀態中的消耗電力。 Λ 但是’藉由上述習知構造，太Α 一 而增加的情況下，錯誤訂正為困難：兀：誤超過容許範圍 =二例如，藉由在_中所採用的-般錯誤訂正電路 仃方向或列方向的位元列中僅產生-個位元的錯 2234-7068-PF 5 i27l74l 誤的情況，但是，無法* ^ 元以上的錯誤的情況：：：在行方向或列方向產生兩個位 可採用可訂正在位元 方面’作為錯誤訂正電路，亦 电路。但是，此種錯誤 兀以上之錯誤的訂正 本提高。因此，在上、二冑路會導致電路規模增大，成 ，錯誤發生率，必須限制刷 ：、可訂正範圍内 電力的實現。 / 如此妨礙了低消耗 【發明内容】 本發明之目的方担# 妁在何供一種半導體記伊 有-般錯誤訂正電路的咖中 位？置、、可安裝 圍，實現更長的刷新彳70錯誤的容許範 4巧期，進而降低消耗電力。 本發明之半導體記憶穿 · ^ 檢查碼區域，可t ϋ ^# ^ Μ陣列’其具有 … k'用來記憶資料之資料區域和上述" : 新控制裝置，其可在資料儲= 裝置二可進=:=既定週期的刷新動作;運算 單位的缢踩1狀立 $之既疋位兀列設定為處理 早位的編碼運异以產生上述檢查碼並 的解石馬運算以進行對上述資料的 用上述心查碼 駐要^ 4貝卄的錯祆檢測訂正；編碼控制 、’ A作為轉換至上述資料儲存狀態時的編碼處理，可 針對與上述記憶體陣列垂直相交的第一方向和第二方向， 在上述檢查碼區域以可區別並寫入上述運算裝置根據上述 第一方向的位元列所產生的第一編碼和上述運算裝置根據 上述第二方向所產生的第二編碼’以此方式來控制；及解 碼控制裝置’其作為結束上述資料儲存狀態時的解碼處 2234-7068-PF 6 1271741 理，可在上述運算裝置上交互 if L· ^ 仃、十對上述第一方向且根 據上述弟一編碼的第一位元 且# Μ μ 、十斤 ★叮正和針對上述第二方向 且根據上述弟二編碼的第二位 次以卜沾L、4·、几錯块吕丁正，且至少執行兩 -人以上的上述第一位元錯誤訂 正，以此方式來控制。 i述弟一位凡錯铁訂 根據上述構成之本發明 ^ ^ ^ β之+導體記憶裝置，當隨著刷 新動作而轉換至資料儲存狀 ^ ^ ^ . 心钤可執行編碼處理，並且， 當結束資料儲存狀態時，可執 声w j執仃解碼處理。然後，在編碼 處理中，將方向上番吉 ] 乂々位兀列設定為編碼運算的單 位’在解碼處理中，將 ^直相父的兩個方向交互進行位元 所以，即使是僅可訂正-個位元的編碼算術， 也可精由增加運算次數來依序訂正位元錯誤。於是，可在 不使用複雜編碼算術的情況 W Λ卜糟由減少位元錯誤，來增 長刷新週期’進而降低半導體記憶裝置的消耗電力。 在本發明之半導體記憶裝置中 屮® -太1 ^ 匕衣罝T上述運异裝置分別輸 出f不產生作為上述解碼運算對象之位元列中-位元以上 錯誤的第-訊號和顯示上述位元列中僅產生—位元錯誤之 位凡位置的第二訊號。 …在本發明之半導體記憶裝置中’上述解碼控制裝置在 Ϊ订上Ϊ弟二位元錯誤訂正的時候，若從上述運算裝置輪 、;ί第Λ说且未輸出第二訊號’則判定在作為解碼對 本的位7L列中存在不能訂正的位元錯誤。另外，當上述解 碼控制裝置判定在作為解碼對象的位元列中存在不能訂正 的位70錯决時’儲存該位元列的位置資訊，僅對後續在進 2234-7068-ΡΡ 7 1271741 仃上述第二位元錯誤訂正時 列進行上述第二位元錯誤訂正，位置資訊的位元 上述解碼控制襄置分別對上述第=控制。另外， 伹兀錯块叮正執行預先 矛 在本發明之车墓… 以此方式來控制。 +知明之丰導體記憶裝置 記憶體陣列的行i述弟-方向為上述 4弟一方向為上述記彳咅 在本發明夕主道舰a k 己U體陣列的列。 4知明之丰導體記憶裝 制裝置，立了 — ^ 其進一步具備動作控 利衣置，其可在正常動作 資料儲在 〇正吊動作杈式和為了在上述 力模式之門、# — 力的方式來動作的低消耗電 、 Β 仃切換控制，上述刷新# | γ + 消耗電力掇a I剕新包制裝置可在上述低 力拉式中控制長週期的刷新動作。 本發明之半導體記憶裝置之夢对 料的資料區預欠、·日、 /具有纪憶貧 上述負料之辑 檢查碼區域所十之錯^測盯正用檢查碼的 資料之既、特政在於包括··將上述 述檢查碼疋^凡列作為處理單位，進行編碼運算以產生上 上述資料/且，3^行使用^檢查碼的解碼運算以進行 垂直相交的莖一士^ 〇/驟，針對與上述記憶體陣列 區別並耷λ t_ 述仏查碼區域以可 匕另彳卫寫入上述運算裝置根據上 生的第一绝α ^ 弟方向的位兀*列所產 第二編褐，以此方：？ 述第二方向所產生的 置 此方式進行編碼處理步驟，·及在上述運算裝 又互執行針對上述第一方向 一位元錯莩^Γ τ 4 „ 罘編碼的弟 曰决可正和針對上述第二 的第-I - 门且根據上述弟二編碼 J弟一位兀錯誤訂； 且主少執仃兩次以上的上述第一 2234-7〇68~ρρ 1271741 元錯誤訂正和上述第二位元錯誤訂正，、 處理的步驟。 以此方式進行解碼 在本發明之"體記 為上述解碼對象的#+ 錯决叮正方法中，當作 訂豕的位7C列中存在 儲存該仇元列的位班^ 。丁正的位元錯誤時， 兀夕]的位置貧訊，僅對後 錯誤訂正時所儲存 、 丁上述第二位元 位元錯誤訂正。 彳進仃上述第二 在本發明之半導體記憶裝置之錯誤 對上述第一位元 1正方法中，分別 先設定的次數。 彳凡錯玦叮正執行預 根據上述之本發明，纟編碼處科 的兩個方向，產生第_ 十士 3己體陣列 弟、，扁碼和弟二編碼，在觫踩_挪。士 交互進行使用第-編碼和第 _ τ ’ 弟一、，扁碼的位疋錯誤訂正，所 以使用一般錯誤訂正功能，藉由處理牛驟 俨早的六故—㈤ 猎由處理步驟，可增大位元 … 终乾圍’實現更長的刷新週期，進而降低半導體 記憶裝置的消耗電力。 吨降低丰v體 【實施方式】 :面一邊參照圖面來說明本發明之最佳實施型態。在 ^^態:’說明在咖上應用本發明的情況，其中麵 的構k為了貫現低消耗電。 电刀内建具有錯祆訂正功能的電 路，以較長週期控制刷新動作。 第1圖為方塊圖’顯示本實施型態之dram的整體構造。 在此以四個模組構造作為範例來說明記憶容量64M位元的 DRAM。弟1圖所示之卯賴的構造具備與4個模組亦即模組卜

2234-7068-PF 1271741 果組3對應的4個記憶體陣列ί〇、設置於各個記憶體陣㈣ 周^的行解碼1111、文書處理驅動器12、感測放大器13、 I/O緩衝器14、列解碼器15、編碼解碼器16，再者，又具備 控制電路20和j/〇緩衝器21的構造。 在以上的構造中，各個記憶體陣列1〇具備在行方向和 列方向作矩陣配置且用來記憶資料的資料區域、用來記憶 與此貝料區域對應之檢查位元列(檢查碼)的檢查碼區域。 此外後面將叙述根據檢查碼來進行的錯誤訂正功能。此 外’與4個模組。〜3對應的4個記憶體陣列1。皆具備相同的構 造，，於其周圍的行解碼器11、文書處理驅動器12、感測 放=器13、I/O閘極14、列解瑪器15、編碼解石馬器16，在4 個模組0〜3上亦皆為相同構造。 j十=憶體陣歹"。，根據用來指揮動作的記憶體控制 I" &(存取時所要的行位址和列位址。行解碼器11選 擇與所指定之行位址對應的一條文書處理線(未圖示）。鈥 後’文書處理驅動器u在選擇水準上驅動行解碼器n所選 擇的文書處理線。 另方面，感測放大器1 3對應來自在選擇水準上被驅 動之文書處理、線和連接至其上之記憶體陣列1()的讀取資 料’增幅在互補資料線上所產生的電位差，輸出至"⑽極 14。列解碼器15選擇與上述所指定之列位址對應的列，將 在I/O閘極U的資料中所選擇的行方向的資料傳送至1/〇缓 衝器2卜當對1/0緩衝器21作存取時，在外部和1/〇問極14 之間’具有輸出或輸人16位元資.<G:15>的缓衝器功能。 2234-7068-PF 10 ^271741 在此，如第2圖所示，與4個模組〇〜3對應的記憶體陣列 Q分別㈣6個矩陣100所構成。換言之，與第2圖的深度 抄向重豐，顯示出其由16個矩陣100(0)〜100(15)所組成。 然後，在對既定的記憶體陣列10作存取時，同時對16個矩 陣1〇0(0)~100⑽進行讀取或寫入。各個矩陣1〇〇由1〇24\ 4位元構造的資料區域和1。24位元構造的檢查碼區 域所組成。此檢查碼區域記憶作為錯誤訂正符號的檢查 •碼，將其作為與資料區域不同的位址空間來辨識。 > A外’在檢查碼區4中所記憶的檢查碼$行由編碼解 碼器1崎產生且使用的錯誤訂正，具體動作將敛述如後。 、在第2圖的構造中’ 4個模組〇~3皆具備共通的構造，所 以’有關貧料區域，在各模組中，具有IMx 16 = 1 6M位元的 記憶=量，在整個DRAM中，具有16M位元χ 4.位元的記 憶容量。此外’第2圖的4個模組0~3可根據2位元的模組選 擇訊號，選擇任何一者。 接著，返回第1圖，控制電路20控制本實施型態之dram 的各種動作，控制第1圖之各構造元素中的内部時序。此控 制電路20包括用來判別針對DRM之記憶體控制指令的指令 控制部3卜用來控制则之動作狀態之切換的狀態控制^ 32、針對記憶體陣列丨〇使用上述檢啥碼來控制訂正功能的 ECC(Error Correcting Code)控制部 33。 針對控制電路20，作為來自外部的控制訊號，供給行 位址控制訊號（/RAS)、列位址控制訊號（/CAS)、被驅動寫 入訊號（/WE)、被驅動時基訊號CKE、時基訊號cu(此外， 2234-7068-PF 11 1271741 符號/代表在低水準時訊號為啟動。）另外，對控制電路2〇 輸入1 0位元的位址訊號A<0 : 9>及2位元的模組選擇訊號 <0 : 1 > 〇 控制電路20的指令控制部31判別從外部輸入之控制訊 號之組合圖樣所決定的記憶體控制指令，輪出需要的控制 訊號。第3圖顯示在本實施型態之DRAM中所使用之主要的記 憶體控制指令的種類。此外，在第3圖所示之控制指令中， 是藉由後述之狀態控制部32來判別Entry指令及Exit指令。 ACT指令選擇模組選擇訊號所指定的既定模組，並且， 根據位址訊號選擇既定的行位址，設定為啟動狀態。仙指 令在所選擇之行位址中根據位址訊號選擇既定的列位址， 讀取記憶於記憶體陣列1 〇中的資料。WT指令在所選擇的行 位址中根據位址訊號選擇既定的列位址，對記憶體單元1 〇 寫入資料。REF指令執行刷新動作，以維持積存於記憶體單 元1 0之電容的電荷。PRE指定在讀取所選擇的行位址的資料 之後’對所選擇的模組進行預充電。 其次，控制電路20的狀態控制部32在切換設置於本實 施型態中之2個模式之前，根據第3圖之控制訊號的組合圖 樣來判別上述Entry指令和Exit指令。亦即，在本實施型態 中，設有兩個模式，一個為正常時之運作的正常動作模式， 一個為為了降低DRM之資料儲存狀態中的消耗電力的低消 耗電力模式m圖所示，Entry#令使在正常動作模式 中運作之DRAM的動作狀態轉換到低消耗電力模式，並且， Exit指令使在低消耗電力模式中運作之drm的動作狀態轉 2234-7068-PF 12 1271741 換到正常動作模式。此低消耗電 mam繼續進行錯誤 、式對本實施型態之 低消耗電力。 進仃長週期的刷新動作，以實現 在此，使用第4及第5圖說明上述 第_明_之複數個㈣“ ^的動作狀態。 與請之狀態變化圖對應的概略時〗:;：：，第縐為 中，DRAM的動作狀態分成正常動作 ^圖。在第4圖 這兩個模式，在低洁輕φ 士 、工U低消耗電力模式 ^在低沩耗電力模式中， ^ 狀態、突發刷新處理、解…”"為碼處理、關機 、， ，处王解崎處理這4個狀能。 當μ正常動作模切，若輸人上心 換至低消耗電力模式中的編碼處理。此 二曰轉 在正常動作握斗士 , _ 女弟5圖所示， ㊉動耗式中，根據第3圖的Entry 變化控制訊號，以此時序切換 〇、且口圖樣來 圖的範例可知，最初進行編碼， 電力模式。由第5 (^。另外，最後進行解碼處理 SCDerV- 即犬發刷新（Bref)及解碼處 (Dec)疋在關機之後進行。 編碼處理進行編碼運算， ,.^ 亦 '，根據屺憶體陣列1 〇中 、丁、立7^列產生行方向的檢查碼（第-編碼）並根據各 列的位元列產生列方向的檢查碼(第二編碼），將之人 查碼區當編碼處理產生檢查碼㈣序完成時，轉換: 帝 知幻—至咖各部位之電源中所有不需要的 -源 ''、、後，經過既定時間後’轉換至突發刷新處理。 在此突發刷新處理中，對所有記憶體單元的資料區 2234-7068-ρρ 13 1271741 域及檢查石馬區域進行連續的刷新 時，刷新計數器（未圖示）產=進订刷新動作 次增加計數。 σ w體早兀10的行位址，依 Α在大發刷新處理之後，再次轉換至、 疋時間後’再次轉換至突發刷新處理此A過既 行突發刷新處理和關機狀態。在此情況下= 模式中，鄰接之突菸 在低/肖耗電力 例如一定幻 處理的間隔(週期)被預先設定， °又疋為1秒和長週期。 入：方面’在關機狀態或進行突發刷新處理時，若輪 E二：令，會轉換至解碼處理。此時，根據第㈣ 的組合圖樣變化控制訊號，以此時序 理。此解碼處理根據編碼處理所產生的檢查碼，執行使2 L陣列10之資料和檢查碼的解碼運算，訂正在記憶體 早70 i〇的行方向或列方向所產生的1位元的錯誤。 當解碼處理結束時，自動轉換至正常動作模式，在再 二輸入Entry#令之前，繼續正常動作模式。此外，繼續低 4耗電力模式的時間可設定為與顧之控制對應的任意時 間。在低消耗電力模式中，相對上關機狀態的時間比突發 刷新處理所需要的時間長，所以，相較於正常動作模式， 可大幅降低消耗電力。 接著’第6圖為方塊圖，顯示控制電路2〇的ECC控制部 33的構造。如第6圖所示’在控制電路2〇中，包括用來整體 控制低消耗電力中之動作的低消耗電力模式控制部4卜用 來控制編碼處理的編碼處理部42、用來控制解碼處理的解

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1271741 馬處理σΜ3、用來控制突發刷新處理的刪㈣制部44、用 來控制突發刷新處理週期的BREF週期控制部45、用來選擇 性切換輸出至外部之訊號的多工電路46, 47。 在低消耗電力模式控制部41中，從上述狀態控制部％ 輸入指令和Exit指令的判別訊號，㈣這些指定來進 盯控制。低消耗電力模式控制部41在開始控制的時點，對 編碼控制部42、解碼控制部43、觀F控制部43分別供給訊 號 enC_Start、deC_start、，並且 制的時點，分別接收所輸出之1节 …束 邝％ 出之成號 enc一end、dec—end、 一end另外，當低消耗電力模式結束時，將訊號 enc一of — exit輸出至外部。 編碼控制部42在執行編碼處理時，控制附加於各記憶 體陣列10上之編碼解碼器16所進行的編碼運算。另外，解 碼控制部4 3在執行解碼處理時 進行的解碼運嘗1 工制上蝴解瑪器16所 新产理ΒΛ F控制部44在控制突發刷 =理％’控制各記憶體單元1G的動作。此時，

新處理中，卿週期控制部45作為對預先設定之週料 的計時器，以此贿週期控制部45來控制。 D 於分別從編碼控制部42、解碼控制部43、卿 入至2個多工電路46,47。在多工電路46 ^輸入用來控制記憶體單元10之動作的訊號，對其 4生：切換，將其作為記憶體控制訊號來輸出。在多工電 作，登擇=入用來控制編碼解碼器16之動作的訊號，對皇 作選擇性的切換，將並作 八 /、作為、4碼解碼控制訊號來輸出。

2234-7068-PP 15 1271741 t ▲。接：’第7圖顯示在編碼處理中所產生的檢查碼的構 在第7圖中，顯不構成記憶體陣列10的一個矩陣1〇〇。 f巨陣10G的貝料區域中，以（χ，γ)座標來選定位元位置， j Υ為可在㈣23的範圍内變化的1G24x 1G24位元的矩陣 •另外矩陣1 0 0的檢查碼顯示為兩個系統，一為將X 方向之1 024位7C作為處理單位來分割的第—系統，—為將γ 方向之1 024位το作為處理單元來分#j的第二系統。 據第、’扁瑪系統所產生的檢查碼（第-編碼）被寫入 |弟一編碼區域。另—方面，根據第二編碼系統所產生的檢 查碼(第二編碼)被寫入第二編碼區域。第一編碼區域和第 二編碼區域如第7圖所示，兩者皆針對-個矩陣1()〇具有16 X 1 024位元的記憶容量’合併這兩者，構成32χ 位元 的檢查碼區域。但是，上述第一編石馬及第二編碼除了以可 區別兩者的方式來館存之外’檢查碼區域中的配置 配置。 此外，資料區域以（X，Υ)來表示位元位置，但是，為 了區別，第一編碼區域以（χι，γι)來表示位元位置，第二 編碼區域以U2，Υ2)來表示位元位置。 一 如第7圖所示，在矩陣1〇〇的資料區域中，沿著X方向定 義第一方塊Β1。此第一方塊^由第一編碼系統所分割2 1 024個位π的位元列所組成，作為針對矩陣〗〇〇之資料區域 的X方向的編碼處理的單位。在第7圖令，顯示在γ=〇的位置 上的一個第一方塊B1，但實際上，藉由編碼處理，可依次 設定從Υ’Υ=1〇23的1G24個第-方塊B1。然後，針對γ=η 2234-7068-PF 16 K71741 的位置的第一方塊B1所產生的檢查碼被寫入第一編碼區域 中的Y1 =n的位置的1 6個位元（Xi = 〇〜i 5 )。 另外’如第7圖所示，針對矩陣1 〇 〇的資料區域，沿著γ 方向定義第—方塊B2 °此第二方塊B2由第二編碼系統所分 J之1 024個位元所組成，作為針對矩陣1 之資料區域的γ 方向的編碼處理的單位。在第7圖巾，顯示在X = 0的位置中 =一個第二方塊B2，但實際上藉由編碼處理，可依次設定 攸X二0到X:1 023的1 024個第二方塊B2。在此情況下，針對χ = η 的位置的第二方塊所產生的檢查碼被寫入在第二編碼區域 中的Χ2 = η的位置的16個位元（γ2=：〇〜15)。 ”接者，呪明作為本發明之運算裝置來運作的編碼解碼 裔16、(弟1圖）的構造及動#。第8圖顯示編碼解碼器μ的電 路構以的㈣。在第8圖中，顯示編碼解碼器的例子，盆根 據巡迴式編碼運算多項式G( /、 ,,, 、、入^ x +x +1。在編碼解碼器 ’ 4 16、㈣位暫存器及㈣的邏輯電路。Μ級移位 前進和後退功能，若輸入前進用時基…卜 貝料依序從第8圖的右邊傳送至左邊（正方向），若輸入後 退用時基bwd Cl，將眘袓/六广/ J右翰入後 (反方向）。-將貝枓依序從第8圖的左邊傳送至右邊 在此，使用第9圖來說明在具備第 造的 碼器1 6中的運管卢Μ曰Λ 傅仏的、、扁碼解 碑解石例。在第9圖的上冑，顯示在編 馬解碼益1 6的編碼處理中產 杳咖丰m 檢查碼的具體例。在產生檢 -馬的日讀，聰個位元的資料以一 式被讀取至移位暫存哭。^個位兀的方 存^私位暫存器依正方向來移位，者 2234-7068 - pp 1271741 所有的位元的讀取結束時，在16級移位暫存器上，產生檢 查碼。在第9圖的編碼處理的例子中，顯示當輸入開頭W 之後皆為G之資料時的檢查碼。此外，如此產生之檢查瑪在 亡述記憶體陣列10的檢查碼區域中，根據第一編碼系統或 第二編碼系統被寫入既定位置。 另外，在第9圖的中部，顯示在編碼解碼器_解碼處 ^中沒有位元錯誤的情況的具體例。在此時的解碼處理 中1 一024個位兀及檢查碼的16個位元一共工⑽個位元以一 、…個位兀的方式被讀取。移位暫存H依正方向移 田項取、、、口束日守，1 β級移位暫存器全部變為〇。此時，從 、為碼解碼裔16所輸出的errQr訊號也變為〇。 另外，在第9圖的下冑，顯示在編碼解碼器_解碼處 理中產生位元錯誤的情況的具體例。在此時的解碼處理 中又有位7G錯秩的情況相㈤，資料及檢查碼—共 個，70以一個位凡-個位元的方式被讀取。在此情況下， 當讀取結束時，16級移位暫存器不只變為0,也包括1的位 ^ T彳之、’扁碼解碼裔1 6所輸出的error訊號為1。然後， 當產生1位it的位元錯誤時，編碼解碼器胸移位暫存器依 反方向移位，藉此，太吝座上 在產生錯决的位元位置，將location 訊號改變為1。 ^在第9圖的右下方，顯示使編碼解碼器1 6後退時的輸出 /的又化的例。在與位元位置1 023對應的移位暫存器 的輸出中’產生1的位元’所以，可判別出位元有錯誤。 但是，雖然可以檢測出麗個位元中的一個位元錯誤，當

2234-7068-PF 18 1271741 有兩個以上的位元錯誤時，即使使移位暫存器以反方向移 位’也無法檢測出錯誤位元的位置。 的其次，說明使用於編碼解碼器16之動作控制的編碼解 馬。。控制扣令。第1 0圖顯示編碼解碼器控制指令的種類。 這些編碼解碼器控制指令藉由輸入至編碼解碼器16之控制 訊號的組合圖樣來決定，主要從ECC控制部33的編碼控制部 . 4 2及解碼控制部4 3輸出至編碼解碼器1 6。 在第1 〇圖中，GEN-CODE指令為將從資料區域所讀取之 Φ位元作為編碼運算的對象並將其輸入編碼解碼器Μ的指 令。WT-CODE指令為將在編碼解碼器丨6產生之檢查碼一個位 元=個位元地傳送至記憶體單元1〇的指令iEVERsE指令為 將後退用％基bwd—c 1设定為1且啟動編碼解碼器i 6之移位 暫存器之反方向移位的指令^〇RRECT指令為反轉在編碼解 碼器16中產生錯誤的位元並訂正錯誤之後將之輸出的指 令0

下面說明在本實施型態之卯龍中的編碼處理及解碼處 理的具體控制步驟。首先明編碼處理的控制步驟。此 編碼~處理為主要藉由編碼控制部42(第6圖）來控制的處 里第11圖及第12圖顯不編碼處理的控制流矛至，第1 圖顯 示與第11圖及第12圖之控制流程對應的時序流程圖。 第11圖！貝示在編碼處理中根據第一編碼系統來處理的 控制流程。當第U圖所示之控制開始時，最初分別將資料 區域的列為址Y和帛一編瑪區域的列位置γι設為〇(步驟 sii)。接著，將資料區域的行位址乂設為〇(步驟此外， 2234-7068-PF 19 1271741 « 在本實施型態中，假設1〇24\1〇24位元的矩陣1〇〇，所以， 如後所述，藉由在0〜1 023的範圍内對γ作上數計數，可在整 個資料區域的位元位置進行存取動作。 接著，執行圯憶控制指令act (X )(步驟s 1 3 )，選擇行位 址X，使之為啟動狀態。然後，執行記憶體控制指令RD(Y)(步 驟S14) ’讀取資料區域的位置（χ，γ)的位元。另一方面， 執行RD(Y)並執行編碼解碼器控制指令⑶⑽（步驟 S15)。藉此，資料區域的位置（X，γ)的位元作為演算對象 φ 而被輸入至編碼解碼器1 6。 然後，將X增量（步驟S16)，在χ值達到1 024前（步驟 S17 )，反覆進行步驟s 1 3〜S1 7的控制。結果，使用第一方塊 Β1内所包括之1 024個位元的編碼演算結束。此時，在編碼 解碼器16的移位暫存器上，變成產生與第一方塊“對應的 1 6位元的檢查碼的狀態。 接著，將第一編碼區域的行位址Χ丨設為0 (步驟S 1 8 )。 然後，執行記憶體控制指令ACT(X1)(步驟S19)，選擇行位 •址XI並設定為啟動狀態。接著，執行編碼解碼器控制指令 WT-CODE(步驟S20)，將在編碼解碼器16所產生的既定的檢 查位元傳送至記憶體單元10。然後，執行控制指令 WT(Y1)(步驟S21)，在第一編碼區域的位置（χι，γι)寫入根 據弟一編碼糸統所產生的檢查位元。 然後，將XI增量（步驟S22)，在χ值到達16之前（步驟 S23)，反覆進行步驟S19〜S23的控制。結果，根據對於第一 編碼系統的1 6位元的檢查碼的第一編碼區域的寫入結束。 2234-7068-PF 20 1271741 接著將用來更新資料區域及第一編碼區域中之列位 址的Y及Y1增量（步驟S24)。然後’在¥值到達1〇24之前（步 驟S25)，反覆進行步驟S12〜S25的控制。此外，步驟= 使作了對Yi的判斷，也會相同。藉此，γ值在〇〜ι〇23的範圍 内’對1 024行的第一方塊βΓ，反覆進行相同的編碼處理。 此％根據第-編碼系統而產生並對資料區域的所有資料 寫入檢查碼的動作結束。 在此，第13Α圖的時序流程圖是有關於在資料區域中 Υ=Ν且η—:Ν的任何一行，與第i i圖的控制流程對應。在第⑽ 圖中，第一方塊B1的讀取動作與上述的步驟Si2〜S25對應， 依次將資料區域的行位址χ繼續上數計數，並反覆執行上述 各礼令1 024次。另外，檢查碼的寫入動作與上述步驟 18 S23對應’依次將第—編瑪區域的行位址$ 1繼續上數計 數’並反覆執行上述各指令丨6次。 接著’第12圖為顯示在編碼處理中根據第二編碼系统 以理的控制流程。在本實施型態的編石馬處理中，在根據 第-編碼系統的處理之後，轉換至根據第二編碼系統的處 里田第12圖所不之控制開始時，最初將資料區域的行位 址X和第二編碼區域的行位址以分別設為〇(步驟)。 接著，執行記憶體控制指令ACT(步驟S32)，選擇行位 址X並設定為啟動狀態。接著’將資料區域的列位址¥設為 〇 (步驟S33)。如此’在第二編石馬系統的控制流程中，在設 定列位址Y之前先執行ACT⑴的這一點和⑽圖的第一編 碼系統的控制流程不同。

2234-7068-PF 1271741 在此狀態下，執行記憶體控制指令RD(Y)(步驟S34)， 讀取資料區域的位置（Χ，γ)的位元。另一方面’執行rd⑺ 並執行編碼解碼器控制指令gen—c〇de (步驟s35)，將資料區 域的位置（X，Y)的位元作為演算對象，輸人至編 16。 σσ 然後，將Υ增量（步驟S36)，在¥值到達1 024前（步驟 ' S37)，反覆進行步驟S34〜S37的控制。結果，結束使用第二 方塊B2中所包括之！ 024個位元的編碼演算。此時，在編碼 解馬D。1 6的移位暫存裔上’成了產生與第二方塊於對應的 1 6位元的檢查碼的狀態。 接者，執行記憶體控制指令ACT(X2)(步驟S38)，選擇 行位址X2並設定為啟動狀態。接著，將第二編碼區域的列 位址Y2設為0(步驟S39)。然後，執行記憶體控制指令 WT_CODE(步驟S40)，再將在編碼解碼器“所產生的既定的 板一位元傳送至5己憶體單元丨〇，之後，在第二編碼區域的 置（X 2 ’ Y 2)寫入根據弟二編碼系統所產生的檢查位元。 9 '然後’將Y2增量（步驟S42)，在Y2值到達16之前（步驟 S43) ’反覆進行步驟S4〇〜S43的控制。結果，結束了根據第 二編碼系統之16位元的檢查碼寫入第二編碼區域的動作。 接者，將用來更新資料區域及第二編碼區域中之行位 址的X及X2增量（步驟S44)。然後，在χ值到達1〇24之前（步 驟S45)，反覆進行步驟S32〜S45的控制。此外，步驟= 使對X2作判斷，也是一樣。藉此，在χ值為〇〜1〇23的範圍内， 針對1 024列的第二方塊Β2，反覆進行相同的編碼處理。此 22 2234-7068-ΡΡ

1271741 時，針對資料區域的所有資料，產 么从 度生並寫入根據弟二編碼 糸統的檢查碼的動作結束。 牡此，第 π關π你貝竹區域中 =且Χ 2 = Ν的任何一行’與第12圖的控制流程對應。在第丨3 Β 圖中，第二方塊Β2的讀取動作與上述的步驟幻2〜S37對應， 依次將資料區域的列位址γ繼續上數計數，並反覆執行上述 各指令1 024次。另外’檢查碼的寫入動作與上述步驟 S38〜S43對應，依次將第二編碼區域的列位址γ2繼續上數計 數’並反覆執行上述各指令16次。 接者，減第14至第22圖說明本實施型態之解碼處理 的拴制步驟。第丨4圖顯示解碼處理的概略控制流程，第1 5 至第1 9圖顯不與第! 4圖對應的詳細控制流程。$外，第2〇 =第21圖顯示與第15及第17圖中各控制流程對應的時序流 私圖另外’第22圖為方塊圖，顯示主要用來控制解碼處 理的解碼控制部43的構造。

如第14圖的概略控制流程所示，本實施型態的解碼處 理由與控制内容對應的複數個解碼序列SW〜SQ7所組成。用 來進行位元錯誤訂正的解碼序列SQ1包括用來控制根據第 一編碼系統之第一方塊B1之位元錯誤訂正的解碼序列SQU 矛用來拴制根據第二編碼系統之第二方塊B2之位元錯誤訂 正的解碼序列SQ1B 〇 第14圖的整個控制流程藉由ECC控制電路3 3中所包括 的解碼控制部43來控制。如第22圖所示，解碼控制部43的 構造包括用來控制所有解碼序列SQ1〜SQ7的方塊控制部

2234-7068-PF 23 1271741 對個第方塊B1或第二方塊B2(以下稱對象方塊） 订解碼處理時用來控制記憶體單元Π和編碼解碼器16的.己 =暨編碼解碼控制部52、用來計數對象方塊之解碼處理 階段(執行循環)的階段計數器53、用來計數後述之解碼序 歹J SQ3中之反覆次數的反覆計數器54、用來計數所處理之對 象方塊之編號的方塊位址計數器55、用来儲存具有無法訂 正之位元錯誤之第二方塊以之編號的方塊位址暫#器Μ、 用來選擇所處理之對象方塊之編號的選擇器57。 第15圖顯示解碼序列邠丨八的詳細控制流程。當第u圖 所不之控開始時’最初分別冑資料區域之列位址Y和第— 編碼區域之列位址Y1設為0(步驟S101)。接著，將資料區域 之行位址X設為0 (步驟S1 0 2)。 其次，執行記憶體控制指令ACT(X)(步驟S103)，接著 執行記憶體控制指令RD(Y)(步驟S104)。藉此，讀取資料區 域之位置（X’ Y)的位元。另—方面’讀取位元並執行編碼 解碼器控制指令GEN_c〇DE(步驟sl〇5)，將所讀取之位元輸 入至編碼解碼器1 6。 然後，將X增量（步驟Sl〇6)，在X值到達1〇24之前（步驟 Sl〇7)，反覆進行步驟sl〇3〜sl〇7的控制。結果，使用第一 方塊B1所含有的丨〇24個位元，執行編碼解碼器〗6的解碼運 算。 在接下來的步驟S108〜S113中，和上述步驟si〇2〜S107 中對育料區域的控制步驟相同，執行對第一編碼區域的控 制。在此情況下，可將行位址X置換為χι，將列位址γ置換 2234-7068-PF 24 1271741 為Y1，並且，將其變化範圍置換為〇~15之間。 田γ驟S11 3的判斷結果為卯時，在編碼解碼器1 6上， 使用既定和與此對應之檢查狀共計難個 位7G的解石馬運异王現結束狀態。於是，編碼解碼器⑽運 算結果根據error訊號夾制另丨丨β尤立丄，一 i木刦別疋否產生位元錯誤（步驟 S114) 〇 當從編碼解碼器16輸出之error訊號為！且產生位元錯 决¥，對作為運异對象之第一方塊β1進行位元錯誤訂正（步 驟S115)。在此，在步驟8115所執行的位元錯誤訂正的控制 流程如第16圖所示。首先n16圖所示，在作為處理對 象之第一方塊B1及第一編碼區域之列位址γι已經被設 為0的狀怨下，將第一編碼區域之行位址χ 1設為1 5 (步驟 S201)。 接著，執行編碼解碼器控制指令REVERSE(步驟S2〇2)， 根據16級私位暫存為、在後退狀態下從編碼解碼器丨6所輸出 的location訊號，判別位元錯誤發生的位置（步驟s2〇3)。 結果’當location訊號為！時，執行記憶體控制指令 入(^(11)(步驟32 04)，接著執行記憶體控制指令1?])(¥1:)(步 驟S205)，讀取第一編碼區域之位置（χι，γι)的檢查位元。 接著，執行控制指令CORRECT (步驟S206)，訂正產生錯 涘的位元。換s之，從第8圖可看出，在編碼解碼器1 6上， 糟由選擇器選擇性輸出rd-data(在步驟§2〇5所讀取的位元） 和l〇cat1〇n訊號的£：(^運算輸出，所以，可反轉發生錯誤的 位元’將其作為訊號wt一data來輸出。 2234-7068-PF 25 1271741 然後’執行記憶體控制指令WT(Y1)(步驟S2〇7)，將在 編碼解碼器1 6訂正錯誤的位元寫入第一編碼區域的位置 (X1 ’ Y1 )。接著’將減量（步驟S208 )，在XI值到達〇之前 v驟S209) ’反覆進行步驟S203〜S209的控制。當步驟S209 的判斷結果為N〇時，轉換至對資料區域的控制。 首先，將資料區域的行位址設為1〇23(步驟S21〇)。在 之後^步驟S211〜S218中，和上述步驟S2〇卜S209中隊第一 、爲馬區域的控制步驟相同，執行對資料區域的控制。在此 1*月況下，可將行位址χ丨置換為X，將列位址Y1置換為Y，並 且將其變化範圍置換為1 023〜0之間。 此外，在步驟S203、S212中，l〇cation=：1僅限於在矩 車〇的列中,1個位元錯誤存在的情況，若存在有2個位 元以上的錯誤，在編碼解碼器1 6的電路構造中，不會產生 1 ocaH on Λ唬。在此情況下所進行的控制將如後所述。 當步驟S218的判斷結果為肋時，被檢測出錯誤之位元 變成被訂正的狀態，結束了第16圖的控制流程。 返回第1 5圖，在與第1 6圖之控制流程對應的步驟s丨丄5 之後，對用來更新資料區域及第一編碼區域中之列位址的Y 及Y1增量（步驟S116)。然後，在γ值到達1〇24之前（步驟 sin)，反覆進行步驟S102〜S117的控制。當步驟§117的判 斷結果為NO時，結束解碼序列sq 1 a。 在此，第2〇圖是有關於在資料區域中γ=Ν&γι=Ν的任何 一行，顯示與解碼序列SQ1A的控制流程對應的時序流程 圖在第2 〇圖中，根據第一編碼系統之檢查碼的讀取動作 2234-7068-PF 26 Ϊ271741 與上述的步驟S102〜S107對應，依次將資料區域的行位址2 繼續上數計數，並反覆執行上述各指令1〇24次。檢查碼的 讀取動作與上述步驟Sl〇8〜S113對應，依次將第一編碼區域 的行位址X1繼續上數計數，並反覆執行上述各指令1 6次。 另外，根據第一編碼系統之檢查碼及第一方塊β1的位元錯 ”吳測及ά丁正動作因err〇r訊號和1 〇cat i 〇n訊號而受到不 同的控制。 接著’第17圖顯示解碼序列SQ1B(第14圖）的詳細控制 流程。當第1 7圖所示之控制開始時，最初分別將資料區域 之行位址X和第二編碼區域之行位址Χ2設為〇 (步驟g 1 $ 1)。 ，接著，執行記憶體控制指令ACT(X)(步驟S152)。然後， 將資料區域的列位址γ設為〇 (步驟S1 53 )。在此狀態下，執 行€憶體控制指令RD (γ)(步驟S1 54)，讀取資料區域之位置 (X，Y)的位元。另一方面，讀取位元並執行編碼解碼器控 制指令GEN—CODE(步驟S1 55)，將所讀取的位元輸入至編碼 解碼器1 6。 接著’將Y增量（步驟S1 56)，在Y值到達1〇24之前（步驟 S157)，反覆進行步驟S154〜S157的控制。結果，使用第二 方塊B2所包括之1〇24個位元，執行編碼解碼器is的解碼運 笪。 在接下來的步驟S158〜S163中，和與上述步驟 S1 52〜S1 57之資料區域對應的控制步驟相同，執行對第二編 碼區域的控制。在此情況下，可將行位址X置換為χ2，將列 位址Υ置換為Υ2，並且將其變化範圍置換為〇〜15之間。 27

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1271741 當步驟S163的判斷結果為啊，在編碼解碼㈣上， 使用既定之第二方塊B2和與此對應之檢查石馬之共計！剛個 =的解料算呈現結束狀態。於是，編碼解碼_的運 异結果根據error訊號來判別是否產生位元錯誤（步驟 S1 64) 〇 士虽從編碼解碼器1 6輸出之err〇r訊號為2且產生位元錯 •誤時，對作為運算對象之第二方⑽進行位元錯誤訂正（步 驟S165)。在此，在步㈣65所執行的位元錯誤訂正的控制 _流程如第1 8圖所示。 在第18圖之步驟S25卜S268所示之控制流程中，作為基 本控，步驟’和第16圖之步驟S2Q1〜S218所示之控制流程共 通，第16圖的XI，X可分別置換為第18圖的γ2，γ。當最後 的步驟S268的判斷結果為恥時，被檢測出錯誤的位元呈現 被訂正的狀態，結束第18圖的控制流程。 返回第1 7圖，在與第1 8圖之控制流程對應的步驟S1 65 之後，對用來更新資料區域及第一編碼區域中之^及^增 籲呈驟3166)。然後，在X值到達1〇24之前（步驟S167)，反 ^進行步驟S152〜S167的控制。當步驟S167的判斷結果為肋 時’結束解碼序列Sqib。 在此’第21圖是有關於在資料區域及第二編碼區域中 X4且X2 = N的任何一行，顯示與解碼序列SQ1B的控制流程對 應的時序流程圖。在第21圖中，根據第二編碼系統之檢查 碼的項取動作與上述的步驟S1 5 2〜s丨5 7對應，依次將資料區 域的列位址Y繼續上數計數，並反覆執行上述各指令1024

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Ϊ271741 j。檢查碼的讀取動作與上述步驟si58〜si63對應，依次將 第:編碼區域的列位aY1繼續上數計數，並反覆執行上述 各指令16次。另外，根據第二編碼系統之檢查碼及第二方 塊们的位元錯誤檢測及訂正動作因err〇"K號和丨〇cati〇n 訊號而受到不同的控制，此點和第2〇的情況相同。 藉由以上的兩個解碼序列SQ1A，SQ1B，在第22圖的界 .7控制部43上，方塊控制部51可辨識各個對象方塊的處理 日寸序。然後’顯示對象方塊之處理開始時序的方塊起始訊 _ #u sgl和顯不對象方塊編號（位址）的方塊位址訊號啦被輸 出^記憶體暨編碼解碼器控制部52。在此記憶體暨編碼解 碼β控制部52上，產生並輸出對象方塊之解碼處理所需要 的記憶體控制訊號和編碼解碼器控制訊號。然後，顯示對 象方塊之處理結束時序的方塊結束訊號㈣被輸出至方塊 控制部51。 另外，對象方塊編號藉由方塊位址計數器55產生。方 塊控制部51藉由控制訊號sg8控制方塊位址計數器.該計 數值從方塊位址計數11 55被當作方塊編號計數訊號sg9來 冉者，在處理象方塊時，記憶體暨編碼解碼器控制 P 5 2對W又冲數$ 53提供計數器控制訊號sg4，根據編碼解 碼器16的移位暫存器的前進後退方向來進行控制。階段計 數器53在進行編碼解碼器16的前進運算時被增量，在進Γ 編碼解碼器16的後退運算時被減量。記憶體^㈣^

控制部52接收顯示階段計數器53之計數值的計數訊號 2234-7068-PF © 29 Ϊ271741 s g 5，辨識出藉此執行的猶環。 其次，如第14圖所示，蕻出缸從广χϊ 〇ηι 猎由解碼序列SQ1A，SQ1B之後 的解碼序列SQ2，解碼序列ςΩ ·+、to + Q ϊ A或解碼序列s q 1 β中，判斷無 法訂正之位元錯誤是否存在。換言之，藉由本實施型態的、 f誤訂正方式’僅在對象方塊t存在！個位元的錯誤時才可 ϋ 丁正’若存在2個位元以上的夢令刖、、土 _ 日7錯决則無法叮正。在編碼解碼 器1 6的電路構造中，即使卷 # 士 。 忧田error=l，右存在2個位元以上 的錯誤’則l〇catlo㈣不會成立，所以，在解碼序列SQ2 中會檢測出此狀態。 在第22圖中，編碼解碼器16所輸出的61^虹訊號及 L〇Catl〇n訊號被輸入至方塊控制部51及記憶體暨編碼解碼 =控制部52。當方塊控制部51產生err〇r = 1和i〇cati⑽y 時，辨識出位元錯誤的存在及該位元已被訂正，藉由記憶 體暨編碼解碼器控制部52的控制來進行位元錯誤訂正。另 方面，即使方塊控制部51產生err〇r = 1，若1〇cati⑽4 無法成立’則辨識出無法訂正之位元錯誤的發生。 藉由本實施型態，當在第二方塊”中辨識出存在無法 訂正之位元時，儲存該第二方塊B2的編號（行位址X)。具體 來說’為從方塊控制部51將保留訊號sgl3作為1提供給方塊 位址暫存器56的狀態，從方塊位址計數器55，該第二方塊 B2的編號作為方塊位址訊號sg9被傳送至方塊位址暫存器 5 6。此外’在方塊位址暫存器μ上，當無法訂正之第二方 塊Β2有Ν個時，亦可加上這些編號來儲存個數ν。 此外，方塊位址暫存器56的讀取訊號sgl〇傳送至選擇 2234-7068-PF 30 ί27!741 5 7此遥擇态Μ選擇性地切換來自方 方娇貔,ϋ 換；自方塊位址計數器55的 方：，十數訊號sg9和來自⑽ g ’將3^擇訊號SgU輪出至方塊控制部51。 在^圖中，當判斷在解碼序列断不存在 位兀錯誤時，由於之後不需要訂正錯誤， 1 4圖的解碼處理。另一 、，D果弟 方面，虽判斷在解碼序列SQ2中存在 訂正的位元錯誤時’則繼續執行解碼序列SQ3。 a在解碼序列SQ3中，#斷預先設定解碼序列撕的反覆 -人數是否結束。亦即，在太垂 …山 在本Μ麵型恶中，藉由交替反覆行 方向和列方向的錯誤訂正來減少位元錯誤，所以，若增加 反覆次數，只是讓訂正位元錯誤的可能性增大。因此，應 預先設定反覆次數。 ^ 在第22圖的解碼控制部43中，藉由反覆計數器54計數 解碼序列sQ1，撕的反覆次數。方塊控制部51以執行解碼 序列SQ1，SQ2的次數將減量訊號傳送至反覆計數器54，將 乂汁數值作為计數訊號sg6，輸出至方塊控制部$ 1。藉此， 方塊控制部51可辨識出已到達預先設定的反覆次數。 在解碼序列SQ3中若判斷已反覆了既定次數，繼續移動 至解碼序列SQ4。在此解碼序列SQ4中，和解碼序列8(31入相 同，可進行第一方塊B1的位元錯誤訂正，作為反覆複數次 之後的取後處理。然後，在接下來的解碼序列SQ5中，進行 和解碼序列SQ2相同的判斷。 另外，當判斷在解碼序列SQ5中存在無法訂正的位元錯 δ吳牯’ Μ績移動至解碼序列Sq6。在此解碼序列sq6中，進

2234-7068-PP K71741 行第二方塊B2的位元錯誤訂正，在此情況下，亦作為反覆 複數次之後的最後處理。在此，解碼序列SQ6的處理和解碼 序列S Q1B的處理不同，說明如下。 '

第1 9圖顯示解碼序列SQ6的詳細控制流程。此解碼序列 SQ6的基本控制和第丨7圖的解碼序列SQ1B相通，但行位址》 的設定步驟不同。亦即，如第19圖所示，首先，將計數器工 設為0(步驟S301)，將上述方塊位址暫存器56上所儲存的第 1個值BOX-ADR—REG(i)作為X值來設定（步驟S3〇2)。同樣 地’將BOX—ADR-REG(i)作為χ2值來設定（步驟S3〇9)。然後， 對X’ X2值執行步驟S3〇3〜S317的控制之後，對土增量（步驟 S31 8) ’在〗到達方塊位址暫存器上所儲存之值n之前（步驟 S319)，反覆進行步驟S303〜S319的處理。 如此，在解碼序列SQ6中，當進行已經在 中執仃過的位元錯誤訂正後，僅對存在無法訂正之位元的 ^二方塊進行新的位元錯誤訂正，以此方式來進行控制。 :此’可避免不需要的處理，降低整個處理的執行時間。 4 ’當在解碼序列SQ3中將既定次數^定為1次時，至少 t方塊B1和第二方塊B2分別交互進行兩次的位元錯誤 吞丁正 〇 、 解碼序列SQ7中，延仃芽口解碼序列 2的判斷。然後’當判斷在解碼序列晴不存在無法訂 統位70時’結束第14圖的解碼處理。另 序物存在無法訂正的位元時，產生既定= 凡遽猎由苓照此無法訂正訊號，可檢查出麵的異 32 2234~7〇68~pp

J271741 常。 接著，使用第23A至23D圖來說明本實施型態之錯★吳勺_ 正方法的具體例。下面為求簡單，取1 〇x 1 〇的大小 3乍為例子。如第23A圖所示，在資料區域中存在6個位 之錯5吳的狀態下（在圖中以X記號來表示），對X方向的位 兀列執行解碼序列SQ1A。在此情況下，在具有位元錯誤的3 個列中’其中任意一列產生2個位元的錯誤，所以無法訂正 位元錯誤。 ^ ’

其次，如第23Β圖所示，對Υ方向的位元列執行解碼序 列=1Β。在此情況下，無法訂正存在2個位元之錯誤的2行 錯块，但可以訂正存在丨個位元錯誤的其他2行錯誤。此時， 儲存,.、，員不無法訂正的那一行的位置資訊( 1 )，2 )。 其次，如第23C圖所示，fiX方向的位元列執行解碼序 列SQ4(解碼序列SQ3的反覆次數設扣。在此情況下，第^ 圖的錯誤型態會變化，所以， 0 τ 」°τ正存在1個位元之錯誤的 2列錯誤。然後，呈現留下存在2個位元> Α 1口议兀之錯誤的1列的狀態。 最後’如第2 3 D圖所示，對γ方Α ϊΟΑ 對γ方向的位元列執行解碼序 列SQ6。此時，僅對所儲存之 … 位置貝❿⑴，Xe⑵執行錯 祆汀正，訂正留在該2行的錯誤 、<兀ebl，eb2中的任何一 個。結果，呈現在資料區域中的 ^… T日7所有位兀錯誤都被訂正的 狀悲。即使有更複雜的錯誤型離， 一 心亦可藉由增加反覆次數 來&彳，、5丁正所有位元錯誤的可能性。 此外，即使增加上述的反覆 ^ ^ 设—人數，也有因錯誤型態而 無法叮正位元錯誤的情況。例 J ^ 晏方形的2x 2區域中所

2234-7068-PF 1271741 包括的4個位元的錯誤存在

方向、γ方向反覆進行錯誤訂i =情況下，即使在X 態。若要避争^ 、 a 也《會呈現留下錯誤的狀 …’可當在既定形狀的區域常常持續 …、清。丁正位70的狀態時，判斷 誤，反轉这… 的所有位元為錯 ^轉坆些位兀’以此方式來進行控制。 糟由：上所說明之本實施型態之DRAM，可對過去無法 且=錯力型悲進们了正，㈣許的位元錯誤率也提高。 : 體來說’藉由採用上述之錯誤訂正方法，可將過去的容 :錯誤率從〇.。1%提高到〇.。2%。另外，因為提高了容 斗位70錯秩率’所以可將刷新週期設定得更長，藉此，可 降低資料料狀態的雜電力。具體來說，在溫度阶時， 刷新週期可延長至約過去的2倍。 以上根據本實施型態具體說明了本發明，本發明不限 於上述實施型態，可在不脫離要旨的範圍内實施各種變 更例如，C憶體陣列丨0的構造和容量不限於上述具體例， 亦可針對多種記憶體裝置的需要廣泛地應用本發明。 【圖式簡單說明】 第1圖為顯示本實施型態之dram的整體構造的方塊圖。 第2圖顯示記憶體陣列的模組構造及矩陣構造。 第3圖顯示本實施型態所使用之主要記憶體控制指令 的種類。 第4圖為狀態變化圖，顯示在DRAM中的複數個動作狀態 的關係和功能。 第5圖為與第4圖之狀態變化圖對應的概略時序流程 2234-7068-PP 34 1271741 圖。 弟6圖為方塊圖，顯示控制電路的Ecc控制部的構造。 第7圖顯示在編碼處理中所產生之檢查碼的構造。 第8圖顯示編碼解碼器的電路構造的一例。 第9圖（a)〜（c)說明具備第8圖之構造的編碼解碼器中 的運算處理的具體例。 帛1〇圖顯示使用於編碼解碼器之動作控制中的編碼解 碼控制指令的種類。 > f 11圖顯示在編碼處理中根據第—編碼系統的控制流 程。 第1 2圖顯示在編碼處理中根據第二編碼系統的控制流 程。 ^ 第13A圖是關於在資料區域二Ν，γι=Ν的任意一行， 顯示與第11圖之控制流程對應的時序流程圖。 第13Β圖是關於在資料區域tY = N，γι=Ν的任意一行， 顯示與第12圖之控制流程對應的時序流程圖。 私弟14圖顯示解碼處理的概略控制流程。 第15圖顯示與第14圖之解碼序列邠丨人對應的詳細控制 流程。 第16圖顯示在第15圖之步驟3115所實行之位元錯誤訂 正的控制流程。 第17圖顯示與第14圖之解碼序列卯^對應的詳細控制 流程。 第18圖顯示在第17圖之步驟3165所實行之位元錯誤 2234-7068-PF 35 1271741 正的控制流程。 第1 9圖顯示與第14圖之解碼序列s Q 6對應的詳細控制 流程。 第2 0圖顯示與第1 5圖對應的時序流程圖。 第21圖顯示與第1 7圖對應的時序流程圖。 第2 2圖為方塊圖，顯示主要控制解碼處理之解碼控制 部的構造。 第23A圖說明本實施型態之錯誤訂正方法之具體例中 Φ 、的第一狀態。 第23B圖說明本實施型態之錯誤訂正方法之具體例中 的第二狀態。 帛23C圖說明本實施型態之錯誤訂正方法之具體例中 的第三狀態。 中 弟2 3 D圖說明本實施型態 的第四狀態。 之錯誤訂正方法之具體例

【主要元件符號說明】 0，3〜模級 1 0〜記憶體陣列 11〜行解瑪器 1 2〜文書處理驅動器 1 3〜感測放大器 14〜I/O閘極 1 5〜列解碼器 16〜編碼解碼器

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20〜 控制部 21〜 I/O緩衝器 31〜 指令控制部 32〜 狀態控制部 33〜 ECC控制部 41〜 低消耗電力 模 式控制部 42〜 編碼處理部 43〜 解碼處理部 44〜 BREF控制部 45〜 BREF週期控 制 部 46, 47〜多工電 路 51〜 方塊控制部 52〜 記憶體暨編 碼解碼控制部 53〜 階段計數器 54〜 反覆計數器 5 5〜 方塊位址計 數 器 5 6〜 方塊位址暫存 器 57〜 選擇器 100, 〜矩陣 B1〜 '第一方塊 B2〜 '第二方塊

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Claims (1)

1271741 十、申請專利範圍： L —種半導體記憶裝置，包括： 枓L體陣列’其具有檢查碼區域，可記伊用丈 料之資料區域 飞』。己隐用來記憶資 匕埝和上述貧料錯誤訂正 記憶，資-存狀;:’，控制… 幻的既疋週期的刷新動作； 運算I置’其可進行將上述 _ 疋為處理單位的編碼運算以 之既疋位凡列設 述核查碼的解碼運算以上 使用上 编踩如心 仃對上述—貝料的錯誤檢測訂正； ’工^ I置，其作為轉換至上述資料儲存& At / 編碼處理，可斜， 、貝才十储存狀恶時的 ,. 針對與上述記憶體陣列垂直相交的第一太^ 和弟—方肖，在上述檢查碼 ° 裝置根據上述第一方」[別並寫入上述運算 運算裝置根據上述第-方a 弟、-為碼和上述 來控制；及 方向所產生的第二編碼，以此方式 置，其作為結束上述賴料狀態時的解 馬處理，可在上述運算裝置上交互執行針對上述第一= 且根據上述第一編碼的第-位元錯誤訂正和針對上述第_ 方向且根據上述第二編碼的第二位元錯誤訂正，且= 这弟一位元錯誤訂正和上述第二位元錯誤 汀正，以此方式來控制。 管H申明專利弟1項之半導體記憶裝置，其中，上述運 2 μ輸出顯示產生作為上述解碼運算對象之位元列 -位兀以上錯誤的第一訊號和顯示上述位元列冲僅產生 2234-7068-PF 38 1271741 -位元錯誤之位元位置的第二訊號。 _明專利第2項之半導體記憶裝置，其中，上述解 =裝置在進行上述第二位元錯誤訂正的時候，若從上 逑運舁裝置輪出t诚势 ., 弟一訊號且未輸出第二訊號，則判定 在作為解碼對象的位元財存在不以正隸元錯誤。 4.如申請專利第3項之半導體記憶裳置，其中，當上述 解碼控制裝置判定在作為 正的位元錯誤時，儲存％立 的位元列中存在不能訂 進行上述第二位元錯“正二=:置資訊，僅對後續在 元列進行上述第-位^存之上述位置資訊的位 ς ，弟―位兀錯誤訂正’以此方式來控制。 .如申睛專利第1項之半導體 碼控制裝置分別對上述第一位元二=其中，上述解 錯誤許正執行預先設定的次 上述弟二位元 数以此方式來控制。 6·如申請專利第!項之半導體記憶裝置，其 一方向為上述記憶體陣列的行’上述第、上述弟 體陣列的列。 向為上述記憶 7.如申請專利第!項之半導體記憶裝置 步具備動作控制裝置，其可在正常動作時的正、常:進-和為了在上述資料儲存狀態中以降低消耗=作模式 作的低消耗電力模式之間進行切換控制的方式來動 置可在上述低消耗電力模式中控制長週期的刷Ζ控制裝 8. -種半導體記憶裳置之錯誤訂正 ’動作。 料的資料區預和記憶上述資料之錯誤檢剛訂正具:記憶資 檢查碼區域所組成的記憶區域， 用^查碼的 2234-7068-PF 39 Γ271741 其特徵在於包括： 將上述資料之既定位元列 算以產生卜、』作為處理早位，進行編碼運 運营以$ 並且’進行使用上述檢查碼的解碼 ^ 仃上述貧料的錯誤檢測訂正的步驟； … =對與上述記憶體陣列垂直相交的第_方向和第二方 口在上述檢查碼區域以可區別並寫 上述第一太a - 夏舄入上述運异裝置根據 栌攄上、f μ…％列所產生的第—編碼和上述運算裝置 根據上述第二方向所產生的第二編碼，：衣置 處理的步驟；及 式進仃編碼 上述運算裝置上交互執行針對上述第一方向且根據 ^ 碼的弟一位元錯誤訂正和針對上述第_方― 以上的弟—位元錯誤訂正，且至少執行兩次 的上述弟一位兀錯誤訂正和上述二。 以此方式進行解碼處理的步驟。 -U訂正， 申：專利第8項之半導體記憶裝置之錯誤訂正 的位作為上述解石馬對象的位元列中存在不能訂正 行上述第曰!7,儲存該位元列的位置資訊，僅對後續在進 弟-位凡錯誤訂正時所儲存之上述 列進行上述第二位元錯誤訂正。 賴位凡 方法，其中申明八專利弟8項之半導體記憶裝置之錯誤訂正 —〃，7刀別對上述第-位元錯誤訂正及上述第 凡錯誤訂正執行預先設定的次數。 弟—位 2234-7068-PF 40