TWI744960B

TWI744960B - 記憶體控制器及記憶體裝置

Info

Publication number: TWI744960B
Application number: TW109121132A
Authority: TW
Inventors: 王冠傑
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-06-22
Filing date: 2020-06-22
Publication date: 2021-11-01
Also published as: TW202201227A

Abstract

本發明揭露一種記憶體裝置及記憶體控制器。記憶體控制器包括控制單元、一儲存單元及多個編碼器單元。儲存單元耦接至控制單元，且包括多個儲存區域。各儲存區域由一記憶體位址表示，且儲存有一生成矩陣的多個部分的其中之一。編碼器單元耦接至控制單元及儲存單元，且一對一、多對一、或一對多耦接至記憶體晶片。編碼器單元係基於一低密度奇偶檢查碼(LDPC)編碼，且LDPC編碼係基於生成矩陣。

Description

記憶體控制器及記憶體裝置

本發明是有關於一種記憶體控制器及記憶體裝置。

記憶體裝置可包括多個記憶體晶片。針對每一個記憶體晶片，記憶體裝置的記憶體控制器需要配置一個錯誤更正電路，其中包括編碼器單元及解碼單元來進行：(1)編碼來自主控制器的使用者資料以寫入至對應的記憶體晶片，以及(2)解碼從對應的記憶體晶片中讀取出的資料以傳送至主控制器。在一些實施中，此些編碼器單元是基於低密度奇偶檢查碼(Low-density parity-check code，LDPC)。基於LDPC的架構下，在執行編碼來自主控制器的使用者資料的操作時，編碼器單元中的編碼器會將使用者資料與生成矩陣(generator matrix)相乘以產生多個奇偶檢查位元(parity-check digit)。在現有技術的一種實施中，對於每一個編碼器單元，記憶體控制器中可以配置一個儲存單元來儲存生成矩陣，也就是N個編碼器單元就會配置N個儲存單元，此些儲存單元儲存著相同的生成矩陣。這種做法會增加記憶體控制器的面積及成本。在現有技術的另一種實施中，對於所有編碼器單元，記憶體控制器中可以配置一個儲存單元來儲存生成矩陣，也就是N個編碼器單元輪流使用一個儲存單元。這種做法雖然省下面積與成本，但會降低資料的吞吐量(throughput)。

本發明的一方面揭露一種記憶體裝置。記憶體裝置包括多個記憶體晶片以及一記憶體控制器。記憶體控制器耦接至記憶體晶片。記憶體控制器包括控制單元、一儲存單元及多個編碼器單元。儲存單元耦接至控制單元，且包括多個儲存區域。各儲存區域由一記憶體位址表示，且儲存有一生成矩陣的多個部分的其中之一。編碼器單元耦接至控制單元及儲存單元，且一對一、多對一或一對多耦接至記憶體晶片。編碼器單元係基於一低密度奇偶檢查碼(LDPC)編碼，且LDPC編碼係基於生成矩陣。

本發明的另一方面揭露一種記憶體控制器。記憶體控制器包括控制單元、一儲存單元及多個編碼器單元。儲存單元耦接至控制單元，且包括多個儲存區域。各儲存區域由一記憶體位址表示，且儲存有一生成矩陣的多個部分的其中之一。編碼器單元耦接至控制單元及儲存單元，且一對一、多對一或一對多耦接至記憶體晶片。編碼器單元係基於一低密度奇偶檢查碼(LDPC)編碼，且LDPC編碼係基於生成矩陣。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10:記憶體裝置

102-1~102-x:記憶體晶片

104:記憶體控制器

1041:控制單元

1043:儲存單元

1045-1~1045-x:編碼器單元

第1圖繪示根據本發明一實施例的記憶體裝置的方塊圖。

第2圖繪示根據本發明一實施例的記憶體控制器的方塊圖。

第3圖繪示根據本發明一實施例的計算奇偶檢查碼的示意圖。

第4A~4B圖繪示根據本發明一實施例的記憶體控制器的操作方法的流程圖。

第5圖繪示根據本發明一實施例的記憶體裝置計算奇偶檢查碼的時序圖。

請參照第1圖，第1圖繪示根據本發明一實施例的記憶體裝置的方塊圖。記憶體裝置10包括多個記憶體晶片102-1~102-x及一記憶體控制器104，其中x為大於1的正整數。各個記憶體晶片102-1~102-x可包括一記憶體陣列及用以操作記憶體陣列的控制電路(例如輸入輸出電路、感側放大器電路等)。記憶體陣列可為NAND快閃記憶體陣列、NOR快閃記憶體陣列、相變化記憶體陣列或任何可用的記憶體陣列。

記憶體控制器104耦接至一主控制器90及記憶體晶片102-1~102-x。記憶體控制器104可用以接收來自主控制器90的一或多個寫入命令及對應於該一或多個寫入命令的一或多筆使用者資料。記憶體控制器104回應於該一或多個寫入命令將一或多筆使用者資料寫入記憶體晶片102-1~102-x。記憶體控制器104的細節請進一步參考第2圖繪示的根據本發明一實施例的記憶體控制器的方塊圖。記憶體控制器104包括一控制單元1041、一儲存單元1043及多個編碼器單元 1045-1~1045-x。在本實施例中，編碼器單元1045-1~1045-x的數量相同於記憶體晶片的數量。儲存單元1043耦接至控制單元1041。儲存單元1043可為一內嵌唯讀記憶體(embedded read only memory)或一靜態隨機存取記憶體(static random access memory)。編碼器編碼器單元1045-1~1045-x耦接至控制單元1041、儲存單元1043及記憶體晶片102-1~102-x。每一個編碼器單元1045-1~1045-x一對一對應至一個記憶體晶片102-1~102-x。舉例來說，編碼器單元1045-1對應並耦接至記憶體晶片102-1，編碼器單元1045-2對應並耦接至記憶體晶片102-2，以此類推。每一個編碼器單元1045-1~1045-x例如是基於一低密度奇偶檢查碼(Low-density parity-check code，LDPC)編碼的編碼器。

需要注意的是，在其他實施例中，編碼器單元的數量也可以不同於記憶體晶片的數量。也就是說，編碼器單元也可以是一對多或者多對一耦接至記憶體晶片。

為了更容易理解本發明的內容，在此對LDPC編碼進行簡單的說明。一筆長度為k個位元的使用者資料D可根據一個維度為k×n的生成矩陣G產生一長度為n個位元的碼字C，其中k、n為正整數，可以數學式表示為：C=DG。生成矩陣G可分解為一個維度為k×k的單位矩陣I及一個維度為k×p的矩陣P，其中p為正整數，且k+p=n，可以數學式表示為：G=I+P。於是，碼字C可以數學式表示為：C=D+Q，其中Q為長度為p個位元的奇偶檢查碼。

請參照第3圖，第3圖繪示根據本發明一實施例的計算奇偶檢查碼的示意圖。在本實施例中，生成矩陣G可包括多個子矩陣 g_0,0~g_2,5，其中子矩陣g_0,0~g_2,5的維度為m×m，m為正整數。更明確來說，生成矩陣P可視為由子矩陣g_0,0~g_2,5所組成。使用者資料D可視為由六個長度為m的子序列d₀~d₅組成，即D=d₀d₁d₂d₃d₄d₅。計算奇偶檢查碼時，可根據第3圖右側所示的方式進行計算，其中奇偶檢查碼Q可表示為Q=p₀p₁p₂，XOR為「互斥或」運算。在本實施例中，生成矩陣被劃分為六個部份，其中第一部分包括子矩陣g_0,0、g_1,0、g_2,0，第二部分包括子矩陣g_0,1、g_1,1、g_2,1，第三部分包括子矩陣g_0,2、g_1,2、g_2,2，第四部分包括子矩陣g_0,3、g_1,3、g_2,3，第五部分包括子矩陣g_0,4、g_1,4、g_2,4，第六部分包括子矩陣g_0,5、g_1,5、g_2,5。生成矩陣的此六個部分可分別儲存於儲存單元1043的以記憶體位址A1~A5表示的六個儲存區域中。例如，第一部分的子矩陣g_0,0、g_1,0、g_2,0的元素可儲存於儲存單元1043中以記憶體位址A1表示的第一儲存區域，第二部分的子矩陣g_0,1、g_1,1、g_2,1的元素可儲存於儲存單元1043中以記憶體位址A2表示的第二儲存區域，以此類推。對於一筆使用者資料，編碼器單元可使用六個時脈週期來計算奇偶檢查碼。例如，在第一時脈週期C1根據使用者資料的第一子序列d₀及第一部分的子矩陣g_0,0、g_1,0、g_2,0計算奇偶檢查碼，在第二時脈週期C2根據使用者資料的第二子序列d₁及第二部分的子矩陣g_0,1、g_1,1、g_2,2計算奇偶檢查碼。值得一提的是，第一時脈週期C1~第六時脈週期C6的運算順序是可以任意排列的，即計算第二時脈週期C2的運算之後再計算第一時脈週期C1的運算是可允許的。

回到第2圖，並請同時參照第4A~4B圖繪示的根據本發明一實施例的記憶體控制器的操作方法的流程圖，其中第4A圖的流程是由各個編碼器單元執行，第4B圖是由控制單元執行。需要注意的是，在本實施例中是以生成矩陣包括六個部分為例進行說明，然而本發明不以此為限。也就是說，在實際應用上，生成矩陣可劃分為多個部分(即可包括多個部分)，而儲存單元可包括多個儲存區域，每個儲存區域可以一記憶體位址表示，且儲存生成矩陣的該些部分的其中之一。

首先，第4A圖，在步驟S401中，每個編碼器單元1045-1~1045-x各自判斷是否收到一筆完整的使用者資料。主控制器90可傳送一或多筆使用者資料至記憶體控制器104。舉例來說，主控制器90可陸續傳送第一使用者資料、第二使用者資料及第三使用者資料。第一使用者資料可被傳送至編碼器單元1045-1，第二使用者資料可被傳送至編碼器單元1045-2，第三使用者資料可被傳送至編碼器單元1045-3。在使用者資料的長度被設定為k個位元的例子中，編碼器單元1045-1~1045-3可分別根據收到的使用者資料的長度達到k個位元來確定收到一筆完整的使用者資料。當編碼器單元確認收到一筆完整的使用者資料時，執行S403；反之，則回到步驟S401。

在步驟S403中，確認接收到一筆完整的使用者資料的編碼器單元會將自身的一狀態設定為準備就緒，並傳送一準備就緒訊號至控制單元1041。準備就緒訊號可包括傳送此準備就緒訊號的編碼器編碼器單元的一識別碼。也就是說，準備就緒訊號可用以通知控制單元1041哪一個編碼器單元是處於準備就緒的狀態。

跳到第4B圖，在步驟S411中，控制單元1041判斷是否有收到準備就緒訊號。當控制單元1041收到準備就緒訊號時，執行步驟S413；反之，則執行步驟S423。

在步驟S413中，回應於準備就緒訊號，控制單元1041根據一目前位址決定一結束位址準備就緒訊號。目前位址與結束位址是從儲存單元中用以代表儲存有生成矩陣的該些部分的儲存區域的記憶體位址中選擇而設定。

在步驟S415中，控制單元1041將目前位址傳送至狀態為準備就緒的編碼器單元。

在步驟S417中，控制單元1041將目前位址傳送至儲存單元1043，並指示儲存單元1043根據目前位址輸出對應於目前位址的儲存區域儲存的生成矩陣的部分至狀態為準備就緒的編碼器單元。

在步驟S419中，控制單元1041判斷是否已達到一結束條件。結束條件例如是目前位址等於結束位址。若是，結束本流程；若否，執行步驟S421。

在步驟S421中，控制單元1041更新目前位址，例如，將目前位址的下一個記憶體位址設定為新的目前位址。

在步驟S423中，控制單元1041判斷是否已接收過至少一準備就緒訊號。若是，執行步驟S413；若否，執行步驟S411。控制單元1041可藉由設定一旗標來確定是否已接收過至少一準備就緒訊號。舉例來說，當本流程開始後第一次接收到準備就緒訊號時，控制單元1041可將旗標的值由0設為1；當本流程結束時將旗標由1設為0。

再跳回第4A圖，在步驟S405中，狀態為準備就緒的編碼器單元接收來自控制單元的目前位址及來自儲存單元的對應於目前位址的生成矩陣的部分。

在步驟S407中，狀態為準備就緒的編碼器單元根據使用者資料中對應於目前位址的子序列及接收到的對應於目前位址的生成矩陣的部分計算/更新對應於使用者資料的奇偶檢查碼。

在步驟S409中，狀態為準備就緒的編碼器單元判斷奇偶檢查碼是否計算完畢。若是，將狀態設定為運算完畢並結束本流程；若否，執行步驟S405。在一實施例中，當使用者資料中的每一個子序列皆執行過步驟S407的運算時，編碼器單元可判定對應於此使用者資料的奇偶檢查碼計算完畢。在另一實施例中，編碼器單元可配置有一計數器，當計數器的值達到一閥值時，可判定對應於此使用者資料的奇偶檢查碼計算完畢。以第3圖的實施例為例，計數器的值可預設為0，閥值可設定為6，每執行一次步驟S407則計數器的值增加1，當計數器的值達到6時，表示經過六個時脈週期的運算，使用者資料的六個子序列皆與生成矩陣的對應部分完成運算。

在一實施例中，當編碼器單元判斷奇偶檢查碼計算完畢時，編碼器單元會傳送傳送一完成訊號至控制單元1041，其中完成訊號可包括該編碼器單元的辨識碼。也就是說，完成訊號可用以通知控制單元1041哪一個編碼器單元的狀態由準備就緒轉換為運算完畢。在這樣的實施例中，控制單元1041可藉由記錄有傳送準備就緒訊號的編碼器單元是否皆已傳送完成訊號來確定是否達到結束條件。

為了更加清楚理解本發明，請參照第5圖繪示的根據本發明一實施例的記憶體裝置計算奇偶檢查碼的時序圖。第5圖是第2圖的記憶體控制器104基於第3圖的奇偶檢查碼的計算方式計算奇偶檢查碼的時序。

於時間T0時，編碼器單元1041-1確認接收到一筆完整的使用者資料並傳送準備就緒訊號至控制單元；此時，在控制單元的記錄中目前位址為A0(初始設定值)，由於編碼器單元1045-1要執行完整的生成矩陣的運算要將記憶體位址A0~A5都讀取過一次，於是將結束位址設定為A5，將目前位址為A0通知給編碼器單元1045-1，並指示儲存單元1043將儲存於記憶體位址A0的生成矩陣的部分傳送至編碼器單元1045-1。在時間T1時，編碼器單元1045-2也接收到一筆完整的使用者資料並傳送準備就緒訊號至控制單元；此時，，在控制單元的記錄中目前位址為A2(從T0開始經過二個時脈週期)，由於編碼器單元1045-2要執行完整的生成矩陣的運算要將記憶體位址A0~A5都讀取過一次，於是將結束位址設定為A1，將目前位址為A2通知給編碼器單元1045-1、1045-2，並指示儲存單元1043將儲存於記憶體位址A2的生成矩陣的部分傳送至編碼器單元1045-1、1045-2。時間T2、T3以此類推。第5圖中，D_0,0代表編碼器單元1045-1根據所收到的使用者資料D₀進行如第3圖的第一時脈週期C1的計算，D_0,1代表編碼器單元1045-1根據所收到的使用者資料D₀進行如第3圖的第二時脈週期C2的計算，D_1,2代表編碼器單元1045-2根據所收到的使用者資料D₁進行如第3圖的第三時脈週期C3的計算，以此類推。

總結來說，藉由本發明針對狀態為準備就緒的編碼器單元，控制單元會根據目前位址指示儲存單元傳送相同的奇偶檢查碼的部分。藉由上述方式，便不需要等待一個編碼器單元計算奇偶檢查碼後才輪到另一個編碼器單元進行計算。如此一來，記憶體控制器的吞吐量可以得到提升。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

104:記憶體控制器

1041:控制單元

1043:儲存單元

1045-1~1045-x:編碼器單元

Claims

一種記憶體裝置，包括：複數個記憶體晶片；以及一記憶體控制器，耦接至該些記憶體晶片，且包括：一控制單元；一儲存單元，耦接至該控制單元，且包括複數個儲存區域，各該儲存區域由一記憶體位址表示，且儲存有一生成矩陣的複數個部分的其中之一；以及複數個編碼器單元，耦接至該控制單元及該儲存單元，且一對一、一對多或多對一耦接至該些記憶體晶片，其中該些編碼器單元係基於一低密度奇偶檢查碼(LDPC)編碼，該LDPC編碼係基於該生成矩陣，其中各該編碼器單元被配置以執行：判斷是否接收到一筆完整的使用者資料；回應於接收到一筆完整的使用者資料的判斷，將一狀態設定為準備就緒並傳送一準備就緒訊號至該控制單元，以及其中該控制單元被配置以執行：判斷是否有收到該準備就緒訊號；回應於該準備就緒訊號，根據一目前位址決定一結束位址，其中該目前位址及該結束位址係從該些記憶體位址中選擇而出；將該目前位址傳送至該狀態為準備就緒的該一或多個編碼器單元；以及將該目前位址傳送至該儲存單元，並指示該儲存單元根據該目前位址輸出對應於該目前位址的該儲存區域儲存的該生成矩陣的該部分至該狀態為準備就緒的該一或多個編碼器單元。
如申請專利範圍第1項所述之記憶體裝置，其中各該編碼器單元更被配置以執行：根據該目前位址將該使用者資料中對應於該目前位址的複數個子序列的其中之一與該生成矩陣中對應於該目前位址的該部分計算一或多個其偶檢查碼。
如申請專利範圍第2項所述之記憶體裝置，其中該控制單元更被配置以執行：判斷是否已達到一結束條件，該結束條件係為該目前位址等於該結束位址；以及回應於未達到該結束條件的一判斷，更新該目前位址。
一種記憶體控制器，包括：一控制單元；一儲存單元，耦接至該控制單元，且包括複數個儲存區域，各該儲存區域由一記憶體位址表示，且儲存有一生成矩陣的複數個部分的其中之一；以及複數個編碼器單元，耦接至該控制單元及該儲存單元，且一對一、一對多或多對一耦接至複數個記憶體晶片，其中該些編碼器單元係基於一低密度奇偶檢查碼(LDPC)編碼，該LDPC編碼係基於該生成矩陣，其中各該編碼器單元被配置以執行：判斷是否接收到一筆完整的使用者資料；回應於接收到一筆完整的使用者資料的判斷，將一狀態設定為準備就緒並傳送一準備就緒訊號至該控制單元，以及其中該控制單元被配置以執行：判斷是否有收到該準備就緒訊號；回應於該準備就緒訊號，根據一目前位址決定一結束位址，其中該目前位址及該結束位址係從該些記憶體位址中選擇而出；將該目前位址傳送至該狀態為準備就緒的該一或多個編碼器單元；以及將該目前位址傳送至該儲存單元，並指示該儲存單元根據該目前位址輸出對應於該目前位址的該儲存區域儲存的該生成矩陣的該部分至該狀態為準備就緒的該一或多個編碼器單元。
如申請專利範圍第4項所述之記憶體控制器，其中各該編碼器單元更被配置以執行：根據該目前位址將該使用者資料中對應於該目前位址的複數個子序列的其中之一與該生成矩陣中對應於該目前位址的該部分計算一或多個其偶檢查碼。
如申請專利範圍第5項所述之記憶體控制器，其中該控制單元更被配置以執行：判斷是否已達到一結束條件，該結束條件係為該目前位址等於該結束位址；以及回應於未達到該結束條件的一判斷，更新該目前位址。