TWI271032B - Output drivers having adjustable swing widths during test mode operation - Google Patents

Description

1271032 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路裝置，且更具體言之係關於高速 輸出驅動電路。 【先前技術】 習知積體電路裝置可包含複數個輪出㈣電路，該等驅 動電路係組態成以高資料速率驅動晶片上或晶片外負載 (〇ff-chiP load)。此等輸出驅動電路可係具有一連接至一上 拉負載(例如，電阻器、空乏型電晶體等等)之下拉電晶體之 單級裝置。該下拉電晶體可具有一回應一輸入訊號之問極 端子、一麵接至該驅動電路之一輸出端之沒極端子及一搞 接至參考供應線（例如，Vss)之源極端子。該電阻器可電 耗接於該驅動電路之輸出端與一正極電源供應線（例如， Vdd)之間。在操作期間，輸人訊號可具有全擺幅寬度並藉 此在Vss與Vdd之間進行軌對軌擺動。驅動電路之輸出端處 輸出Λ號亦可具有全擺幅寬度。在美國專利第6，13〇,5〇 唬中揭示了習知輸出驅動電路之一實例。 單級輸出驅動電路可利用較大下拉電晶體以驅動具有一 輸出訊號之回電容負載，該輸出訊號具有全擺幅寬度。不 利地，使用此較大下拉電晶體來進行輸出訊號執對執切換 會㈣|J該輸出驅動電路之操作速度。為瞭解決此速度限制 問題，已針對高速應用開發了具有多級之輸出驅動電路。 在此等驅動電路中，在一或多個級之輸出端處產生之訊號 之汛號杬巾田覓度會更小以藉此支援更高切換速率。 100241.doc 1271032 圖1係具有多個驅動級之習知輸出驅動電路10之電路示 意圖。此等級說明為輸入驅動級12、中間驅動級13及輸出 驅動級14。亦提供輸入緩衝器11(例如，反相器）以用於緩衝 一資料輸入訊號DIN。如圖所示，輸入驅動級12包含一 NMOS下拉電晶體NM1及一上拉電阻器R1。NMOS下拉電晶 體NM1之閘極端子接收由輸入緩衝器11產生之互補資料輸 入訊號DINB。中間驅動級13包含一NMOS下拉電晶體NM2 及一上拉電阻器R2。NMOS下拉電晶體NM2之閘極端子電 耦接至輸入驅動級12之輸出端（例如，NMOS電晶體NM1之 汲極端子）。輸出驅動級14包含一NMOS下拉電晶體NM3及 一上拉/端接電阻器R3。NMOS下拉電晶體NM3之閘極端子 電耦接至中間驅動級13之輸出端（例如，NMOS電晶體NM2 之汲極端子）。通常將上拉/端接電阻器R3之值選擇為匹配 由輸出驅動級14之輸出端DOUT所驅動之負載（未圖示）之 電阻，並藉此阻止輸出端DOUT處之訊號反射。通常將上拉 電阻器R1及R2之電阻值選擇為相對較小值（例如，50或75 歐姆），以使得輸入驅動級12及中間驅動級13之輸出端處之 訊號擺幅寬度小於軌對軌。 彼等熟習此項技術者將瞭解，輸入驅動級12之輸出端處 之訊號之擺幅寬度將在當NMOS下拉電晶體NM1斷開時之 最大電壓Vdd至當NMOS下拉電晶體NM1開啟時之最低電 壓Vdd(RNM1/Rl+RNM1)之範圍内變化。值RNM1表示NMOS下 拉電晶體NM1之開啟狀態電阻。因為輸入驅動級12之輸出 端處之訊號之最低電壓可阻止NMOS下拉電晶體NM2完全 100241.doc 1271032 關閉，所以t間驅動級13之輸出端處之訊號之擺幅寬度將 在小於Vdd之一最大電壓至當NMOS下拉電晶體NM2完全 開啟時之一最低電壓Vdd(RNM2/R2+RNM2)之範圍内變化。值 RnM2 表示NMOS下拉電晶體NM2之開啟狀態電阻。中間驅動 級13之輸出端處之訊號之相對較小擺幅寬度轉變成輸出訊 號DOUT之甚至更小之擺幅寬度。 圖2係一習知輸出驅動電路20之電路示意圖，該習知輸出 驅動電路20產生一對差動輸出訊號TXN及TXP以回應一對 差動輸入訊號DP及DN。此輸出驅動電路20包含第一及第二 偏壓電晶體NM13及NM14，其回應偏壓訊號Vb，及第一及 第二輸入電晶體NM11及NM12，該等輸入電晶體NM11及 NM12具有共同連接之源極端子。第一及第二偏壓電晶體 NM13及NM14如產生第一及第二下拉電流II及12之電流源 一般運作。輸出驅動電路20亦包含第一及第二負載電阻器 R11及R12，其耦接至一對輸出端OUT1及OUT2。基於輸出 驅動電路20之此組態，輸出訊號TXN及TXP之擺幅寬度將係 負載/端接電阻器R11及R12之值（例如，50或75歐姆）與下拉 電流II及12之值之函數。 圖3係一習知輸入電路30及輸入訊號取樣器40之電路示 意圖，其產生一輸入訊號IN—DAT。如圖所示，輸入電路30 包含一對端接電阻器R21及R22, 一對負載電阻器R31及R32 及 NMOS 電晶體NM21、NM22及 NM23。NMOS 電晶體 NM21 及NM22之閘極端子在輸入端IN1及IN2處接收一對差動輸 入訊號RXP及RXN。回應時脈訊號CLK之NMOS電晶體 100241.doc 1271032 NM23如-啟用電晶體般運作，該啟用電晶體判定輸入電路 3 0何時處於作用中狀恶。端接電阻器及之值影響此 等輸入訊號之訊號擺幅寬度，端接電阻器R21及R22具有相 對較小之值（例如，50或75歐姆）。NM〇s電晶體NM21及 NM22之汲極端子產生一對差動訊號，該等差動訊號作為取 樣器4 0之輸入而提供。 不利地，雖然產生具有相對較小擺幅寬度之訊號可增加 驅動電路之操作速度，但若該等擺幅寬度不足以由測試裝 備可罪地加以偵測，則此等較小擺幅寬度可能使晶圓級下 之積體電路之測試複雜化。因此，儘管具有小擺幅寬度之 驅動電路提供了效能優勢，但繼續存在對支持小擺幅寬度 且亦支持晶圓級下之可靠測試之驅動電路之需要。 【發明内容】 根據本發明之實施例之一積體電路裝置包含回應一輸入 吼號及擺幅寬度控制訊號（a/k/a測試啟用訊號TE)之輸出驅 動為。该輸出驅動器係組態成：當擺幅寬度控制訊號表示 正常操作模式時，產生一具有第一擺幅寬度之輸出訊號； 而當擺幅寬度控制訊號表示測試操作模式時，產生一具有 大於該第一擺幅寬度之第二擺幅寬度之輸出訊號。該第二 擺幅寬度可為執對執擺幅寬度（例如，Vdd對Vss)。該輸出 驅動器可包含回應輸入訊號之,驅動級及回應該輸入訊號及 擺幅寬度控制訊號之擺幅寬度調整電路。 此專實施例亦可包含多級驅動器，其具有電麵接至該輸 出驅動器之輸入端之輸出端。將此多級驅動器組態成產生 100241.doc 1271032 具有小於轨對軌擺幅寬度之輸入訊號。亦提供多級旁路緩 衝器。此旁路緩衝器具有一電耦接至該輸出驅動器之輸入 端之輸出端。該多級旁路緩衝器回應擺幅寬度控制訊號， 且組恶成當擺幅寬度控制訊號表示測試操作模式時，選擇 性地增加輸入訊號之擺幅寬度。當擺幅寬度控制訊號表示 正常操作模式時，該多級旁路緩衝器之輸出端亦可設置為 高阻抗狀態。 【實施方式】 本文現將參看附圖更全面地描述本發明，在該等附圖中 展示了本發明之較佳實施例。然而本發明可以諸多不同形 式加以體現，且不應理解為限於本文所陳述之該等實施 例；相反，提供此等實施例以使得此揭示内容詳盡且完全， 並向熟習此項技術者全面傳達本發明之範疇。類似參考符 號始終指代類似元件，且訊號線及其上之訊號可由相同參 考字元指代。訊號亦可被同步化及/或經歷子式布林運算（例 如，反轉）而不被認為是不同訊號。訊號名稱之尾碼B(或首 碼符號/)亦可表示（例如）互補資料或資訊訊號或主動低控 制訊號。 圖4係根據本發明實施例之多級輸出驅動電路1 〇〇之電路 示意圖。此輸出驅動電路100包含控制驅動級120及輸出驅 動級130。控制驅動級120包含一輸入驅動級及一中間驅動 級。該輸入驅動級包含驅動器140及擺幅寬度調整電路 160，且該中間驅動級包含驅動器150及擺幅寬度調整電路 170。輸出驅動級130包含驅動器180及擺幅寬度調整電路 100241.doc -10 - 1271032 1 90亦可提供緩衝$ } } q(例如，反相器）以用於緩衝資料輸 入訊號DI。緩衝器11〇之一輸出端DIB處產生之訊號通常係 全擺幅訊唬（意即，當進行高與低切換時在vdd與Vss之間擺 動）。 驅動器140說明為包含NM〇s下拉電晶體141，該下拉電晶 體141具有一連接至緩衝器11〇之輸出端DIB之閘極端子及 一連接至接地參考線（例如，Vss = 〇伏特）之源極端子。 NMOS下拉電晶體14ι之汲極端子連接至驅動器14〇之輸出 節點ND1及正常模式電阻器Rnl之第一端子。正常模式電阻 器Rn 1之電阻通常相對較小（例如，5〇歐姆）。擺幅寬度調整 電路160包含NM0S下拉電晶體161，其具有一連接至輸出節 點ND1及測試模式電阻器Rtl之第一端子之汲極端子，該測 試模式電阻器Rtl通常具有相對較大值（例如，1K歐姆）。該 測试模式電阻器Rt 1之第二端子連接至電源供應線（例如， Vdd)。擺幅寬度調整電路160亦包含第一開關元件162及第 一開關元件163，如圖所示加以連接。第一開關元件162回 應互補測試啟用訊號TEB，本文可將該互補測試啟用訊號 視為反相擺幅寬度控制訊號。第二開關元件163回應一真實 測試啟用訊號TE，本文可將該真實測試啟用訊號視為真實 擺幅寬度控制訊號。 萄真實測試啟用訊號TE處於非作用中狀態（意即，TE = 0 且TEB= 1)時，第一開關元件162將關閉而第二開關元件ι63 將打開。關閉第一開關元件162將導致正常模式電阻器Rnl 與測試模式電阻器Rtl彼此並聯。當存在此並聯關係時，對 100241.doc 11 1271032

於Rnl<<Rti之情形而言，輸出節點ndi與電源供應線Vdd 間之有效電阻將近似等於正常模式電阻器Rnl之電阻。因 此，在正常操作模式期間將真實測試啟用訊號丁£設定成非 作用中位準，將導致輸出節點ND1處之控制訊號ictl相對 於緩衝益11〇之輸出端處之訊號DIB具有一較小擺幅寬度。 洋a之，當汛號DIB進行低至高（例如，Vss至vdd)切換時， NMOS下拉電晶體141將完全開啟，並藉由正常及測試模式 電阻器Rni及Rtl之並聯組合吸收下拉電流η。作為回應， 輸出節點Nm將被下拉至一等於vdd(Ri4i/((Rni丨丨Ru)+

Rui))之值，其中電阻值尺⑷表*NM〇s下拉電晶體141之完 全開啟狀態電阻，且值（Rnl||Rtl)表示正常及測試模式電阻 器Rnl&RU之經組合之並聯電阻。與此對比，當訊號DIB 進行尚至低（例如，Vdd至Vss)切換時，NMOS下拉電晶體141 將完全關閉，且輸出節點ND1將上拉至一等於約vdd之 值。對於其中vdd等於！·8伏特且Vdd(Ri4i/((Rnl丨丨Ru)+Ri4i)) 等於約0_6伏特之情形而言，控制訊號1(：1^之擺幅寬度可為 1.2約伏特。 然而，在測試操作模式期間，纟實測試啟用訊號丁e將處 於作用中狀態而互補測試啟用訊號TEB將處於非作用中狀 態（意即，巧…且四^卟當此發生時^關元件⑹ 將開啟而第二開關元件163將關閉，且對於其中Vdd等於 伏特之情形而言，控制訊號ICTL之擺幅寬度將增至約18伏 特（意即，全執對軌）。詳言之，當訊號mB進行低至高切換 且經組合之吸收電流丨丨+ ial通過相對較大測試模式電阻器 100241.doc -12- 1271032

Rtl時’關閉第二開關元件163將導致NMOS下拉電晶體141 及161之並聯下拉電阻極小。使用習知分壓規則，當訊號dib 進行低至高切換時，控制訊號IC1X將切換至一約為Vss之低 位準；而當訊號DIB進行高至低切換且NMOS下拉電晶體 141及161關閉時，控制訊號ICTL將切換至一約為vdd之高 位準。因此’在測試操作模式期間將真實測試啟用訊號TE 設定成作用中位準並將互補測試啟用訊號TEB設定成非作 用中位準’將導致擺幅寬度調整電路160將控制訊號ICTL 之擺幅寬度增至全軌對執位準（例如，對於其中vdd=;L8w 特之情形而言，將擺幅寬度自正常模式期間之約1 2伏特增 至測試模式期間之約1.8伏特）。 對該輸入驅動級之操作之以上描述亦適用於包含驅動器 150及擺幅寬度調整電路17〇之中間驅動級。驅動器ι5〇說明 為包含NMOS下拉電晶體151，該NMOS下拉電晶體151具有 一連接至該輸入驅動級之輸出端ICTL之閘極端子及一連接 至接地參考線（例如，Vss)之源極端子。NMOS下拉電晶體 1 5 1之 >及極子連接至驅動器15 0之輸出節點nd 2及正常模 式電阻器Rn2之第一端子。正常模式電阻器Rn2之電阻通常 相對較小（例如，50歐姆）。擺幅寬度調整電路17〇包含nm〇s 下拉電晶體171，其具有一連接至輸出節點ND2及測試模式 電阻态Rt2之第一端子之汲極端子，該測試模式電阻器rq 通常具有相對較大值（例如，ικ歐姆）。測試模式電阻器Rt2 之第二端子連接至電源供應線（例如，Vdd)。擺幅寬度調整 電路170亦包含第一開關元件172及第二開關元件丨73，其如 100241.doc -13 - 1271032 圖所示而連接。第一開關元件1 72回應互補測試啟用訊號 TEB。第二開關元件173回應真實測試啟用訊號TE。 當真實測試啟用訊號TE處於非作用中狀態（意即，TE= 0 且TEB= 1)時，第一開關元件172將關閉而第二開關元件173 將開啟。關閉第一開關元件172將導致正常模式電阻器Rn2 與測試模式電阻器Rt2彼此並聯。當存在此並聯關係時，對 於其中Rn2«Rt2之情形而言，輸出節點ND2與電源供應線 Vdd間之有效電阻將近似等於正常模式電阻器Rn2之電 阻。因此，在正常操作模式期間將真實測試啟用訊號TE設 定成非作用中位準，將導致輸出節點ND2處之控制訊號 OCTL相對於該輸入驅動級之輸出端處之控制訊號ICTL而 言具有較小之擺幅寬度。詳言之，當控制訊號ICTL進行低 至高切換時，NMOS下拉電晶體151將完全開啟，並吸收通 過正常及測試模式電阻器Rn2及Rt2之並聯組合之下拉電流 i2。作為回應，輸出節點ND2將下拉至一等於Vdd(R151/ ((Rn2||Rt2)+R151))之值，其中電阻值R151表示NMOS下拉電 晶體1 5 1之完全開啟狀態電阻，而值（Rn2 ||Rt2)表示正常及測 試模式電阻器Rn2及Rt2之經組合之並聯電阻。與此對比， 當控制訊號ICTL進行低至等於約Vdd(R141/((Rnl ||Rtl) +Ri4i))之位準切換時，NMOS下拉電晶體151將部分地關 閉，且輸出節點ND2將上拉至一小於Vdd之值。因此，在正 常操作模式期間，中間驅動級之輸出端處之控制訊號OCTL 之擺幅寬度將小於輸入驅動級之輸出端處之控制訊號ICTL 之擺幅寬度。 100241.doc -14- 1271032 然而，在測試操作模式期間，真實測試啟用訊號te將處 =作用中狀態而互補測試啟用訊號ΤΕΒ將處於非作用中狀 態(意即’^咖㈣卜當此發生時’第一開關元⑽ 將開啟而第二開關元件Ρ3將關閉’且對於其中Vdd等於18 :特之情形而言’控制訊號〇CTL(及控制訊號ictl)之擺幅 寬度將增至約1.8伏特（意即，全軌對執）。詳言之，當控制 訊號ICTL進行低至高切換且組合之吸收電流i2 + 通過 :對較大測試模式電阻器Rt2時，關閉第二開關元件i73將 V致NMOS下拉電晶體15 1及171之並聯下拉電阻極小。使用 習知分壓㈣，當控制訊號ICTL進行低至高切換時，控制 訊號OCTL將切換至一約為Vss之低位準；或當控制訊號 wtl進行高至低切換aNM〇s下拉電晶體15丨及17丨關閉

時，控制訊號OCTL切換至一約為vdd之高位準。 控制訊號OCTL作為輸出驅動級130内之驅動器18〇之輸 入而提供。此驅動器18〇包含NM〇s下拉電晶體181，該下拉 電曰3體具有一連接至接地參考線Vss之源極端子，及一連接 至輸出節點ND3、多級輸出驅動電路1〇〇之輸出端1)卩及正常 权式端接電阻器Rn3之第一端子之汲極端子。擺幅寬度調整 電路190包含NMOS下拉電晶體191，該下拉電晶體具有一連 接至輸出節點ND3及測試端接電阻器Rt3之第一端子之汲 極知子，该測試端接電阻器Rt3通常具有相對較大值（例 如’ 1K歐姆）。測試模式端接電阻器Rt3之第二端子連接至 電源供應線（例如，Vdd)。擺幅寬度調整電路丨9〇亦包含第 開關元件192及第二開關元件193，其如圖所示而連接。 100241.doc -15- 1271032 當真實測試啟用訊號TE處於非作用中狀態（意即，te = 〇且 ΤΕΒ — 1)時’電阻器Rn3及Rt3將並聯運作，且驅動器1 8〇將 產生輸出訊號DQ，該輸出訊號具有一相對控制訊號〇CTL 之擺幅寬度而言較小之擺幅寬度。然而，當真實測試啟用 訊號TE處於作用中狀態（意即，te = 1且TEB = 〇)時，控制 sfl號ICTL及OCTL及輸出訊號DQ將均具有類似於訊號di及 DIB之全擺幅寬度，且吸收電流丨3及ia3將通過測試端接電 阻器Rt3。 因此’圖4說明回應輸入訊號（例如，〇CTL)及擺幅寬度控 制Λ號之輸出驅動器13 0 ’本文將該擺幅寬度控制訊號描述 為測試啟用訊號ΤΕ。輸出驅動器130經組態成：當擺幅寬度 控制訊號ΤΕ表示正常操作模式時，產生一具有第一擺幅寬 度之輸出訊號DQ ;而當擺幅寬度控制訊號te表示測試操作 模式時，產生一具有大於該第一擺幅寬度之第二擺幅寬度 之輸出訊號DQ。該第二擺幅寬度可為軌對執擺幅寬度（例 如，Vdd對Vss)。該輸出驅動器可包含一回應輸入訊號之驅 動級1 80及一回應輸入訊號（0CTL)及擺幅寬度控制訊號TE 之擺幅寬度調整電路190。 與圖4之多級輸出驅動電路100相比，圖5之多級輸出驅動 電路50僅包含一擺幅寬度調整電路55，其在測試操作模式 期間回應測試啟用訊號。詳言之，圖5之輸出驅動電路5〇包 含緩衝器51，該緩衝器產生互補資料輸入訊號mNB以回應 資料輸入訊號DIN。輸出驅動電路50之第一級包含第一驅動 斋52，驅動器52含有NMOS下拉電晶體NM1及上拉電阻器 100241.doc -16- 1271032 R1，其如ΒΓ所示而連接。在NMOS下拉電晶體NM1之汲極 端子處產生之訊號作為第二驅動器53之輸入而提供。此第 二驅動器53含有NMOS下拉電晶體NM2及上拉電阻器R2， 其如圖所示而連接。在NMOS下拉電晶體NM2之汲極端子處 產生之訊號S作為第三驅動器54及擺幅寬度調整電路55之 輸入而提供。如彼等熟習此項技術者將瞭解，訊號S將具有 一小於資料輸入訊號DIN之擺幅寬度之擺幅寬度，該資料輸 入訊號DIN可在全CMOS位準（例如，全執對執）處切換。 如圖所示，第三驅動器54包含NMOS下拉電晶體NM3及正 常電阻器Rn，且擺幅寬度調整電路55包含NMOS下拉電晶 體NM4、測試端接電阻器Rt、第一開關元件61及第二開關 元件62。第一及第二開關元件61及62分別回應真實及互補 測試啟用訊號TE及TEB。如上文所描述，將測試啟用訊號 TE設定為作用中位準（意即，TE = 1且ΤΕΒ=0)，將能用以 相對於作為至第三驅動器54之輸入而提供之訊號S之擺幅 寬度來增加資料輸出訊號DOUT之擺幅寬度。然而，因為當 測試啟用訊號TE處於作用中狀態時，訊號S不具有全擺幅寬 度，所以即使當考慮由擺幅寬度調整電路55提供之擺幅寬 度調整時，資料輸出訊號DOUT仍無法達成全擺幅寬度。 圖6之曲線圖說明瞭資料輸出訊號DOUT達成全擺幅寬度 之此失敗。詳言之，圖6係含有四條曲線A、B、C及D之曲 線圖。曲線圖之y-軸規定資料輸出訊號DOUT之擺幅寬度， 且曲線圖之X-軸規定擺幅寬度調整電路55内之測試端接電 阻器Rt之電阻值。曲線A對應展示在其中驅動器53内之電阻 100241.doc 17 1271032 器R2具有一第一值之情形下，作為測試端接電阻器Rt之電 阻之函數之資料輸出訊號DOUT之擺幅寬度。曲線B對應展 示在其中驅動器53内之電阻器R2具有一大於該第一值之第 二值之情形下，作為測試端接電阻器Rt之電阻之函數之資 料輸出訊號DOUT之擺幅寬度。曲線C對應展示在其中驅動 器53内之電阻器R2具有一大於該第二值之第三值之情形 下，作為測試端接電阻器Rt之電阻之函數之資料輸出訊號 DOUT之擺幅寬度。曲線D對應展示在驅動器53内之電阻器 R2具有一大於該第三值之第四值之情形下，作為測試端接 電阻器Rt之電阻之函數之資料輸出訊號DOUT之擺幅寬度。 為瞭解決關於圖5之多級輸出驅動電路50之上述限制，根 據本發明另一實施例之多級輸出驅動器200包含旁路電路 240,其能夠增加訊號（例如，OCTL)之擺幅寬度，該訊號在 測試操作模式期間作為輸出驅動級230之輸入而提供。如圖 7所說明，輸出驅動器200包含緩衝器210(可選）、控制驅動 級220、輸出驅動級230及旁路電路240。控制驅動級220包 含輸入驅動級250及中間驅動級260。輸出驅動級230包含輸 出驅動器270及擺幅寬度調整電路280。 緩衝器210產生互補資料輸入訊號DIB以回應真實資料輸 入訊號DI。互補資料輸入訊號DIB可具有在CMOS位準下建 立之全擺幅寬度。輸入驅動級250包含NMOS下拉電晶體251 及正常模式電阻器Rnl，其如圖所示而連接。輸入驅動級250 之輸出節點ND1產生控制訊號ICTL，其作為中間驅動級260 之輸入而提供。當NMOS下拉電晶體251開啟時，一下拉電 100241.doc -18- 1271032 流il將通過正常模式電阻器Rnl。中間驅動級260包含NMOS 下拉電晶體261及正常模式電阻器Rn2，其如圖所示而連 接。中間驅動級260之輸出節點ND2產生控制訊號OCTL， 其作為至輸出驅動器270之輸入而提供。當NMOS下拉電晶 體261開啟時，一下拉電流i2將通過正常模式電阻器Rn2。 在正常操作模式期間，此控制訊號OCTL具有類似於圖5中 所說明之訊號S之相對較小擺幅寬度特性。然而，在測試操 作模式期間，控制訊號OCTL之擺幅寬度經由旁路電路240 而增加至全執對軌值。 如圖8所說明，此旁路電路240包含反相器241、第一旁路 級242及第二旁路級243。當測試啟用訊號TE處於作用中狀 態（意即，TE = 1且TEB = 0)時，第一及第二旁路級242及243 提供對由緩衝器210產生之互補資料輸入訊號DIB之雙缓 衝。或者，當測試啟用訊號TE處於非作用中狀態時，禁用 第一及第二旁路級242及243。當禁用時，第二旁路級243產 生一高阻抗輸出（意即，DIB* =高Z)。第一旁路級242包含 兩個PMOS電晶體P11及P12及兩個NMOS電晶體Nil及N12 之圖騰柱（totem pole)排列。當測試啟用訊號TE處於作用中 狀態時，第一旁路級242如一 CMOS反相器般運作，此意謂 著第一旁路級242之輸出節點OD1將進行執對執切換以回 應互補資料輸入訊號DIB。同樣地，第二旁路級243包含兩 個PMOS電晶體P13及P14及兩個NMOS電晶體N13及N14之 圖騰柱排列。當測試啟用訊號TE處於作用中狀態時，第二 旁路級243如一 CMOS反相器般運作，此意謂著節點OD2處 100241.doc -19- 1271032 之經雙緩衝之互補資料輸入訊號DIB*進行執對軌切換。此 外，因為在測試操作模式期間，由第一及第二旁路級242及 243所提供之總延遲約等於由該輸入及中間驅動級250及 260所提供之總延遲，所以控制訊號OCTL將由經雙緩衝之 互補資料輸入訊號DIB*來進行執對執牵引。 因此，在測試操作模式期間，當測試啟用訊號TE處於作 用中狀態時，控制訊號OCTL之擺幅寬度將增至全執對執。 此外，擺幅寬度調整電路280將處於作用中狀態以支援輸出 訊號DQ之全擺幅寬度。詳言之，增加控制訊號OCTL之擺 幅寬度將導致：當控制訊號OCTL進行低至高切換時，NMOS 下拉電晶體271完全開啟；或當控制訊號OCTL進行高至低 切換時，NMOS下拉電晶體271完全關閉。將測試啟用訊號 設定成作用中位準亦將導致開關元件283關閉及開關元件 281開啟，且藉此阻止通過正常電阻器Rn3之電流導電。當 NMOS下拉電晶體271及281完全開啟以回應控制訊號OCTL 之低至高轉換時，電流i3及ia3將通過測試端接電阻器Rte， 且節點ND3及輸出端子DQ將被驅動至接地參考電壓Vss。或 者，當NMOS下拉電晶體271及281完全關閉以回應控制訊號 OCTL之高至低轉換時，節點ND3及輸出端子DQ將上拉至電 源電壓Vdd。以此方式，可提供圖7至圖8之旁路電路240作 為圖4之擺幅寬度調整電路160及170之替代。 因此，圖7至圖8說明回應輸入訊號（OCTL)及擺幅寬度控 制訊號TE之輸出驅動器230。輸出驅動器230經組態成：當 擺幅寬度控制訊號表示正常操作模式時，產生一具有第一 100241.doc -20- 1271032 擺幅寬度之輸出訊號DQ ;而當擺幅寬度控制訊號表示測試 操作模式時，產生一具有大於該第一擺幅寬度之第二擺幅 寬度之輸出訊號DQ。亦提供一多級驅動器220。多級驅動 器220具有一電耦接至輸出驅動器230之輸入端之輸出端。 多級驅動器220經組態成產生輸入訊號OCTL，該輸入訊號 OCTL·具有小於執對執擺幅寬度之擺幅寬度。亦提供一多級 旁路緩衝器240。多級旁路緩衝器240電耦接至輸出驅動器 23 0之輸入端，且回應擺幅寬度控制訊號TE。多級旁路緩衝 器220經組態成當擺幅寬度控制訊號表示測試操作模式 時，選擇性地增加輸入訊號OCTL之擺幅寬度。輸出驅動器 230包含回應輸入訊號OCTL之驅動級270，及回應輸入訊號 OCTL及擺幅寬度控制訊號TE之擺幅寬度調整電路280。擺 幅寬度調整電路280包含回應擺幅寬度控制訊號TE之至少 一開關元件283。 現參看圖9，根據本發明額外實施例之多級輸出驅動器 300類似於圖4之輸出驅動器100，然而，該輸出驅動器之該 等級中之每一者均處理一個別對之差動訊號而非單一訊 號。此等差動訊號說明為（DI，DIB)、（ICTL，ICTLB)、 (OCTL，0CTLB)及（DQ，DQB)。詳言之，多級輸出驅動器300 包含缓衝器310(可選）、控制驅動級320及輸出驅動級330。 控制驅動級320包含輸入驅動級340(展示為主控驅動器）及 中間驅動級350(展示為受控驅動器）。主控驅動器340產生一 對控制訊號ICTL及ICTLB以回應一對資料輸入訊號DI及 DIB。受控驅動器350產生一對控制訊號OCTL及0CTLB以 10024I.doc -21 - 1271032 OCTLB以回應δ亥對控制訊號ictl及ICTLB。主控驅動級330 產生一對資料輸出訊號DQ及DQB以回應該等控制訊號 OCTL及OCTLB。主控驅動器34〇、受控驅動器35〇及輸出驅 動級33 0全部回應測試啟用訊號丁£且可組態為等效電路。當 測試啟用訊號TE在測試操作模式期間設定成作用中位準 4 ’ Λ 號 ICTL、ICTLB、OCTL、OCTLB、DQ及 DQB將進 行執對軌切換，且藉此具有全擺幅寬度以支持晶圓級及其 它類型之測試。與此對比，當測試啟用訊號ΤΕ在正常操作 模式期間設定成非作用中位準時，訊號ICTL、ICTLB、 OCTL、OCTLB、DQ及DQB將具有小於全擺幅寬度之擺幅 寬度，其支持高速切換。 圖10至圖14說明圖9之輸出驅動級330(及等效主及受控 驅動器）之五個替代實施例。詳言之，圖丨〇係含有負載電路 411、比較電路412及電流源電路413之輸出驅動器3 3 0 A之電 路不意圖，該電流源電路413含有初級電流源414及次級電 流源415。負載電路411說明為包含一對端接電阻器Rtn& Rtl2，其可具有約1K歐姆之較大電阻，及一對正常模式電 阻态Rn 11及Rn 12，其可具有（例如）約5〇歐姆之相對較小電 阻。亦提供PMOS上拉電晶體P11及P12。此等上拉電晶體pil 及P12回應測試啟用訊號TE。當測試啟用訊號7£設定成作 用中位準（意即，TE=1)時，PM0S上拉電晶體pu及pi2關 閉，且阻止了正常模式電阻器Rn 1 i及Rn i 2影響負載電路4 i工 之上拉阻抗。然而，當測試啟用訊號TE設定成非作用中位 準（意即’ TE = 0)時，PMOS上拉電晶體ριι&ρ12開啟。當 100241.doc -22- 1271032 此發生時’正常模式電阻器Rnl 1與端接電阻器Rtl 1之經組 合之並聯電阻近似地等於正常模式電阻器Rnl丨之電阻。同 樣地’正常模式電阻器尺以丨與端接電阻器RU2之經組合之 並聯電阻近似地等於正常模式電阻器Rnl2i電阻。 比較電路412說明為包含nm〇S輸入電晶體Nil及N12,其 具有共同連接之源極端子。此等輸入電晶體N11及N12回應 控制訊號OCTL及OCTLB。NMOS輸入電晶體Nl 1及N12之汲 極端子連接至輸出節點〇UT1及〇UT2，該等輸出節點產生 該對輸出訊號DQ及DQB。如彼等熟習此項技術者將瞭解， ¥將控制δΚ號OCTL設定成高達Vdd且將控制訊號〇CTLB 設定成低至Vss時，電流Id2將自負載電路411的右側下拉。 或者，當將控制訊號OCTLB設定成高達Vdd且將控制訊號 OCTL設定成低至Vss時，電流Idl將自負載電路411之左側 下拉。 初級電流源414包括一對NMOS下拉電晶體N13及N14,該 等電晶體回應偏壓Vb。提供吸收電流Is 1及Is2通過下拉電晶 體N13及N14。次級電流源415包含NMOS電晶體N15及 N16。NMOS電晶體N15回應偏壓訊號Vb，且NMOS電晶體 N16回應測試啟用訊號te。基於次級電流源415之此組態， 下拉電流Is3將僅在當測試啟用訊號TE處於作用中狀態時 之測試操作模式期間才將吸收電流Isl及Is2添加。 因此，將輸出驅動器330A組態成使得：當具有略大擺幅 寬度之控制訊號OCTL及OCTLB在正常操作模式期間切換 時，輸出訊號DQ及DQB將具有相對較小擺幅寬度。對於其 100241.doc -23- 1271032 中Rnll<<Rtll且Rnl2<<Rtl2之情形而言，在此正常操作模 式期間，輸出驅動器330A如一差動放大器般運作，該差動 放大為具有輸入電晶體Nil及N12，共同連接至輸入電晶體 • N11及N12之源極端子之初級電流源414及並聯負載阻抗 ((Rnll ||Rtll)及（Rnl2||Rtl2))(其分別近似地等於正常模式 電阻器Rnll及Rnl2之值）。與此對比，在其中測試啟用訊號 TE處於作用中狀態時之測試操作模式期間，控制訊號〇cTL 及OCTLB之擺幅寬度將係執對執訊號擺幅寬度，且因為 • PMOS上拉電晶體P11及P12將關閉，所以正常模式電阻器 Rn 11及Rn 12將自負載電路411内之上拉路徑斷開。此外，次 級電流源41 5將處於作用中狀態以增加由電流源電路413所 提供之總下拉電流。當NMOS輸入電晶體N11及N12回應控 制訊號OCTL及OCTLB而選擇性地開啟及關閉時，此額外電 流支援輸出訊號DQ及DQB之擺幅寬度之增加。 圖10之輸出驅動器330 A在正常操作模式期間之切換速度 鲁 受PMOS電晶體P11及P12之閘極至汲極寄生電容所影響。電 容器C11(以虛線展示）反映pm〇s電晶體pii之寄生電容，且 PMOS電晶體P12具有一類似寄生電容（未圖示）。將此等寄 生電容值保持在較低位準，可藉由減少Rc時間常數來提高 輸出驅動器330A之切換速度，該Rc時間常數與由電阻器 RtU、Rnll&PM0S電晶體pu界定之汉^罔路及由電阻器 RU2、Rnl2及PM0S電晶體P12界定之Rc網路相關聯。 圖11說明根據本發明另一實施例之輸出驅動器33〇B。此 輸出驅動器330B類似於圖10之輸出驅動器33〇A，然而，提 100241.doc -24- 1271032 供了經修改之負載電路421。此修改之負載電路42ι包含額 外PMOS電晶體P23，其具有連接至節點“及以之源極端子 及汲極端子。與PM〇s電晶體p23之汲極端子相關聯之寄生 電容說明為電容器C22(以虛線展示）。儘管未圖示，但pM〇s 電晶體P23之源極端子及PM〇s電晶體pi2之汲極端子亦具 有寄生電容。當測試啟用訊號在正常操作模式期間被設定 成非作用中位準時（其可能包含輸出驅動器33叩之高速切 換），節點S1及S2被電短接起來，並被短接至電源供應線 Vdd。當此發生時，可將電阻器仏⑴、Rti2、^^及以^ 以及孩等寄生電容器視為經連接之負載網路，其支援相 對於圖10之負載電路411内之負載網路之更高速切換。然 而，在當測試啟用訊號TE處於作用中狀態（意即，ΤΕ=ι) 時之測試操作模式期間，相對於圖1〇之負載電路411内之負 載網路而言，負載電路421t2RC負載網路將提供略高之 寄生電容（因為添加了 PM〇s電晶體p23)及略低之切換速度 特徵。 圖12发明根據本發明另一實施例之輸出驅動器w π。此 輸出驅動器330C類似於圖1〇之輸出驅動器33〇Α，然而提供 了經修改之負載電路431。此修改之負載電路431包含連接 至節點S1及S2之額外測試模式電阻器以31，但缺少圖⑺中 所示之端接電阻器Rtll&Rtl2。在當測試啟用訊號τε處於 非作用中狀恕日守之正常操作模式期間，負載電路Μ 1處於作 用中狀態以將正常電阻器Rn31及Rn31連接至電源供應線 ㈣，並等化節點sms2處之電壓以使得相對更小電流通 100241.doc -25- 1271032 過測試模（電阻nRt31。或者，在當測試啟用訊號ΤΕ處於 作用中狀態時之測試操作模式期間，pM〇s電晶體ΡΗ及 關閉，且由連接至輸出節點0UT1及011丁2之外部測試電路 將電源電壓Vdd施加至負載電路431。 •圖13况明根據本發明另一實施例之輸出驅動器。此 輸出驅動器33GD類似於圖1()之輸出驅動器33qa，然而，負 载電路441中之端接電阻器RM丨及Rt42連接至節點§丨及 Μ，而非輸出節點OUIT1&〇UT2。當測試啟用訊號te處於 作用中狀態時，PM0S電晶體pu及ρΐ2關閉。當此發生時， 在輸出節點ouTi與電源供應線vdd之間提供正常電阻器 ㈣與端接電阻器綱之串聯組合，且在輸出節點謝2 與私源供應線vdd之間提供正常電阻器Rn42與端接電阻器 Rt42之串聯組合。結果正常電阻器副與端接電阻器r⑷ 之串聯組合大於圖1G之端接電阻器Rtu，相對於圖1〇之驅 動抑330八而a，在圖13之驅動器33〇D中，輸出訊號及 DQB之擺幅寬度可更大。 圖14說明根據本發明另一實施例之輸出驅動器3施。此 輸出驅動器纖類似於圖u之輸出驅動器33〇c，然而，該 負載電路451包含-PMOS等化電晶體p53，其回應測試啟用 唬E在正$操作模式期間，當測試啟用訊號te處於非 作用中狀恕（思即，TE=〇)時，節點81及§2將由電晶 體P53短接，且將由pM〇s電晶體pu及pi2上拉至電源電 壓。PMOS等化電晶體將會向節點81及S2添加—些額外寄生 電令（例如’ C52)’但此額外電容可由輸出節點〇υτι&〇υτ2 100241.doc -26 - 1271032 上之較低總_RC負載來加以抵消。 圖15係一差動輸出驅動級70之電路示意圖，該差動輸出 驅動級70可用作關於圖10至圖14之輸出驅動級之比較實 例。此驅動級70包含負載電路71、比較電路72及電流源73。 電流源73包含NMOS電晶體N73及N74，其分別回應來自比 較電路72之偏壓電流Isl及吸收電流Is2。比較電路72包含輸 入電晶體N71及N72，其回應一對差動輸入訊號DP及DN。 NMOS電晶體N71及N72之汲極端子連接至輸出節點OUT1 及OUT2，該等輸出節點OUT1及OUT2生產一對差動輸出訊 號TXP及TXN。負載電路71說明為包含一對端接電阻器Rt71 及Rt72、一對正常模式電阻器Rn71及Rn72及四個PMOS上 拉電晶體P71至P74，其如圖所示而連接。當在測試操作模 式期間測試啟用訊號TE處於作用中狀態時，PMOS電晶體 P73及P74開啟而PMOS電晶體P71及P72關閉。在此測試模式 期間，輸出訊號TXP及TXN之擺幅寬度將增加，且相對較大 電阻器Rt71及Rt72(例如1K歐姆電阻器）將在負載電路71之 上拉路徑中處於作用中狀態。或者，當在正常操作模式期 間測試啟用訊號TE處於非作用中狀態時，PMOS電晶體P71 及P72開啟而PMOS電晶體P73及P74關閉。然而，若PMOS 電晶體P71至P74所提供之寄生電容顯著，則驅動級70在正 常操作模式期間之最大操作速度會受到限制。PMOS電晶體 P71及P73之此等寄生電容由C71及C72加以說明。其他 PMOS電晶體P72及P74具有類似寄生電容（未圖示）。 圖16係根據本發明之實施例之一差動多級輸出驅動器 100241.doc -27- 1271032 500之電路示意圖，該輸出驅動器500具有多級及一差動旁 路電路。此輸出驅動器500併入一差動旁路電路56〇(其與圖 7之旁路電路240有關）及複數個級，其以類似於圖9中所說 明之級之方式處理差動訊號。圖17中詳細說明瞭旁路電路 560之電路示意圖。多級輸出驅動器500包含緩衝器5i〇(例 如，反相器）、控制驅動級520及輸出驅動級530。控制驅動 級5 2 0包含輸入驅動級5 4 0 (展不為主控驅動器）及中間驅動 級55 0(展示為受控驅動器）。主控驅動器540產生一對控制訊 號ICTL及ICTLB以回應一對資料輸入訊號DIB及DI，且受控 驅動^§ 550產生一對控制訊號OCTL及OCTLB以回應^對控 制訊號ICTL·及ICTLB。無論主控驅動器540還是受控驅動器 550均不回應測試啟用訊號TE，此意謂著控制訊號ICTL及 ICTLB在正常及測試操作模式期間均將具有減少之擺幅寬 度。控制訊號OCTL及OCTLB被提供至輸出驅動器530 ’該 輸出驅動器530產生一對資料輸出訊號DQ及DQB且回應測 試啟用訊號TE。在測試操作模式期間’當旁路電路560將控 制訊號OCTL及OCTLB之訊號擺幅寬度增加時，資料輸出訊 號DQ及DQB之訊號擺幅寬度可保持在全執對軌位準。 因此，差動多級輸出驅動器500回應一對輸入訊號 (OCTL、OCTLB)及擺幅寬度控制訊號TE。輸出驅動器500 經組態成：當擺幅寬度控制訊號表示正常操作模式時’產 生具有一第一擺幅寬度之一對輸出訊號（DQ、DQB);當擺 幅寬度控制訊號表示測試操作模式時’產生具有一大於該 第一擺幅寬度之第二擺幅寬度之一對輸出訊號（DQ、 100241.doc -28- 1271032 DQB)。如®10所說明，輸出驅動器可包含回應該對輸入訊 號之比較電路412、負載電路411及電流源413。電流源413 包含初級電流源414及次級電流源41 5。亦提供多級驅動器 520及多級旁路緩衝器560來控制輸入訊號OCTL、OCTLB 之擺幅寬度。 如現將關於圖17所詳細描述，旁路電路560包含真實旁路 電路570及互補旁路電路580。真實旁路電路570包含緩衝器 571、第一級5 72及第二級5 73。互補旁路電路5 80包含缓衝 器581、第一級582及第二級583。第一級572包含PMOS及 NMOS電晶體之一圖騰柱排歹ιJ，其展示為PIll、PI12、NIll、 ΝΙ12。第二級573包含PMOS及NMOS電晶體之一圖騰柱排 列，其展示為？113、卩114、>!113、>1114。第一級 582 包含？]^08 及NMOS電晶體之一圖騰柱排列，其展示為ΡΙ21、ΡΙ22、 ΝΙ21、ΝΙ22。第二級583包含PMOS及NMOS電晶體之一圖 騰柱排列，其展示為PI23、PI24、NI23、NI24。 此等級中之每一者均回應測試啟用訊號TE。將測試啟用 訊號TE設定成非作用中位準（意即，TE = 0)導致真實旁路電 路570之真實資料輸出DI*及互補旁路電路580之互補資料 輸出DIB*進入高阻抗狀態。詳言之，將測試啟用訊號TE設 定成非作用中位準禁用了 NMOS電晶體NI12、NI14、NI22 及NI24，且禁用了 PMOS 電晶體Pill、PI13、PI21及 PI23， 該等電晶體回應訊號TEB。或者，在測試操作模式期間將 測試啟用訊號設定成作用中位準將啟用真實及互補旁路電 路5 70及5 80，且導致真實及互補資料輸出訊號DI*及DIB* 100241.doc -29- 1271032 保持真實及立補資料輸入訊號DI及DIB之全擺幅寬度。再次 參看圖16，在測試操作模式期間此等真實及互補資料輸出 訊號DI*及DIB*作為輸出驅動器530之輸入而提供，以藉此 啟動輸出驅動器530以將輸出DQ及DQB在全執對軌位準下 加以驅動。 圖18說明根據本發明之額外實施例之差動輸入電路 600，連同輸入訊號取樣器700。該差動輸入電路600包含負 載電路610、比較電路620及啟用電路630。啟用電路630包 含NMOS下拉電晶體N63，其回應時脈訊號CLK。比較電路 620包含第一及第二NMOS輸入電晶體N61及N62。第一 NMOS輸入電晶體N61之閘極端子連接至輸入節點IN1，該 輸入節點IN1接收真實輸入訊號RXP。第二NMOS輸入電晶 體N62之閘極端子連接至輸入節點IN2，該輸入節點IN2接 收互補輸入訊號RXN。NMOS輸入電晶體N61及N62之汲極 端子連接至輸出節點OUT1及OUT2。自此等節點，產生輸 出訊號IN—RXN及IN—RXP，並將其提供為取樣電路700之輸 入，取樣電路700產生資料輸入訊號IN JD AT。NMOS輸入電 晶體N61及N62之汲極端子亦連接至電阻器Rmi及Rm2，電 阻器Rml及Rm2直接連接至電源供應線Vdd。 負載電路610包含正常模式電阻器1^61及111162，其影響 輸入訊號RXP及RXN之擺幅寬度。電阻器Rn61連接至節點 S1且電阻器Rn62連接至節點S2。如圖所示，PMOS等化電 晶體P63具有連接至節點S1及S2之源極端子及汲極端子。節 點S1亦連接至端接電阻器Rt61及PMOS上拉電晶體P61之汲 100241.doc -30- 1271032 極端子。節黠S2亦連接至端接電阻器Rt62及PMOS上拉電晶 體P62。PMOS上拉電晶體P61、P62及P63回應測試啟用訊號 TE。當測試啟用訊號TE設定成非作用中位準時，得以自負 載電路610有效移除端接電阻器Rt61及Rt62，且節點S1及S2 被直接拉至電源電壓Vdd。將節點S1及S2設定成電源電壓 Vdd將限制輸入訊號RXP及RXN之擺幅寬度，並藉此限制輸 出訊號IN—RXN及IN—RXP之擺幅寬度。與此對比，當將測 試啟用訊號TE設定成作用中位準（意即，TE = 1)時，PMOS 電晶體P61、P62及P63被關閉。因此，由端接電阻器Rt61 及正常模式電阻器Rn6 1界定之上拉路徑如一分壓器般運 作，以藉此保持輸入訊號RXP(及輸出訊號IN_RXN)之全擺 幅寬度。同樣地，由端接電阻器Rt62及正常模式電阻器Rn62 界定之上拉路徑如一分壓器般運作，以藉此保持輸入訊號 RXN(及輸出訊號IN_RXP)之全擺幅寬度。 在該等附圖及本說明書中，已揭示了本發明之典型較佳 實施例，且儘管使用了特定術語，但其僅用於通用及描述 性之意義，且並非用於限制之目的，下列申請專利範圍陳 述本發明之範疇。 【圖式簡單說明】 圖1係具有多級之習知輸出驅動電路之電路示意圖。 圖2係產生一對差動輸出訊號之習知輸出驅動電路之電 路不意圖。 圖3係習知輸入電路及輸入訊號取樣器之電路示意圖。 圖4係根據本發明之實施例之具有多級之輸出驅動器之 100241.doc -31 - 1271032 電路示意圖。 圖5係具有根據本發明之實施例而組態之輪出驅動級之 輸出驅動器之電路示意圖。（請確認圖5並非習知設計之先 前技術驅動器） 圖6係展示圖5之輸出驅動器之訊號擺幅寬度對端接電阻 之曲線圖。 圖7係根據本發明額外實施例之輸出驅動器及旁路電路 之電路示意圖。 圖8係圖7之旁路電路之電路示意圖。 圖9係根據本發明之實施例之具有多級之差動輸出驅動 裔之電路不意圖。 圖10係圖9之差動輸出驅動級之一實施例之電路示意圖。 圖Π係圖9之差動輸出驅動級之一實施例之電路示意圖。 圖12係圖9之差動輸出驅動級之一實施例之電路示意圖。 圖13係圖9之差動輸出驅動級之一實施例之電路示意圖。 圖14係圖9之差動輸出驅動級之一實施例之電路示意圖。 圖15係可用作相對於圖10至圖14之輸出驅動級之比較實 例之差動輸出驅動級之電路示意圖。（請確認圖丨5並非習知 設計之先前技術驅動級） 圖16係根據本發明之實施例之具有多級及一差動旁路電 路之差動輸出驅動器之電路示意圖。 圖17係圖16之差動旁路電路之電路示意圖。 圖1 8係根據本發明之實施例之差動輸入電路及輸入訊號 取樣器之電路示意圖。 100241.doc -32- 1271032

110 、 210 、 241 、 310 、 510 、 571 、 581 【主要元件符號說明】 10 11 12 、 250 13 ^ 260 14 20 30 40 50 51 52 53 54 55 61 62 70 71 72 73 100 、 200 習知輸出驅動電路 輸入缓衝器 輸入驅動級 中間驅動級 輸出驅動級 習知輸出驅動電路 習知輸入電路 輸入訊號取樣器 多級輸出驅動電路 緩衝器 第一驅動器 第二驅動器 第三驅動器 擺幅寬度調整電路 第一開關元件 第二開關元件 差動輸出驅動級 負載電路 比較電路 電流源 多級輸出驅動電路 緩衝器 100241.doc -33 - 1271032 120 、 220 ' 320 、 520 130 、 230 、 330 、 530 140 、 150 、 180 141 、 151 、 161 、 171 、 181 、 191 、 251 、 261 、 271 、 281 160 、 170 > 190 - 280 162 、 172 、 192 163 、 173 、 193 240 241 242 243 270、300、330A、330B、 330C、330D、330E、530 283 340 、 540 350 > 550 700 411 、 451 、 71 、 610 421 、 431 412 、 72 > 620 413 、 73 414 415 控制驅動級 輸出驅動級 驅動器 NMOS下拉電晶體 擺幅寬度調整電路 第一開關元件 第二開關元件 旁路電路/多級旁路緩衝器 反相器 第一旁路級 弟二旁路級 輸出驅動器 開關元件 輪入驅動級/主控驅動器 中間驅動級/受控驅動器 輸入訊號取樣器 負載電路 修改之負載電路 比較電路 電流源電路 初級電流源電路 次級電流源電路 100241.doc -34- 1271032 500 560 570 572 、 582 573 > 583 580 600 630 差動多級輸出驅動器 差動旁路電路 真實旁路電路 第一級 ， 第二級 互補旁路電路 差動輸入電路 啟用電路

Cll、C22、C52、C71、C72 電容器/寄生電容

Nil、N12、N61、N.62 NMOS輸入電晶體 N15、N16、N73、N74、 NMOS電晶體 P61、P62、P63 NM1、NM2、NM3、NM21、 NMOS下拉電晶體 NM22、NM23、N13、N14、N63 NM11、NM12、N71、N72 輸入電晶體 NM13 > NM14 偏壓電晶體

Pll、P12、P71、P72、P74、 PMOS上拉電晶體 P74 P23 P53

Rl、R2、R3、Rml、Rm2

Rll 、 R12

Rtll 、 Rtl2 、 Rt41 、 Rt42 、 PMOS電晶體 PMOS等化電晶體 電阻器 負載/端接電阻器 端接電阻器

Rt61、Rt62、Rt71、Rt72 100241.doc -35- 1271032 正常模式電阻器

Rnll 、 Rnl2 、 Rn31 、 Rn32 、 Rn61 、 Rn62 、 Rn71 、 Rn72

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Claims (1)

1271032 十、申請專利範圍： 1· 一種積體電路裝置，包括： 回應一輸入訊號及一擺幅見度控制訊號之輸出驅動 器’该輸出驅動器係組態成產生一輸出訊號，其中當該 擺幅寬度控制訊號表示一正常操作模式時，該輸出訊號 具有一第一擺幅寬度，而當該擺幅寬度控制訊號表示一 測試操作模式時，該輸出訊號具有一大於該第一擺幅寬 度之第二擺幅寬度。 • 如請求則之積體電路裝置’其中該輸出驅動器包括一回 - 應該輪入訊號之驅動級及一回應該輸入訊號及該擺幅寬 度控制訊號之擺幅寬度調整電路。 3.如請求項2之積體電路裝置，其中該驅動級之一輸出節點 連接至該擺幅寬度調整電路之一輸出節點。 4·如請求項2之積體電路裝置，其中該擺幅寬度調整電路包 括回應該擺幅寬度控制訊號之至少一開關元件。 5.如請求項1之積體電路裝置，進一步包括一控制驅動器， ^ 該控制驅動器係組態成產生具有多個擺幅寬度之該輸入 訊號以回應該擺幅寬度控制訊號。 6·如請求項5之積體電路裝置，其中該控制驅動器包括一多 級旁路緩衝器，該多級旁路緩衝器係組態成當該擺幅寬 .度控㈣縣示該測試㈣模式時，在其—輸出端選擇 性地產生該輸人訊號，且進—步組態成當該擺幅寬度控 - 制訊號表示該正常操作模切，將讀出端安置成一高 阻抗狀態。 100241.doc 1271032 7·如請求項6之積體電路裝置，進一步包括一多級驅動器， 該多級驅動器具有一電耦接至該多級緩衝器之該輸出端 及該輸出驅動器之一輸入端之輸出端，該多級驅動器係 組悲、成產生該輸入訊號之一版本，該版本具有一小於軌 對軌之擺幅寬度。 8· 一種積體電路裝置，包括： 一回應一輸入訊號及一擺幅寬度控制訊號之輸出驅動 ^ β亥輸出驅動器係組態成產生一輸出訊號，其中當該 擺幅寬度控制訊號表示一正常操作模式時，該輸出訊號 具有一第一擺幅寬度，而當該擺幅寬度控制訊號表示一 測試操作模式時，該輸出訊號具有一大於該第一擺幅寬 度之第二擺幅寬度； 一多級驅動器，其具有一電耦接至該輸出驅動器之一輸 入端之輸出端，且係組態成產生具有一小於軌對執之擺 幅寬度之該輸入訊號；及 一多級旁路緩衝器，其電耦接至該輸出驅動器之該輸入 端且回應該擺幅寬度控制訊號，該多級旁路緩衝器係組 態成當該擺幅寬度控制訊號表示該測試操作模式時，選 擇性地增加該輸入訊號之該擺幅寬度。 9·如請求項8之積體電路裝置，其中該多級旁路緩衝器係組 態成當該擺幅寬度控制訊號表示該測試操作模式時，將 5亥輸入訊號之該擺幅寬度增加至一約執對執位準。 10·如請求項8之積體電路裝置，其中該輸出驅動器包括一回 應該輸入訊號之驅動級及一回應該輸入訊號及該擺幅寬 100241.doc 1271032 度控制訊號之擺幅寬度調整電路。 11·如請求項10之積體電路裝置，其中該驅動級之一輪出節 點連接至該擺幅寬度調整電路之一輸出節點。 12.如請求項丨丨之積體電路裝置，其中該擺幅寬度調整電路 包括回應該擺幅寬度控制訊號之至少一開關元件。 B·如請求項10之積體電路裝置，其中該擺幅寬度調整電路 包括回應該擺幅寬度控制訊號之至少一開關元件。 14· 一種積體電路裝置，包括： 一回應一對輸入訊號及一擺幅寬度控制訊號之輸出驅 動器’该輸出驅動器係組態成產生一對輸出訊號，其中 當該擺幅寬度控制訊號表示一正常操作模式時，該對輸 出訊號具有一第一擺幅寬度，而當該擺幅寬度控制訊號 表示一測試操作模式時，該對輸出訊號具有一大於該第 一擺幅寬度之第二擺幅寬度。 15·如請求項14之積體電路裝置，其中該輸出驅動器包括： 一比較電路，其回應該對輸入訊號； 一負載電路’其電耗接至該比較電路及該輸出驅動器之 輸出端子；及 一電流源，其電耦接至該比較電路。 16·如請求項15之積體電路裝置，其中該負載電路及該電流 源回應該擺幅寬度控制訊號。 17·如請求項16之積體電路裝置，其中該電流源包括一不回 應該擺幅寬度控制訊號之初級電流源及一回應該擺幅寬 度控制訊號之次級電流源。 100241.doc 1271032 18.如請求項17之積體電路裝置，其中當該擺幅寬度控制訊 號表不一測試操作模式時，該次級電流源增加一由該電 流源提供之下拉電流。 19·如請求項14之積體電路裝置，進一步包括一多級驅動 器，該多級驅動器具有電耦接至該輸出驅動器之一對輸 入端之一對輸出端，且係組態成產生具有小於軌對軌之 擺幅寬度之該對輸入訊號。 20.如請求項19之積體電路裝置，進一步包括一電耦接至該 輸出驅動器之該對輸入端回應該擺幅寬度控制訊號之 多級旁路緩衝器’該多級旁路緩衝器係組態成當該擺幅 寬度控制訊號表示該測試操作模式時，選擇性地增加該 對輸入訊號之該等擺幅寬度。 21. -種用於-半導體裝置之高速輸出電路，該電路包括： -輸出驅動電路，其輸出—輸出訊號以回應—輪出控制

訊號’且改變該輪出訊號之一電壓擺幅寬度以回應一擺 幅寬度控制訊號；及 -控制驅動電路，其輸出該輪出控制訊號以回應一内部 訊號，且改變該輸出控制訊號之該電壓擺幅寬度之一量 值以回應該擺幅寬度控制訊號。 22·如請求項21之高速輸出電路，進—步包括一緩衝器，該 緩衝器用於自一内部電路接收該内部訊號，且將該接收 之内部訊號輸出至該控制驅動電路。 23. 如請求項21之高速輸出電路，其中該内部訊號在一互補 金屬氧化物半導體（CM〇S)位準範圍内擺動，自該控制驅 100241.doc 1271032 動電路輸出之該輸出控制訊號，當該擺幅寬度控制訊號 被啟用時在該CMOS位準範圍内擺動，而當該擺幅寬度控 制汛號被禁用時在一類比位準範圍内擺動，且該類比位 準範圍包含於該CMOS位準範圍内。 24.如明求項21之兩速輸出電路，其中該輸出驅動電路包括·· 一驅動器，其用於將該輸出訊號輸出至一輸出節點以回 應該輸出控制訊號；及 一擺幅寬度改變電路，其改變該輸出訊號之該電壓擺幅 見度之該量值以回應該輸出控制訊號及該擺幅寬度控制 訊號。 25·如睛求項24之高速輸出電路，其中該驅動器包含： 一連接至該輸出節點之第一端接電阻器；及 第一驅動電晶體，其經由該輸出節點串聯地連接至該 第一端接電阻器，且將一預定電流傳導至地面以回應該 輸出控制訊號，且該擺幅寬度改變電路包含·· 一第二驅動電晶體，其與該第一驅動電晶體並聯地 連接至5亥輸出節點，並將額外電流流至該地面以回應該輸 出控制訊號； 、一第二端接電阻器，其與該第一端接電阻器並聯地 連接至該輸出即點且形成一路徑，其中内部電壓經由該路 從供應至該第-驅動電晶體及該第二驅動電晶體； 允二第一開關電路，其被開啟/關閉以回應該擺幅寬度 ^ 且田開啟時，其經由該第一端接電阻器將該内 #電壓供應至該第一驅動電晶體及該第二驅動電晶體；及 100241 .doc 1271032 一第二開關電路，其被開啟/關閉以回應該擺幅寬度 控制訊號’且當關閉時，其將該第二驅動電晶體與該地面 分離。 26·如請求項25之高速輸出電路，其中當該第一開關電路被 開啟時，該第二開關電路被關閉。 27·如請求項21之高速輸出電路，其中該控制驅動電路包含： 一驅動器’其用於將該輸出控制訊號輸出至該輸出節點 以回應該内部訊號；及 一擺幅寬度改變電路，其改變該輸出控制訊號之該電壓 擺幅寬度之該量值以回應該内部訊號及該擺幅寬度控制 訊號。 28·如睛求項27之高速輸出電路，其中該驅動器包含： 一連接至該輪出節點之第一電阻器；及 一第一驅動電晶體，其經由該輸出節點串聯地連接至 A第一電阻器且將一預定電流流至一地面以回應該内部 訊號，且 該擺幅寬度改變電路包含： 一第二驅動電晶體，其與該第一驅動電晶體並聯地 連接至σ亥輸出節點，並將額外電流流至該地面以回應該内 部訊號； _ 、弟電阻器，其與該第一電阻器並聯地連接至該 輸出節點且形成一路徑，其中該内部電壓經由該路徑供應 至兮繁一 _ 〜 μ 驅動電晶體及該第二驅動電晶體； 開關電路，其被開啟/關閉以回應該擺幅寬度 100241.doc Γ271032 控制汛號，且當開啟時， 壓#，、、、、二由孩弟一電阻器將該内部電 ^ 冤日日體及该弟二驅動電晶體，·及 一第二開關電路，1祐 ，、破開啟/關閉以回應該擺幅寬度 控制汛唬，且當關閉時，置 八^ ，、將該第一驅動電晶體與該地面 刀離0 ’其中當該第一開關電路被 關閉。 29·如4求項28之高速輸出電路 開啟時，該第二開關電路被 其中該控制驅動電路包含： 部控制訊號以回應該内部訊

30·如請求項21之高速輸出電路 一主控驅動器，其輸出一内 號； 控制訊號以回應該内部控 一又控驅動器，其輸出該輸出 制訊號； 路’其改變該内部控制訊號之一 内部訊號及該擺幅寬度控制訊 一第一擺幅寬度改變電 電壓擺幅寬度以回應該 號；及 -第二擺幅寬度改變電路，其改變該輸出控制訊號之該 電壓擺幅寬度以回應該内部控制訊號及該擺幅寬度控制 訊號。 31. 如請求項21之高速輸出電路，其中該控制驅動電路包含： -主控驅動器’其輸出—内部控制訊號以回應該内部訊 内部控制訊號之該 訊號及該擺幅寬度 複數個彼此串聯連接之受控驅動器； 一主控擺幅寬度改變電路，其改變該 電壓擺幅寬度之一量值以回應該内部 100241.doc 1271032 複數個徒此串聯連接之受控驅動器； 一主控擺幅覓度改變電路，其改變該内部控制訊號之該 電壓擺幅寬度之一量值以回應該内部訊號及該擺幅寬度 控制訊號；及 複數個文控擺幅寬度改變電路，其分別改變由該複數個 文控驅動器輸出之該等輸出訊號之該等電壓擺幅寬度之 該等量值以回應該擺幅寬度控制訊號， 且該複數個受控驅動器中之一第一受控驅動器接收該 内部控制訊號，其他受控驅動器分別接收連接至輸入端 子之該等受控驅動器之該等輸出訊號，且最後受控驅動 器輸出該輸出控制訊號。 32. 如明求項2 1之咼速輸出電路，其中該擺幅寬度控制訊號 在一測試模式中予以啟用而在一正常模式中予以禁用， 當該擺幅寬度控制訊號被啟用時，該輸出驅動電路增加 該輸出訊號之該電壓擺幅寬度之該量值，而當該擺幅寬 度控制訊號被禁用時，該輸出驅動電路降低該輸出訊號 之該電壓擺幅寬度之該量值，且當該擺幅寬度控制訊號 被啟用時，該控制驅動電路增加該輸出控制訊號之該電 壓擺幅寬度之該量值，而當該擺幅寬度控制訊號被禁用 時，該控制驅動電路降低該輸出控制訊號之該電壓擺幅 寬度之該量值。 33. 如明求項21之兩速輸出電路，進一步包括一旁路電路， 该旁路電路接收該内部訊號以回應該擺幅寬度控制訊號 並將接收之内部訊號輸出至該輸出驅動電路， 100241.doc 1271032 其中若該輸出驅動電路同時接收該内部訊號及該輸出 控制訊號，則其運作以回應該内部訊號。 34·如μ求項33之高速輸出電路，進一步包括一緩衝器，該 • 緩衝斋自該内部電路接收該内部訊號並將該接收之内部 訊號輸出至該控制驅動電路及該旁路電路。 如明求項3 3之尚速輸出電路，其中該控制驅動電路包含 彼此串‘連接之複數個驅動器，且該複數個驅動器中之 _ 第驅動器接收該内部訊號，其他驅動器分別接收連 接至輸入端子之該等驅動器之該等輸出訊號，且最後驅 • 動器輸出該輸出控制訊號。 如明求項33之鬲速輸出電路，其中該旁路電路被啟用或 不用以回應该擺幅寬度控制訊號及一反相擺幅寬度控制 § 且包δ g 5亥旁路電路被啟用時用於接收該内部訊 號並將該接收之内部訊號輸出至該輸出驅動電路之反相 電路。 _ 37·如：求項33之高速輸出電路，其中該擺幅寬度控制訊號 在該测試模式中予以啟用而在該正常模式中予以禁用， 且田忒擺幅寬度控制訊號被啟用時，該輸出驅動電路增 :邊輪出訊號之該電壓擺幅寬度之該量值，而當該擺幅 :控制汛唬被禁用時，該輸出驅動電路降低該輸出訊 號之該電壓擺幅寬度之該量值。 、—月求項21之南速輸出電路，其中該輸出驅動電路輸出 :數個外部輸出訊號以回應複數個輸出控制訊號，且改 變該等外部輸出訊號之該等電壓擺幅寬度之該等量值以 100241.doc I27l〇32 回應該擺幅寬度控制訊號，且該控制驅動電路輸出該等 輪出控制訊號以回應複數個内部訊號且改變該等輸出控 制訊號之該等電壓擺幅寬度之量值以回應該擺幅寬度控 制訊號。

•如明求項3 8之局速輸出電路，其中該控制驅動電路包含·· 一主控驅動電路，其輸出該等内部控制訊號以回應該等 内部汛號，且改變該等内部控制訊號之該等電壓擺幅寬 度之該等量值以回應該擺幅寬度控制訊號；及 又控驅動電路，其輸出該等輸出控制訊號以回應該等 内部控制訊號，且改變該等輸出控制訊號之該等電壓擺 幅寬度之該等量值以回應該擺幅寬度控制訊號。 4〇·如請求項39之高速輸出電路，其中該輸出驅動電路、該 主控驅動電路及該受控驅動電路分別包含·· 源電流以回應一偏壓 一主電流源電路，其產生一 一比較電路，其比較該等輸入訊號以回應該源電流， 且根據該比較結果將輪出訊號經由輸出節點輸出；及 其中經由該路徑藉由連 負載電路’其形成一路徑， 該比較電路， 幅寬度控制訊 接至该4輸出節點來將該内部電壓供應至 且改變該等輸出節點處之阻抗以回應該擺 號， 其中當該等輸出節點處之該等阻抗改變時，該等輸出 訊號之該等電壓擺幅寬度亦改變。 .如請求項4〇之高速輸出電路，其中當該擺幅寬度控制訊 號被啟用時’該負載電路將該等輸出節點處之該等阻抗 100241.doc -10- 1271032 改變成第一預定值’而當該擺幅宽度控制訊號被禁用 時，該負載電路將該等輸出節點處之該等阻抗改變成第 .^預定值0 42·如請求項40之高速輸出電路，其中該等輸出訊號包含第 -輸出訊號及第二輸出訊號，該等輪出訊號之該電壓擺 幅寬度之該等量值係藉由該源電流及該等輸出節點處之 該等阻抗予以判定，且當該負載電路將該等輸出節點處 之该等阻抗改變成料第-狀料，該比較電路將該 等第一輸出訊號輸出至該等輸㈣點，且當該負載電路 將該等輸出節點處之該等阻抗值改變成該等第二預定值 時’該比較電路將該等第二輸出訊號輪出至該等輸出節 點。 43·=:42之高速輸出電路’其中該等第-輪出訊號分 I有弟-電Μ擺幅寬度’且該等第二輸出訊號具有小 於該第-電壓擺幅寬度之第二電壓擺幅寬度。 44.如請求項40之高速輸出電路，其中該負载電路包含. 分別連接至該等輸出節點之第一電阻器； 分別與該等第一電阻器並聯地連接至 形成一路徑之第二電阻考甘士 Α出即點且 乐電阻益，其中該内部電壓 供應至該比較電路；及 工田巧路！ 開關電路，其被開啟/關閉以回應該擺幅寬 號，且當開啟時，其經由 、又控制汛 供應至該比較電路。❼一電阻器將該内部電屢 €如請求項44之高速輸出電路 吊一電阻器之電 100241.doc 1271032 阻大於該等第一電阻器之電阻。 '•月求項44之馬速輸出電路，其中該擺幅寬度控制訊號 在該測試模式中予以啟用而在該正常模式中予以禁用， 亡該等第二電阻器形成—路徑，在該正常模式及該測試 楔式中，該内部電壓經由該路徑供應至該比較電路。 :-月求項44之尚速輸出電路’其中該等開關電路係金屬 氧化物半導體電晶體。 後如請求項4〇之高速輸出電路，其中該輸出驅動電路、該 主控驅動電路及該受控驅動電路分別被啟用或禁用以回 應該擺幅寬度控制訊號，該等電路中之每一者進一步包 含一子電流源電路’當該電路被啟用時，該子電流源電 路產生額外源電流以回應該偏壓，且該等輸出訊號之該 等電壓擺幅寬度之該等量值係藉由該源電流、該等輸出 節點處之該等阻抗值及該額外源電流予以判定。 49.如請求項40之高速輸出電路，其中該負載電路包含： 連接於該等輸出節點與該等開關節點間之第一電阻器，· 與該等第-電阻器並聯地連接至該等輸出節點且形成 路k之第—電阻益，該内部電壓經由該路徑供應至該 比較電路； 連接至該等開關節點之第一開關電路，其被開啟/關閉 以回應該擺幅寬度控制訊號，且當開啟時，其經由該等 第一電阻器將該内部電壓供應至該比較電路；及 一第二開關電路，其連接於該等開關節點之間，且被開 啟/關閉以回應該擺幅寬度控制訊號。 100241.doc -12- I271032 50·如請求項-49之高速輸出電路，1 々 丹甲δ亥專第二電阻器之該 等電阻大於該等第一電阻器之該等 〇 ^ ^ μ 〆寻冤阻，且該等第一開 關電路與該等第二開關電路同時被開啟/關閉。 51·如請求項4G之高速輸出電路，其中該負載電路包含： 連接於該等輸出節點與該篝π — ” 4寺開關卽點間之第一電阻器； 連接至該等開關節點之開關電 吩兴被開啟/關閉以回 應該擺幅寬度控制訊號，且去η私α士 ^ 丑田開啟時，其經由該等第一 電阻器將該内部電壓供應至該比較電路，·及 :第二電阻器’其連接於該等開關節點之間，且具有大 於该等第一電阻器之電阻之電阻。 仏如請求項40之高速輸出電路，其中該貞載電路包含： 連接於該等輸出節點與該等開關節點間之第一電阻器； 連接至該等開關節點且形成—路徑之第二電阻器，該内 部電壓藉由該路徑經由該等第-電阻器供應至該比較電 路；及

“等第一電阻器並聯地連接至該等開關節點之 開關電路，其被開啟/關閉以回應該擺幅寬度控制訊號， 且當開啟時，其緩由 | 甶5亥荨苐一電阻器將該内部電壓供應 至該比較電路。 53.如請求項利之高速輸出電路，其中該負載電路包含： ' 等輸出節點與該等開關節點間之第一電阻器； ' 專開關節點且形成一路徑之第二電阻器，其中 該内部電壓± ^ / 猎由该路徑經由該等第一電阻器供應至該比 較電路； 100241.doc -13- 1271032 分別與該等第二電阻器並聯地連接至該等開關節點之 第一開關電路，其被開啟/關閉以回應該擺幅寬度控制訊 號，且當開啟時，其經由該等第一電阻器將該内部電壓 供應至該比較電路；及 一連接於該等開關節點間之第二開關電路，其被開啟/ 關閉以回應該擺幅寬度控制訊號。 54·如請求項38之高速輸出電路，其中該控制驅動電路包含： 一主控驅動電路，其輸出内部控制訊號以回應該等内 部訊號，且改變該等内部控制訊號之該等電壓擺幅寬度 之該等量值以回應該擺幅寬度控制訊號；及 複數個彼此串聯連接之受控驅動電路， 其中该等受控驅動電路中之每一者改變該等輸出訊號 之該等電壓擺幅寬度之該等量值以回應該擺幅寬度控制 訊號，該複數個受控驅動電路中之第一受控驅動電路接 收忒等内部控制訊號，其他受控驅動電路接收連接至輸 入端子之该等受控驅動電路之該等輸出訊號，且最後受 控驅動電路輸出該等輸出控制訊號。 55·如睛求項38之高速輸出電路，進一步包括一旁路電路， 該旁路電路將該等内部訊號輸出至該輸出驅動電路以回 應该擺幅寬度控制訊號， •其中當該冑出驅動電路同時接收該等内料號及該等 輸出控制訊號時，其運作以回應該等内部訊號。 56·如睛求項55之高速輸出電路，其中該旁路電路包含： H路電路，其被啟用或禁用以回應該擺幅寬度控 100241.doc -14- Ϊ271032 制訊號及該反相擺幅寬度控制訊號，且當啟用時，其將 该等内部訊號中之一者輸出至該輸出驅動電路；及 一第二旁路電路，其被啟用或禁用以回應該擺幅寬度控 制訊號及該反相擺幅寬度控制訊號，且當啟用時，其將 该等内部訊號中之另一者輸出至該輸出驅動電路。 57·—種改變一半導體裝置之一高速輸出電路中的一輸出訊 號之一擺幅寬度之方法，該方法包括： 當一擺幅寬度控制訊號被禁用時，將一第一輸出控制訊 就輸出至一控制節點以回應一内部訊號； 當該擺幅寬度控制訊號被啟用時，將一第二輸出控制訊 號輸出至該控制節點以回應該内部訊號，其中該第二輸 出控制訊號具有大於該第一輸出控制訊號之電壓擺幅寬 度之電壓擺幅寬度； 將一第一輸出訊號輸出至一輸出節點以回應該第一輸 出控制訊號；及

58. 將一第二輸出訊號輸出至該輸出節點以回應該第二輸 出控制訊號’其中該第二輸出訊號具有大於該第一輸出 訊號之電壓擺幅寬度之電壓擺幅寬度。 種改變-半導體裝置之一高速輸出電路 號擺幅寬度之方法，該方法包括： 輸“ 當-擺幅寬度控制訊號被禁用時，將—輸出控制訊號 輸出至一控制節點以回應一内部訊號； 當該擺幅寬度控制訊號被啟用時，將該内部訊號繞回 至礒控制節點； 100241.doc -15- 1271032 將一第一輪出訊號輸出至-輸出節點以回應該輸出控 制訊號；及 將-第二輪出訊號輸出至該輸出節點以回應該内部訊 號’其中该第二輸出訊號具有—大於該第—輪出訊號之 • 電壓擺幅寬度之電壓擺幅寬度， • &中該内部訊號之該電廢擺幅寬度大於該輸出控制訊 號之電壓擺幅寬度。 59. —種半導體裝置之一高速輸入電路，該電路包括： • 流源電路，其產生一源電流以回應一時脈訊號； - 一比較電路’其比較經由輸入節點自外界接收之外部訊 號以回應該源電流，且根據該比較結果將該等輸入訊號 經由輸出節點輸出；及 一形成一路徑之端接電路，其中經由該路徑藉由連接至 該等輸入節點而將一内部電壓供應至該比較電路，且改 變該等輸入節點處之阻抗值以回應該擺幅寬度控制訊 號， ⑩ 其中^該專輸入卽點處之該等阻抗值改變時，該等外 部訊號之該等電壓擺幅寬度亦改變。 60·如請求項59之高速輸入電路，其中該端接電路包括： 連接於該專輸入節點與開關節點間之第一端接電阻器； 連接至該等開關節點且形成一路徑之第二端接電阻 器，其中該内部電壓藉由該路徑經由該等第一端接電阻 " 器供應至該比較電路； 與該等第二端接電阻器並聯地連接至該等開關節點之 100241.doc -16 - 1271032 回應該擺幅寬度控制訊 一端接電阻器將該内部 第一開關電路，其被開啟/關閉以 號，且g開啟時，其經由該等第 電壓供應至該比較電路；及 一連接於該等開關節點間之第二開關電路，其被開啟/ 關閉以回應該擺幅寬度控制訊號。

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