CN102281055A - 数字逻辑电路及制造方法 - Google Patents

Abstract

本发明是关于一种数字逻辑电路及制造方法，包含电压轨、接地轨及复数逻辑电路轨，其中每一逻辑电路轨是分别电连接于电压轨及接地轨。逻辑电路轨包含相互并排并电连接于电压轨及接地轨的逻辑单元及辅助单元。逻辑单元包含分别电连接于电压轨及接地轨的逻辑电压端及逻辑接地端。辅助单元亦包含分别电连接于电压轨及接地轨的辅助电压端及辅助接地端。辅助电压端与逻辑电压端间的宽度比值和辅助接地端与逻辑接地端间的宽度比值至少其中之一大于1。

Description

数字逻辑电路及制造方法

技术领域

本发明是关于一种数字逻辑电路，特别是一种用于特殊应用集成电路(Application-Specific Integrated Circuit)的数字逻辑电路。

背景技术

随着半导体技术的提升，每一电脑运算元件所包含的电晶体越来越多，而该电脑运算元件的尺寸因此随之减少。特别是原本大到需要设置于单一电路板的运算系统(System on Board)也因元件(如中央处理器或记忆体等元件)尺寸上的缩小而逐渐可以容纳到单一芯片之中，而使得市面上具有越来越多具有单一系统功能的系统单芯片(System on Chip)。因系统单芯片相较于需占据整个电路板的运算系统具有较低成本、高运算效率及低耗电的优点，故系统单芯片的市占率与日俱增。系统单芯片因其小尺寸及低成本而具有相当多的使用可能性，其中系统单芯片包含一种可根据特定客户要求和特定电子系统的需要而特别设计的特殊应用集成电路(Application-specific integratedcircuit，ASIC)。

特殊应用集成电路根据客户的要求而具有其特定运算功能，而在目前的半导体领域中，特殊应用集成电路是使用电子设计自动化(Electronic DesignAutomation)软件来将整个特殊应用集成电路分解成复数个具有不同逻辑计算功能(AND、OR、XOR或XNOR)的逻辑元件。上述电子设计自动化软件之后再根据客户在运算功能方面的要求及特殊应用集成电路的尺寸限制等条件将逻辑元件分布于特殊应用集成电路的不同位置。

图1所示为特殊应用集成电路的示意图。本发明数字逻辑电路10包含电压轨11、接地轨12及复数逻辑电路轨20，其中电压轨11及接地轨12是用于提供电力信号。如图1所示，逻辑电路轨20同时分别连接电压轨11及接地轨12。逻辑电路轨20包含逻辑单元30以及辅助单元40，其中逻辑单元30与辅助单元40相互并排。逻辑单元30是为实际用于计算以提供逻辑计算功能的元件。通常在电子设计自动化软件的布局下，至少部分逻辑电路轨20不完全由逻辑单元30所组成，以达成运算功能方面的要求。此外，逻辑单元30可能因设计上及电路连接上的需要而分布于逻辑电路轨20的不同部分，且逻辑单元30之间具有形成断路的空隙。

图1所示的辅助单元40是用于填补上述逻辑单元30间的空隙以将逻辑单元30同时电连接于电压轨11或接地轨12。如图1所示，逻辑单元30包含逻辑电压端31及逻辑接地端32，而辅助单元40包含辅助电压端41及辅助接地端42。所有逻辑单元30是通过逻辑电压端31及辅助电压端32间的接触来进一步电连接于电压轨11；同样地，逻辑单元30是通过逻辑接地端32及辅助接地端42间的接触来电连接于接地轨12，以分别与电压轨11及接地轨12建立电力信号传输的回圈。

然而，半导体技术的提升不仅使得数字逻辑电路10所包含的逻辑单元30越来越多，也同时使得逻辑单元30所包含的电晶体数目越来越多。电晶体之间的连接关系越来越复杂，而逻辑单元30的电阻亦随之增加并造成数字逻辑电路10过高的问题。电阻过高的问题将影响到逻辑单元30的反应时间以及其对应逻辑电路轨20的整体运算效率。此外，逻辑电压端31及逻辑接地端32的宽度50及整体尺寸因整体设计上的需求而有所限制。因此如何在保持逻辑单元30的整体尺寸下降低逻辑电路轨20的整体电阻是目前半导体技术的重要课题之一。

发明内容

本发明的目的为提供一种数字逻辑电路，具有较低的整体电阻以及较低的反应时间。

本发明的另一目的在于提供一种数字逻辑电路的制造方法，用于减低数字逻辑电路的电压轨与接地轨电阻以提升数字逻辑电路的反应时间。

本发明的数字逻辑电路包含电压轨、接地轨以及复数逻辑电路轨，其中逻辑电路轨是位于电压轨及接地轨之间并分别电连接于电压轨及接地轨。逻辑电路轨包含并排及同时电连接于电压轨以及接地轨的逻辑单元以及辅助单元。逻辑单元及辅助单元分别包含逻辑电压端和辅助电压端，其中两种电压端是以串连方式形成一同时电连接于电压轨的电压导电条。同样地，逻辑单元及辅助单元所分别包含的逻辑接地端和辅助接地端以串连方式形成电连接于接地轨的接地导电条。如此一来，逻辑单元可通过上述电压导电条及接地导电条来电连接于电压轨以及接地轨以接收电力信号。

本发明的辅助电压端的宽度大于逻辑电压端的宽度，且辅助接地端的宽度同样大于逻辑接地端的宽度。如此一来，逻辑电压端及辅助电压端所形成的电导体及逻辑接地端及辅助接地端所形成的电导体具有较高的平均切面面积以及较低的整体电阻。通过上述设计，逻辑电路轨及整体数字逻辑电路可具有较低的反应时间及较高的运算效率。

附图说明

图1所示为已知数字逻辑电路的示意图；

图2所示为本发明数字逻辑电路的示意图；

图3所示为图2所示数字逻辑电路的变化实施例；

图4所示为本发明数字逻辑电路的制造方法的流程图；以及

图5所示为图4所示制造方法的变化实施例。

主要元件符号说明

100数字逻辑电路                 400逻辑单元

200电压轨                       401电晶体区

210接地轨                       410逻辑电压端

300逻辑电路轨                   420逻辑接地端

500辅助单元          710接地导电条

510辅助电压端        800第一宽度

520辅助接地端        810第二宽度

530空白区         10

600电容

700电压导电条

具体实施方式

本发明是关于一种数字逻辑电路以及该数字逻辑电路的制造方法，其中本发明通过改变数字逻辑电路所包含元件中不同部分间的宽度比值，以改变数字逻辑电路的整体电阻并提升数字逻辑电路的整体反应时间。

图2所示为本发明数字逻辑电路100的示意图。数字逻辑电路100包含电压轨200、接地轨210及复数逻辑电路轨300，其中逻辑电路轨300是以并排方式排列于电压轨200及接地轨210之间。此外，本实施例的逻辑电路轨300包含复数逻辑单元400及复数辅助单元500，其中逻辑单元400及辅助单元500具有相异尺寸并以并排方式排列组成对应逻辑电路轨300。在本实施例中，逻辑单元400包含由复数相互电连接的电晶体所组成的电晶体区401，其中每一逻辑单元400用以提供如AND、OR、NOT、NAND、NOR、XOR等布林逻辑(Boolean Logic)计算功能或正反器(Flipflop)或存锁器(Latch)等资料储存功能。在本实施例中，逻辑单元400具有相同宽度但是因使用电晶体数目及电晶体间连接关系的不同而具有不同尺寸，但不限于此；在不同实施例中，具有相同尺寸的逻辑单元400亦可具有不同功能。换言之，逻辑单元400的尺寸与其功能并无直接关系。

在图2所示的实施例中，每一数字逻辑电路100是由电子设计自动化(Electronic Design Automation)软件根据功能以及性能(如耗电)等要求而设置于电压轨200及接地轨210之间特定的位置。本实施例的逻辑电路轨300可能因空间、线路连接及其他因素的限制，而未以逻辑单元400来完全填满空间，因此逻辑单元400之间将具有空隙。此时辅助单元500则被设置于逻辑单元400间的空隙以串连相邻的逻辑单元400并将逻辑单元400电连接于电压轨200和接地轨210。逻辑单元400具有金属连接层(未绘示)，用于根据电晶体间的连接关系将电晶体相互电性连接，其中本实施例的逻辑单元400仅具有单层金属连接层，但不限于此；在不同实施例中，逻辑单元400亦可因功能上的要求及电晶体间的连接关系而具有其他金属连接层数。

在图2所示实施例的放大图中，逻辑单元400包含逻辑电压端410及逻辑接地端420，分别电连接于电压轨200以及接地轨210。辅助单元500则包含辅助电压端510及辅助接地端520。相邻的逻辑电压端410以及辅助电压端510电性连接并同时电连接位于逻辑电路轨300一端的电压轨200。换言之，逻辑电压端410与辅助电压端510形成一串连的电压导电条700。同样地，相邻的逻辑接地端420以及辅助接地端520相互电性连接并同时电连接于逻辑电路轨300另一端的接地轨210。通过此设计，所有逻辑单元400信号将可连接于电压轨200及接地轨210并接收电力信号。逻辑接地端420及辅助接地端520亦由此形成串连的接地导电条710。

此外，在本实施例中，对应辅助电压端510及辅助接地端520之间并未电连接。换言之，辅助单元500中位于辅助电压端510及辅助接地端520之间的部分为空白区530。在本实施例中，空白区530与辅助电压端510的第二宽度810或辅助接地端530的第二宽度810间的宽度比值较佳为2.5，但不限于此；在不同实施例中，空白区530与辅助电压端510或辅助接地端520间的比值可根据设计或逻辑电路轨300整体电阻的要求而有所改变。

如图2所示，逻辑电压端410实质上具有相同的第一宽度800，且辅助电压端510的第二宽度810大于逻辑电压端410的第一宽度800；换言之，辅助电压端510与逻辑电压端410之间宽度的第一比值大于1。此外，辅助接地端520的第二宽度810大于逻辑接地端420的第一宽度800，因此辅助接地端520与逻辑接地端420之间的宽度的第二比值亦大于1。上述辅助电压端510在第二宽度上的增加不仅提升辅助电压端510的截面面积，也同时减低辅助电压端510的整体电阻，也因此减低辅助电压端510及逻辑电压端410所形成电压导电条700的整体电阻。同样地，上述辅助接地端520在第二宽度810上的增加亦减低了自身电阻以及辅助接地端520和逻辑接地端420所形成接地导电条710的整体电阻。此外，由于电压导电条700及接地导电条710是逻辑电路轨300的一部分，因此上述电压导电条700及接地导电条710的电阻下降不仅将减少逻辑电路轨300的整体电阻，并可同时提升逻辑电路轨300的整体反应时间及数字逻辑电路100的整体运算效率。此外，在本实施例中，辅助电压端510及辅助接地端520实质上可具有相同的第二宽度810，但不限于此；在不同实施例中，辅助电压端510及辅助接地端520亦可具有相异宽度以配合系统对负载的要求。

图3所示为图2所示数字逻辑电路100的变化实施例。如图3所示，辅助单元500另包含一电容600，设置于辅助电压端510及辅助接地端520之间。在本实施例中，由电压轨200及接地轨210所提供的电力或信号可能包含着噪声(Noise)，因此电容600同时电连接于辅助电压端510及辅助接地端520以过滤掉通过电压导电条700及接地导电条710的电力信号中的噪声以减少噪声对数字逻辑电路100的干扰。在本实施例中，电容600是一MOS电容，但不限于此；在不同实施例中，电容600亦包含其他不同种类的电容元件。此外，本发明辅助电压端510及辅助接地端520宽度可根据电容600的尺寸而改变，因此不限于图3所示的实施例。

图4所示为本发明数字逻辑电路的制造方法的流程图。如图4所示，制造方法包含步骤900，提供包含至少一个逻辑单元及至少一个辅助单元的逻辑电路轨。在本实施例中，逻辑电路轨的两端分别电连接于电压轨及接地轨以获得电力信号。逻辑电路轨所包含的逻辑单元用于执行特定逻辑运算功能(如AND、OR、NOT、NAND、NOR、XOR)，其中每一特定逻辑运算功能有着不同的实现方式。举例来说，同样用于进行AND运算的逻辑单元可能因其包含电晶体数目及电晶体之间连接关系的不同而具有相异的尺寸或面积。此外，本实施例的逻辑电路轨具有固定长度；然而，由于电子设计自动化软件的选择，逻辑电路轨非完全由逻辑单元所组成，故部分逻辑单元间因具有空隙而与电压轨及接地轨断开。如此一来，逻辑单元将因空隙所形成的断路而无法自电压轨及接地轨获得电力信号。

本实施例的辅助单元则是用于填补逻辑单元间的空隙并同时将所有逻辑单元同时电连接于电压轨及接地轨。在图4所示，制造方法包含步骤S910，将逻辑单元的逻辑电压端及辅助单元的辅助电压端同时电连接于电压轨以及步骤S920，将逻辑单元的逻辑接地端及辅助单元的辅助接地端同时电连接于接地轨。在本实施例中，逻辑电压端及辅助电压端形成串连并电连接于电压轨的电压导电条。逻辑接地端及辅助接地端形成一个串连的接地导电条。逻辑单元是通过电压导电条与接地导地条分别电连接于电压轨及接地轨并建立取得电力信号的回圈。

在本实施例中，辅助电压端的第二宽度大于逻辑电压端的第一宽度(在此请参照图2)，其中相较于现有技术中具有统一宽度的电压导电条，本实施例两电压端所共同形成的电压导电条相较于具有较高的平均切面面积，亦因此电压导电条具有较低的整体电阻。同样地，辅助接地端的第二宽度大于逻辑接地端的第一宽度，因此相较于现有技术中具有同一宽度的接地导电条，本实施例两接地端所共同形成的接地导电条相较于现有技术具有较高的切面面积及较低的整体电阻。由此可见，通过增加辅助电压端及辅助接地端的宽度，逻辑电路轨不仅具有较低的整体电阻并可因此具有较低的整体反应时间及较高逻辑运算效率。

此外，本实施例的辅助电压端及辅助接地端间具有空白区，用以将辅助电压端电性隔绝于辅助接地端，但不限于此；在图5所示的实施例中，制造方法另包含步骤S1000，将电容同时电连接于该辅助电压端及该辅助接地端。在图5所示的实施例中，电容用于提高电压轨及接地轨所提供电力的稳定度，但不限于此。

虽然前述的描述及图示已揭示本发明的较佳实施例，必须了解到各种增添、许多修改和取代可能使用于本发明较佳实施例，而不会脱离如所附权利要求书所界定的本发明原理的精神及范围。本领域技术人员将可体会本发明可能使用于很多形式、结构、布置、比值、材料、元件和组件的修改。因此，本文于此所揭示的实施例及所有观点，应被视为用以说明本发明，而非用以限制本发明。本发明的范围应由后附权利要求书所界定，并涵盖其合法等同替代物，并不限于先前的描述。

Claims (7)

1.一种数字逻辑电路，包含：

一电压轨；

一接地轨；

复数逻辑电路轨，其中每一该逻辑电路轨分别电连接于该电压轨及该接地轨，该逻辑电路轨包含：

至少一逻辑单元，其中该逻辑单元包含一逻辑电压端及一逻辑接地端，分别电连接于该电压轨及该接地轨；以及

至少一辅助单元，其中该辅助单元包含一辅助电压端及一辅助接地端，分别电连接于该电压轨及该接地轨；

其中该逻辑单元及该辅助单元为并排，该辅助电压端与该逻辑电压端间的一第一宽度比值及该辅助接地端与该电阻接地端间的一第二宽度至少其中之一比值大于1。

2.如权利要求1所述的数字逻辑电路，其中该辅助单元进一步包含一空白区，位于该辅助电压端及该辅助接地端之间。

3.如权利要求1所述的数字逻辑电路，其中该辅助电压端的宽度与该辅助接地端的宽度不相同。

4.如权利要求1所述的数字逻辑电路，其中该辅助单元包含一电容，设置于该辅助电压端及该辅助接地端之间，该电容同时电连接于该辅助电压端及该辅助接地端。

5.一种数字逻辑电路的制造方法，包含下列步骤：

提供一逻辑电路轨，包含至少一逻辑单元及至少一辅助单元；

将该逻辑单元的一逻辑电压端及该辅助单元的一辅助电压端同时电连接于一电压轨；以及

将该逻辑单元的一逻辑接地端及该辅助单元的一辅助接地端同时电连接于一接地轨；

其中，该辅助电压端与该逻辑电压端间的一第一宽度比值大于1，该辅助接地端与该电阻接地端间的一第二宽度比值大于1。

6.如权利要求5所述的数字逻辑电路，进一步包含于该辅助电压端及该辅助接地端之间形成一空白区。

7.如权利要求5所述的数字逻辑电路，进一步包含将一电容同时电连接于该辅助电压端及该辅助接地端。

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