CN108846204B - 专用集成电路芯片的布局结构及方法 - Google Patents

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Abstract

一种专用集成电路芯片的布局结构及方法，其在运算核心中布置保留区域，将芯片的一角位置处的支撑区域由该角位置处的运算核心的保留区域形成，能够在芯片裸片仅需要单侧的输入输出区域时有效减少芯片裸片面积的浪费，并且可以增加芯片的运算核心的数量，从而提高芯片整体的运算性能。

Description

专用集成电路芯片的布局结构及方法
技术领域
本发明涉及集成电路领域，特别是涉及一种专用集成电路芯片的布局结构及方法。。
背景技术
区块链技术是利用块链式的结构验证和存储数据，其中验证和存储的数据单元采用数字签名方式，实现数据单元的接收者用以确认数据单元的来源和数据单元的完整性，并保护数据，防止数据单元被篡改或伪造。区块链技术可以用于云计算、物联网、电子商务、身份验证、文件存储、金融交易等众多领域。区块链专用集成电路芯片（又称ASIC芯片）是区块链体系中最基础、最核心的计算设备。
现有技术中，为了提高专用集成电路芯片的运算能力，芯片裸片（die）通常采用多级运算核心的结构。图1A是一种由多级运算核心构成的芯片裸片的布局结构，该芯片裸片的布局结构包括位于芯片中间的由多个运算核心组成的计算内核区域以及位于芯片裸片相对的上下边缘的输入输出（I/O）区域，每个输入输出区域包含若干输入输出单元，其中该芯片裸片包括四个角位置处的支撑区域10，用于起到支撑和保护芯片裸片的作用。但是，如图1B所示，有些多级运算核心结构的专用集成电路芯片的芯片裸片可能仅需要单侧的输入输出单元，但是仍然还要保留四个角位置处的支撑区域10，这样就造成了没有输入输出单元那一侧的芯片面积的浪费。
发明内容
为了解决上述问题，根据本发明的一个方面，提出一种专用集成电路芯片的布局结构，包括：
计算内核区域，所述计算内核区域包括N*M个运算核心组成的阵列，N、M为大于1的整数，所述运算核心在一角位置处具有保留区域；
分别布置于芯片的第一、第二、第三和第四角位置处的第一、第二、第三和第四支撑区域；
其中，第四支撑区域由第四角位置处的运算核心的保留区域形成。
在一些实施方式中，所述布局结构还包括：
分别布置在所述芯片的第一边缘和与所述第一边缘相邻的第二边缘的第一边缘区域和第二边缘区域。
在一些实施方式中，所述布局结构还包括：
所述第一边缘区域和第二边缘区域共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
在一些实施方式中，所述运算核心的保留区域为所述运算核心的与所述第四角位置相一致方向的角位置处空缺的一空间区域。
在一些实施方式中，所述计算内核区域中除所述第四角位置处的运算核心以外的运算核心的保留区域用于布置辅助功能器件。
在一些实施方式中，所述辅助功能器件包括静电保护ESD单元、TCD辅助器件、用于芯片中多个电源域的电压均衡的二极管单元中任意一个或组合。
在一些实施方式中，所述第一边缘区域为输入输出区域。
在一些实施方式中，所述输入输出区域包括一个或多个输入输出单元。
在一些实施方式中，所述第二边缘区域为时钟通信接口区域。
在一些实施方式中，所述时钟通信接口区域包括时钟通信接口。
根据本发明的另一个方面，提出一种专用集成电路芯片的布局方法，包括以下步骤：
步骤S11，在所述芯片上形成计算内核区域，所述计算内核区域包括N*M个运算核心组成的阵列，N和M为大于1的整数，所述运算核心在一角位置处具有保留区域；
步骤S12，在所述芯片的第一、第二、第三和第四角位置处形成第一、第二、第三和第四支撑区域；
其中，第四支撑区域由第四角位置处的运算核心的保留区域形成。
在一些实施方式中，所述布局结方法还包括：
在所述芯片的第一边缘和与所述第一边缘相邻的第二边缘分别形成第一边缘区域和第二边缘区域。
在一些实施方式中，所述第一边缘区域和第二边缘区域共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
在一些实施方式中，所述运算核心的保留区域为所述运算核心的与所述第四角位置相一致方向的角位置处空缺的一空间区域。
在一些实施方式中，所述计算内核区域中除所述第四角位置处的运算核心以外的运算核心的保留区域用于布置辅助功能器件。
在一些实施方式中，所述辅助功能器件包括静电保护ESD单元、TCD辅助器件、用于芯片中多个电源域的电压均衡的二极管单元中任意一个或组合。
在一些实施方式中，所述第一边缘区域为输入输出区域。
在一些实施方式中，所述输入输出区域包括一个或多个输入输出单元。
在一些实施方式中，所述第二边缘区域为时钟通信接口区域。
在一些实施方式中，所述时钟通信接口区域包括时钟通信接口。
本发明实施例提出的专用集成电路芯片的布局结构和方法在运算核心中布置保留区域，将芯片的一角位置处的支撑区域由该角位置处的运算核心的保留区域形成，能够在芯片裸片仅需要单侧的输入输出区域时有效减少芯片裸片面积的浪费，并且可以增加芯片的运算核心的数量，从而提高芯片整体的运算性能。
附图说明
图1A是现有技术一实施例的专用集成电路芯片的布局结构的示意图；
图1B是现有技术另一实施例的专用集成电路芯片的布局结构的示意图；
图2是根据本发明一实施例的专用集成电路芯片的布局结构的示意图；
图3A是根据本发明一实施例的专用集成电路芯片运算核心的布局结构的示意图；
图3B是根据本发明另一实施例的专用集成电路芯片运算核心的布局结构的示意图；
图3C是根据本发明另一实施例的专用集成电路芯片运算核心的布局结构的示意图；
图3D是根据本发明另一实施例的专用集成电路芯片运算核心的布局结构的示意图；
图4是根据本发明一实施例的专用集成电路芯片的布局方法的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。为了便于说明本发明实施例，本发明附图中仅示出用于说明本发明目的的必要部件。
图2是根据本发明一实施例的专用集成电路芯片的布局结构的示意图。如图2所示，本发明实施例的专用集成电路芯片的布局结构包括：
计算内核区域11，所述计算内核区域11包括N*M个运算核心110组成的阵列，N、M为大于1的整数，所述运算核心在一角位处具有保留区域；分别布置于芯片的第一、第二、第三和第四角位置处的第一支撑区域100-1、第二支撑区域100-2、第三支撑区域100-3和第四支撑区域100-4；其中，第四支撑区域100-4由第四角位置处的运算核心110的保留区域200形成。所述第一支撑区域100-1、第二支撑区域100-2、第三支撑区域100-3和第四支撑区域100-4用于起到支撑和保护芯片裸片的作用
所述计算内核区域11中每个运算核心110呈非正方形或长方形的不规则形状，其在与所述第四角位置相一致方向的角位置处空缺一空间区域200作为保留区域，该保留区域200用于顶层设计用途。其中，芯片上第四角位置处的第四支撑区域100-4可以由第N*M个运算核心110的保留区域200来形成。
而对于其他运算核心110而言，其空缺的保留区域200可以用于布置辅助功能器件，所述辅助功能器件可以包括静电保护ESD单元、TCD辅助器件、用于芯片内多个电源域的电压均衡的二极管单元中的任意一个或其组合，其中用于芯片内多个电源域的电压均衡的二极管单元可以包括TDIODE单元和平衡二极管BDIODE单元。
在一些实施方式中，所述布局结构还包括位于芯片第一边缘的第一边缘区域12以及位于芯片的与所述第一边缘相邻的第二边缘的第二边缘区域13，计算内核区域11位于芯片上除所述第一边缘区域12和第二边缘区域13以外的区域。
所述第一边缘区域12和第二边缘区域13共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
举例来说，假设第一边缘区域12位于芯片的上边缘，第二边缘区域13位于芯片的左边缘，那么第四支撑区域100-4位于芯片的右下角处，也就是说，每个运算核心在其右下角处空缺一保留区域200，从而使得芯片位于右下角处的运算核心的保留区域200可以同时作为芯片的右下角处的第四支撑区域100-4。
在一些实施方式中，所述第一边缘区域可以为输入输出区域，所述输入输出区域可以包括一个或多个输入输出单元。
在一些实施方式中，所述第二边缘区域可以为时钟通信接口区域，其包括时钟通信接口。
图3A-3D分别是根据本发明一实施例的专用集成电路芯片运算核心的布局结构的示意图。
如图3A所示，运算核心110在一角位置处空缺一保留区域200，保留区域200可以用于同时布置静电保护ESD单元和TCD单元，所述静电保护ESD单元用于对芯片的电路提供静电保护，所述TCD单元是台积电公司用于半导体制造的辅助器件。。
如图3B所示，运算核心110的保留区域200还可以同时布置静电保护ESD单元和TDIODE单元，所述静电保护ESD单元用于对芯片的电路提供静电保护，所述TDIODE单元用于芯片内多个电源域的电压均衡。
如图3C所示，运算核心110的保留区域200还可以同时布置静电保护ESD单元和平衡二极管BDIODE单元，所述静电保护ESD单元用于对芯片的电路提供静电保护，所述平衡二极管BDIODE单元也是用于芯片内多个电源域的电压均衡，当相应的电源域的电压到达1V时降低该电源域的电压。
如图3D所示，运算核心110的保留区域200还可以用作芯片的一个角位置的支撑区域100-4，用于与其他三个角位置处的支撑区域100-1、100-2和100-3一起提供支撑和保护芯片裸片的作用。
本发明实施例提出的专用集成电路芯片的布局结构能够在芯片裸片仅需要单侧的输入输出区域时有效减少芯片裸片面积的浪费，并且可以增加芯片的运算核心的数量，从而提高芯片整体的运算性能。
图4是根据本发明一实施例的专用集成电路芯片的布局方法的流程示意图。如图4所示，本发明实施例的布局方法包括以下步骤：
步骤S11，在所述芯片上形成计算内核区域，所述计算内核区域包括N*M个运算核心组成的阵列，N和M为大于1的整数，所述运算核心在一角位置处具有保留区域；
步骤S12，在所述芯片的第一、第二、第三和第四角位置处形成第一、第二、第三和第四支撑区域；
其中，第四支撑区域由第四角位置处的运算核心的保留区域形成。
本发明实施例中，所述第一、第二、第三和第四支撑区域用于起到支撑和保护芯片裸片的作用。
在一些实施方式中，所述计算内核区域中除所述第四角位置处的运算核心以外的运算核心的保留区域用于布置辅助功能器件，所述辅助功能器件可以包括静电保护ESD单元、TCD辅助器件、用于芯片内多个电源域的电压均衡的二极管单元中的任意一个或其组合，其中用于芯片内多个电源域的电压均衡的二极管单元可以包括TDIODE单元和平衡二极管BDIODE单元。
在一些实施方式中，所述方法还包括：
在所述芯片的第一边缘和与所述第一边缘相邻的第二边缘分别形成第一边缘区域和第二边缘区域。
在一些实施方式中，所述第一边缘区域和第二边缘区域共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
在一些实施方式中，所述运算核心的保留区域为所述运算核心的与所述第四角位置相一致方向的角位置处空缺的一空间区域。
在一些实施方式中，所述第一边缘区域可以为输入输出区域，所述输入输出区域可以包括一个或多个输入输出单元。
在一些实施方式中，所述第二边缘区域可以为时钟通信接口区域，其包括时钟通信接口。
本发明实施例提出的专用集成电路芯片的布局方法能够在芯片裸片仅需要单侧的输入输出区域时有效减少芯片裸片面积的浪费，并且可以增加芯片的运算核心的数量，从而提高芯片整体的运算性能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种专用集成电路芯片的布局结构，其特征在于，包括：
计算内核区域，所述计算内核区域包括N*M个运算核心组成的阵列，N、M为大于1的整数，所述运算核心在一角位置处具有保留区域；
分别布置于芯片的第一、第二、第三和第四角位置处的第一、第二、第三和第四支撑区域；
其中，第四支撑区域由第四角位置处的运算核心的保留区域形成；
分别布置在所述芯片的第一边缘和与所述第一边缘相邻的第二边缘的第一边缘区域和第二边缘区域；所述第一边缘区域为输入输出区域。
2.根据权利要求1所述的专用集成电路芯片的布局结构，其特征在于，所述第一边缘区域和第二边缘区域共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
3.根据权利要求2所述的专用集成电路芯片的布局结构，其特征在于，所述运算核心的保留区域为所述运算核心的与所述第四角位置相一致方向的角位置处空缺的一空间区域。
4.根据权利要求1所述的专用集成电路芯片的布局结构，其特征在于，所述计算内核区域中除所述第四角位置处的运算核心以外的运算核心的保留区域用于布置辅助功能器件。
5.根据权利要求4所述的专用集成电路芯片的布局结构，其特征在于，所述辅助功能器件包括静电保护ESD单元、TCD辅助器件、用于芯片中多个电源域的电压均衡的二极管单元中任意一个或组合。
6.根据权利要求1所述的专用集成电路芯片的布局结构，其特征在于，所述输入输出区域包括一个或多个输入输出单元。
7.根据权利要求1所述的专用集成电路芯片的布局结构，其特征在于，所述第二边缘区域为时钟通信接口区域。
8.根据权利要求7所述的专用集成电路芯片的布局结构，其特征在于，所述时钟通信接口区域包括时钟通信接口。
9.一种专用集成电路芯片的布局方法，其特征在于，包括以下步骤：
步骤S11，在芯片上形成计算内核区域，所述计算内核区域包括N*M个运算核心组成的阵列，N和M为大于1的整数，所述运算核心在一角位置处具有保留区域；
步骤S12，在所述芯片的第一、第二、第三和第四角位置处形成第一、第二、第三和第四支撑区域；
其中，第四支撑区域由第四角位置处的运算核心的保留区域形成；
在所述芯片的第一边缘和与所述第一边缘相邻的第二边缘分别形成第一边缘区域和第二边缘区域；所述第一边缘区域为输入输出区域。
10.根据权利要求9所述的专用集成电路芯片的布局方法，其特征在于，所述第一边缘区域和第二边缘区域共享的一端位于芯片的第一角位置，第一边缘区域和第二边缘区域各自的另一端分别位于芯片的第二角位置和第三角位置。
11.根据权利要求10所述的专用集成电路芯片的布局方法，其特征在于，所述运算核心的保留区域为所述运算核心的与所述第四角位置相一致方向的角位置处空缺的一空间区域。
12.根据权利要求9所述的专用集成电路芯片的布局方法，其特征在于，所述计算内核区域中除所述第四角位置处的运算核心以外的运算核心的保留区域用于布置辅助功能器件。
13.根据权利要求12所述的专用集成电路芯片的布局方法，其特征在于，所述辅助功能器件包括静电保护ESD单元、TCD辅助器件、用于芯片中多个电源域的电压均衡的二极管单元中任意一个或组合。
14.根据权利要求9所述的专用集成电路芯片的布局方法，其特征在于，所述输入输出区域包括一个或多个输入输出单元。
15.根据权利要求9所述的专用集成电路芯片的布局方法，其特征在于，所述第二边缘区域为时钟通信接口区域。
16.根据权利要求15所述的专用集成电路芯片的布局方法，其特征在于，所述时钟通信接口区域包括时钟通信接口。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675187B (zh) * 2021-07-27 2022-09-06 广芯微电子（广州）股份有限公司 一种运算单元无缝拼接的芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644167A (en) * 1996-03-01 1997-07-01 National Semiconductor Corporation Integrated circuit package assemblies including an electrostatic discharge interposer
CN102625224A (zh) * 2012-03-31 2012-08-01 歌尔声学股份有限公司 一种电容式硅微麦克风与集成电路单片集成的方法及芯片
CN104392976A (zh) * 2014-10-11 2015-03-04 合肥京东方光电科技有限公司 一种驱动芯片及显示装置
CN208271184U (zh) * 2018-06-13 2018-12-21 北京比特大陆科技有限公司 专用集成电路芯片的布局结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
US10102327B2 (en) * 2014-12-31 2018-10-16 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644167A (en) * 1996-03-01 1997-07-01 National Semiconductor Corporation Integrated circuit package assemblies including an electrostatic discharge interposer
CN102625224A (zh) * 2012-03-31 2012-08-01 歌尔声学股份有限公司 一种电容式硅微麦克风与集成电路单片集成的方法及芯片
CN104392976A (zh) * 2014-10-11 2015-03-04 合肥京东方光电科技有限公司 一种驱动芯片及显示装置
CN208271184U (zh) * 2018-06-13 2018-12-21 北京比特大陆科技有限公司 专用集成电路芯片的布局结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
VLSI placement with pre-placed modules based on less flexibility first principles;Sheqin Dong等;ASICON 2001. 2001 4th International Conference on ASIC Proceedings (Cat. No.01TH8549);20020806;第1-4页 *
基于轴角转换芯片AD2S1210的圆感应同步器信号处理方法研究;张新磊等;宇航计测技术;20131016;第33卷(第04期);第10-12页 *

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