CN220473996U - 芯片版图结构及芯片 - Google Patents

Abstract

本申请实施例提供一种芯片版图结构和芯片，其中，芯片版图结构包括：第一级逻辑单元版图区；第二级逻辑单元版图区，位于第一级逻辑单元版图区在第一方向上的一侧；第二级逻辑单元版图区在第二方向上的尺寸与第一级逻辑单元版图区在第二方向上的尺寸不相等；其中，所述第一方向与所述第二方向同处于一平面且相互垂直。本申请实施例的技术方案可以节省芯片版图结构的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

Description

芯片版图结构及芯片

技术领域

本申请涉及芯片技术领域，尤其涉及一种芯片版图结构及芯片。

背景技术

高性能运算芯片通常包括大量的运算核，运算核用于对任务进行运算并输出运算结果。相关技术中，为了版图设计方便，运算核的版图结构通常为矩形。但是，有些运算核包括两级逻辑单元，其中第一级逻辑单元的电路结构小于第二级逻辑单元，为了规范还会将整体的版图结构设计为矩形，这样将耗费不必要的芯片布图面积，从而导致芯片的有效利用率较低，影响芯片的性能。

实用新型内容

本申请实施例提供一种芯片版图结构及芯片，以解决或缓解现有技术中的一项或更多项技术问题。

作为本申请实施例的一个方面，本申请实施例提供一种芯片版图结构，包括：第一级逻辑单元版图区；第二级逻辑单元版图区，位于第一级逻辑单元版图区在第一方向上的一侧；第二级逻辑单元版图区在第二方向上的尺寸与第一级逻辑单元版图区在第二方向上的尺寸不相等；其中，第一方向与第二方向同处于一平面且相互垂直。

在一种实施方式中，多个芯片版图结构在第二方向上排布构成排布版图区。

在一种实施方式中，相邻的两个芯片版图结构在第二方向上贴靠设置。

在一种实施方式中，相邻的两个芯片版图结构的第一级逻辑单元版图区和第二级逻辑单元版图区在第一方向上排布顺序相反。

在一种实施方式中，排布版图区与第一方向垂直的两侧边至少有一侧边为直线。

在一种实施方式中，排布版图区与第一方向垂直的两侧边均为直线。

在一种实施方式中，排布版图区与第二方向垂直的两侧边至少有一侧边为非直线。

在一种实施方式中，排布版图区与第二方向垂直的两侧边均为非直线。

在一种实施方式中，排布版图区与第二方向垂直的两侧边至少有一侧边具有凹槽区。

在一种实施方式中，排布版图区与第二方向垂直的两侧边均具有凹槽区。

在一种实施方式中，在第二方向上，尺寸较小的逻辑单元版图区与第二方向平行的两侧边，对应不超过尺寸较大的逻辑单元版图区与第二方向平行的两侧边。

在一种实施方式中，第一级逻辑单元版图区与第二方向垂直的两侧边对应与第二级逻辑单元版图区与第二方向垂直的的两侧边均不共线，或，其中一侧边共线。

在一种实施方式中，在第一方向上，第一级逻辑单元版图区的中心线与第二级逻辑单元版图区的中心线共线。

在一种实施方式中，第一级逻辑单元版图区在第一方向上的尺寸与第二级逻辑单元版图区在第一方向上的尺寸相等。

在一种实施方式中，第一级逻辑单元版图区在第二方向上的尺寸小于第二级逻辑单元版图区在第二方向上的尺寸。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区均为矩形。

在一种实施方式中，第一级逻辑单元版图区的矩形与第二方向垂直的两侧边的长度，大于与第一方向垂直的两侧边的长度。

在一种实施方式中，第二级逻辑单元版图区的矩形与第二方向垂直的两侧边的长度，大于与第一方向垂直的两侧边的长度。

在一种实施方式中，第一级逻辑单元版图区的矩形与第二方向垂直的两侧边的长度，等于第二级逻辑单元版图区的矩形与第二方向垂直的两侧边的长度。

在一种实施方式中，第一级逻辑单元版图区的矩形与第一方向垂直的两侧边的长度，小于第二级逻辑单元版图区的矩形与第一方向垂直的两侧边的长度。

在一种实施方式中，第一级逻辑单元版图区的矩形在第一方向上的中线与第二级逻辑单元版图区的矩形在第一方向上的中线共线。

在一种实施方式中，第一级逻辑单元版图区的矩形与第二方向垂直的其中一侧边与第二级逻辑单元版图区的矩形与第二方向垂直的其中一侧边共线。

在一种实施方式中，第一级逻辑单元版图区与第二方向垂直的两侧边分别为第一边缘和第二边缘，第二级逻辑单元版图区与第二方向垂直的两侧边分别为第三边缘和第四边缘，第三边缘与第一边缘同侧设置。

在一种实施方式中，第一边缘与第三边缘在第一方向上不共线，和/或，第二边缘与第四边缘在第一方向上不共线。

在一种实施方式中，第一边缘与第三边缘之间的距离等于第二边缘与第四边缘之间的距离。

在一种实施方式中，第一边缘与第三边缘在第一方向上共线，或者，第二边缘与第四边缘在第一方向上共线。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区均包括至少两个不同功能的数据处理单元。

在一种实施方式中，数据处理单元包括扩展单元和压缩单元。

在一种实施方式中，扩展单元用于对消息执行扩展操作以生成消息表；压缩单元与扩展单元电连接，用于对消息表执行压缩操作。

在一种实施方式中，以第一级逻辑单元版图区与第二级逻辑单元版图区之间的交接线为中心轴，第一级逻辑单元版图区的数据处理单元和第二级逻辑单元版图区的数据处理单元为非对称设置。

在一种实施方式中，第一级逻辑单元版图区的数据处理单元数量与第二级逻辑单元版图区的数据处理单元数量不相等。

在一种实施方式中，第一级逻辑单元版图区的数据处理单元数量小于第二级逻辑单元版图区的数据处理单元数量。

在一种实施方式中，在第一级逻辑单元版图区中，压缩单元的数量大于扩展单元的数量。

在一种实施方式中，在第一级逻辑单元版图区中，扩展单元和压缩单元在第二方向上顺次排布。

在一种实施方式中，在第一级逻辑单元版图区中，多个压缩单元共用一个扩展单元。

在一种实施方式中，在第一级逻辑单元版图区中，压缩单元的数量为偶数。

在一种实施方式中，在第一级逻辑单元版图区中，扩展单元的数量为一个。

在一种实施方式中，在第一级逻辑单元版图区中，在第二方向上扩展单元两侧的压缩单元的数量相等。

在一种实施方式中，在第一级逻辑单元版图区中，压缩单元的数量为4个。

在一种实施方式中，在第一方向上，扩展单元的中心线与第一级逻辑单元版图区的中心线共线。

在一种实施方式中，在第二级逻辑单元版图区中，压缩单元的数量等于扩展单元的数量。

在一种实施方式中，在第二级逻辑单元版图区中，扩展单元和压缩单元在第二方向上顺次排布。

在一种实施方式中，在第二级逻辑单元版图区中，单个扩展单元和单个压缩单元构成扩展压缩单元，扩展压缩单元第二方向上顺次排布。

在一种实施方式中，在第二级逻辑单元版图区中，相邻两个扩展压缩单元的扩展单元和压缩单元在第二方向上排布顺序相反。

在一种实施方式中，扩展压缩单元的数量为偶数。

在一种实施方式中，第二级逻辑单元版图区在第一方向上的中线两侧均为扩展单元。

在一种实施方式中，扩展压缩单元的数量为4个。

在一种实施方式中，第一级逻辑单元版图区中扩展单元和压缩单元的总数量小于第二级逻辑单元版图区中扩展单元和压缩单元的总数量。

在一种实施方式中，第二级逻辑单元版图区中单个扩展单元和单个压缩单元构成扩展压缩单元，扩展压缩单元第二方向上顺次排布；第一级逻辑单元版图区中扩展单元设置有单个，在第二方向上压缩单元设置于扩展单元的两侧。

在一种实施方式中，第一级逻辑单元版图区中压缩单元的数量与第二级逻辑单元版图区中扩展压缩单元的数量相同且为偶数。

在一种实施方式中，第一级逻辑单元版图区中的压缩单元对应与第二级逻辑单元版图区中的压缩单元贴靠设置。

在一种实施方式中，在第一方向上，第一级逻辑单元版图区中扩展单元的中心线与第二级逻辑单元版图区的中心线共线。

在一种实施方式中，第一级逻辑单元版图区中最外侧的压缩单元与第二方向垂直的其中一侧边与第二级逻辑单元版图区中最外侧的扩展压缩单元与第二方向垂直的其中一侧边共线。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区用于执行哈希运算。

在一种实施方式中，哈希运算为SHA-256运算。

在一种实施方式中，第一级逻辑单元版图区用于执行第一级SHA-256运算，第二级逻辑单元版图区用于执行第二级SHA-256运算。

在一种实施方式中，第一级SHA-256运算包括多个第一级压缩运算和单个第一级扩展运算，多个第一级压缩运算共用第一级扩展运算的数据。

在一种实施方式中，第二级SHA-256运算包括多个第二级压缩运算和对应的多个第二级扩展运算。

在一种实施方式中，第一级SHA-256运算的运算总数量小于第二级SHA-256运算的运算总数量。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区在第一方向上构成非矩形版图区。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区在第一方向上构成L型版图区。

在一种实施方式中，第一级逻辑单元版图区和第二级逻辑单元版图区在第一方向上构成T型版图区。

在一种实施方式中，芯片版图结构还包括：时钟信号单元，时钟信号单元在第一级逻辑单元版图区和第二级逻辑单元版图区中进行时钟信号传输。

在一种实施方式中，时钟信号单元包括在第一级逻辑单元版图区中的第一部分和在第二级逻辑单元版图区中的第二部分，第一部分和第二部分电连接。

在一种实施方式中，在第一方向上，第一部分的中心线与第一级逻辑单元版图区的中心线共线，第二部分的中心线与第二级逻辑单元版图区的中心线共线。

在一种实施方式中，在第一方向上，第一部分的中心线和第二部分的中心线共线。

在一种实施方式中，在第一方向上，第一部分的中心线和第二部分的中心线非共线。

在一种实施方式中，第一方向为第一级逻辑单元版图区和第二级逻辑单元版图区的长度方向，第二方向为第一级逻辑单元版图区和第二级逻辑单元版图区的宽度方向。

在一种实施方式中，第一方向为横向，第二方向为纵向。

作为本申请实施例的另一个方面，本申请实施例提供一种芯片，包括上述任一实施方式的芯片版图结构。

本申请实施例采用上述技术方案可以节省芯片版图结构的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。

图1示出相关技术中运算核的示意图；

图2示出根据本申请一实施例的芯片版图结构的示意图；

图3示出根据本申请另一实施例的芯片版图结构的示意图；

图4示出根据本申请一实施例的排布版图区的示意图；

图5示出根据本申请另一实施例的排布版图区的示意图；

图6示出根据本申请又一实施例的排布版图区的示意图。

附图标记说明：

相关技术：1：运算核；11：第一级逻辑单元版图区；12：第二级逻辑单元版图区；

本申请：100：芯片版图结构；110：第一级逻辑单元版图区；111：第一边缘；112：第二边缘；113：扩展单元；114：压缩单元；120：第二级逻辑单元版图区；121：第三边缘；122：第四边缘；130：时钟信号单元；200：排布版图区；L1：第一方向；L2：第二方向。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

图1示出相关技术中运算核的示意图。如图1所示，相关技术中，运算核1包括在第一方向上排布的第一级逻辑单元版图区11和第二级逻辑单元版图区12。其中，第一级逻辑单元版图区11和第二级逻辑单元版图区12均为矩形。在垂直于第一方向的第二方向上，第一级逻辑单元版图区11的尺寸和第二级逻辑单元版图区12的尺寸相等。而且，第一级逻辑单元版图区11在第二方向上的两侧边缘分别与第二级逻辑单元版图区12的对应边缘共线，使运算核1整体为矩形。

下面结合图2-图6描述根据本申请实施例的芯片版图结构。

图2示出根据本申请一实施例的芯片版图结构的示意图。如图2所示，该芯片版图结构100包括第一级逻辑单元版图区110和第二级逻辑单元版图区120。

具体而言，第二级逻辑单元版图区120位于第一级逻辑单元版图区110在第一方向L1上的一侧。第二级逻辑单元版图区120在第二方向L2上的尺寸与第一级逻辑单元版图区110在第二方向L2上的尺寸不相等，其中，第二方向L2垂直于第一方向L1。

本申请的应用场景可以为：子版图区由两部分组成，如第一级逻辑单元版图区110和第二级逻辑单元版图区120因为尺寸不相等而形成阶梯，利用阶梯实现多个子版图区110的拼接，如此优化芯片的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

示例性地，第一级逻辑单元版图区110在第一方向L1上相对设置的两个边缘相平行，且第一级逻辑单元版图区110在第二方向L2上相对设置的两个边缘相平行，使第一级逻辑单元版图区110形成为矩形。类似地，第二级逻辑单元版图区120在第一方向L1上相对设置的两个边缘相平行，且第二级逻辑单元版图区120在第二方向L2上相对设置的两个边缘相平行，使第二级逻辑单元版图区120形成为矩形。第一级逻辑单元版图区110可以与第二级逻辑单元版图区120相连接。

示例性地，第一级逻辑单元版图区110在第一方向L1上的尺寸可以等于第二级逻辑单元版图区120在第一方向L1上的尺寸；或者，第一级逻辑单元版图区110在第一方向L1上的尺寸可以小于第二级逻辑单元版图区120在第一方向L1上的尺寸；又或者，第一级逻辑单元版图区110在第一方向L1上的尺寸可以大于第二级逻辑单元版图区120在第一方向L1上的尺寸。

示例性地，其中，第一级逻辑单元版图区110可以对任务进行第一级逻辑运算；第二级逻辑单元版图区120可以对任务进行第二级逻辑运算。例如，运算核可以执行两次哈希算法(如SHA-256算法)，此时运算核具有128个运算级。第一级逻辑单元版图区110可以具有64个运算级，并且被配置为用于执行一次哈希算法。第二级逻辑单元版图区120可以具有64个运算级，并且被配置为用于执行一次哈希算法。

在连续的两次SHA运算的应用中，第一级逻辑单元版图区110在进行第一级逻辑运算时，即第一级SHA-256运算，仅进行一个第一级扩展运算，多个第一级压缩运算共用第一级扩展运算的数据，所以第一级逻辑单元版图区110可以包括一个扩展单元和多个压缩单元；第二级逻辑单元版图区120在进行第二级逻辑运算时，即第二级SHA-256运算，需要利用第一级SHA-256运算输出的多个运算结果，需要进行同样数量的第二级扩展运算和第二级压缩运算，所以第二级逻辑单元版图区120包括多个扩展单元113和多个压缩单元114。如此，第一级逻辑单元版图区110的电路结构小于第二级逻辑单元版图区120的电路结构。在本申请中，不必为了规范芯片版图结构将第一级逻辑单元版图区110和第二级逻辑单元版图区120约束成矩形，而是考虑两者的实际电路结构大小，将两者沿第一方向进行排布，两者在第二方向上具有尺寸差，形成有阶梯，阶梯的空缺处可以布置芯片外围电路。多个芯片版图结构在第二方向上排布，且相邻的两个芯片版图结构的第一级逻辑单元版图区110和第二级逻辑单元版图区120在所述第一方向上排布顺序相反。如此，相邻的芯片版图结构的阶梯形成互补，实现芯片版图结构整体的面积节省和利用，优化芯片版图结构的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

当然，在本申请中，第一级逻辑单元版图区110和第二级逻辑单元版图区120不仅限于哈希算法，还可以用于其他运算逻辑，第一级逻辑单元版图区110和第二级逻辑单元版图区120只是代表具有两个尺寸不同的版图区。

由于芯片通常需要进行裁切处理，因此，在芯片的制备过程中，芯片的四个角周围需要预留出切角区，不能布置任何功能模块，以符合设计检查规则(Design rulechecking，DRC)，否则芯片在裁切时边角容易损伤，功能模块的电路受损对芯片整体将造成不良影响。上述的阶梯可以用于为芯片切角形成避让空间，如此不用芯片在版图设计时再多留出切角区的空间。

根据本申请实施例的芯片版图结构100，通过使第二级逻辑单元版图区120在第二方向L2上的尺寸与第一级逻辑单元版图区110在第二方向L2上的尺寸不相等，第一级逻辑单元版图区110和第二级逻辑单元版图区120中在第二方向L2上尺寸较小的版图区更加紧凑，从而可以节省芯片版图结构100的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

在一种实施方式中，如图2所示，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸。

例如，在图2的示例中，第一方向L1为左右方向，第二方向L2为上下方向。第一级逻辑单元版图区110位于第二级逻辑单元版图区120的左侧。第一级逻辑单元版图区110的右边缘与第二级逻辑单元版图区120的左边缘接触，且第一级逻辑单元版图区110的右边缘的尺寸小于第二级逻辑单元版图区120的左边缘的尺寸。其中，第一级逻辑单元版图区110的上边缘位于第二级逻辑单元版图区120的上边缘和下边缘之间；第一级逻辑单元版图区110的下边缘位于第二级逻辑单元版图区120的上边缘和下边缘之间。第一级逻辑单元版图区110和第二级逻辑单元版图区120均为矩形。第一级逻辑单元版图区110在第二方向L2上的尺寸为第一级逻辑单元版图区110的左边缘和右边缘的尺寸，也即第一级逻辑单元版图区110的上边缘和下边缘之间的距离。第二级逻辑单元版图区120在第二方向L2上的尺寸为第二级逻辑单元版图区120的左边缘和右边缘的尺寸，也即第二级逻辑单元版图区120的上边缘和下边缘之间的距离。

本实施例中，通过使第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110在第二方向L2上更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

在一种实施方式中，参照图2，第一级逻辑单元版图区110在第二方向L2上的两侧边缘分别为第一边缘111和第二边缘112，第二级逻辑单元版图区120在第二方向L2上的两侧边缘分别为第三边缘121和第四边缘122，第三边缘121与第一边缘111同侧设置。例如，在图2的示例中，第一边缘111为第一级逻辑单元版图区110的上边缘，第二边缘112为第一级逻辑单元版图区110的下边缘；第三边缘121为第二级逻辑单元版图区120的上边缘，第四边缘122为第二级逻辑单元版图区120的下边缘。

其中，第一边缘111与第三边缘121在第一方向L1上不共线，和/或，第二边缘112与第四边缘122在第一方向L1上不共线。也就是说，可以是第一边缘111与第三边缘121在第一方向L1上不共线，且第二边缘112与第四边缘122在第一方向L1上不共线；或者，第一边缘111与第三边缘121在第一方向L1上不共线，第二边缘112与第四边缘122在第一方向L1上共线；当然，还可以是第二边缘112与第四边缘122在第一方向L1上不共线，第一边缘111与第三边缘121在第一方向L1上共线。

在一个示例中，如图2所示，第一边缘111与第三边缘121在第一方向L1上不共线，且第二边缘112与第四边缘122在第一方向L1上不共线。具体地，第一边缘111位于第三边缘121的下方，且第二边缘112位于第四边缘122的上方。第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为T形。

图3示出根据本申请另一实施例的芯片版图结构100的示意图。在另一个示例中，如图3所示，第一边缘111与第三边缘121在第一方向L1上不共线，第二边缘112与第四边缘122在第一方向L1上共线。其中，第一边缘111位于第三边缘121的下方。第一级逻辑单元版图区110在第二方向L2上的尺寸同样小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为L形。

在一种实施方式中，如图2所示，第一边缘111与第三边缘121之间的距离可以等于第二边缘112与第四边缘122之间的距离。

需要说明的是，“第一边缘111与第三边缘121之间的距离”指的是第一边缘111与第三边缘121在第二方向L2上的距离；同样地，“第二边缘112与第四边缘122之间的距离”指的是第二边缘112与第四边缘122在第二方向L2上的距离。

如图2所示，芯片版图结构100还包括时钟信号单元130，时钟信号单元130穿设于第一级逻辑单元版图区110和第二级逻辑单元版图区120。时钟信号单元130包括在第一级逻辑单元版图区110中的第一部分和在第二级逻辑单元版图区120中的第二部分。其中，时钟信号单元130的第一部分和第二部分均沿第一方向L1延伸。第一部分和第二部分在第一方向L1上的轴线可以共线。时钟信号单元130的第一部分可以位于第一级逻辑单元版图区110的中央，时钟信号单元130的第二部分可以位于第二级逻辑单元版图区120的中央，此时芯片版图结构100为轴对称图形，且时钟信号单元130为对称轴。

通过使第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离，芯片版图结构100可以形成为轴对称图形，使第一级逻辑单元版图区110和第二级逻辑单元版图区120接口处的逻辑位置更贴近。另外，在第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离的情况下，时钟信号单元130在第一级逻辑单元版图区110中的第一部分和时钟信号单元130在第二级逻辑单元版图区120中的第二部分的轴线可以共线，即第一部分和第二部分可以相平齐，从而使时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

当然，本申请不限于此，在另一种实施方式中，第一边缘111与第三边缘121之间的距离也可以不等于第二边缘112与第四边缘122之间的距离。例如，第一边缘111与第三边缘121之间的距离可以小于第二边缘112与第四边缘122之间的距离；或者，第一边缘111与第三边缘121之间的距离可以大于第二边缘112与第四边缘122之间的距离。可以理解的是，第一边缘111与第三边缘121之间的距离以及第二边缘112与第四边缘122之间的距离可以根据实际需求具体确定，以更好地满足实际应用。

在一种实施方式中，如图2和图3所示，第一级逻辑单元版图区110和第二级逻辑单元版图区120均包括扩展单元(Unit 2)113和压缩单元(Unit 1)114，扩展单元113用于对消息执行扩展操作以生成消息表；压缩单元114与扩展单元113连接，用于对消息表执行压缩操作。

进一步地，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量可以小于第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量。例如，在图2和图3的示例中，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5，第一级逻辑单元版图区110中的各扩展单元113和各压缩单元114在第二方向L2上排布。第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量为8，第二级逻辑单元版图区120中的各扩展单元113和各压缩单元114在第二方向L2上排布。

可选地，第一级逻辑单元版图区110中扩展单元113在第二方向L2上的尺寸可以等于第二级逻辑单元版图区120中扩展单元113在第二方向L2上的尺寸；第一级逻辑单元版图区110中压缩单元114在第二方向L2上的尺寸可以等于第二级逻辑单元版图区120中压缩单元114在第二方向L2上的尺寸。在同一逻辑单元版图区(即上述第一级逻辑单元版图区110和第二级逻辑单元版图区120)中，扩展单元113在第二方向L2上的尺寸可以等于压缩单元114在第二方向L2上的尺寸。

示例性地，结合图2，当扩展单元113和压缩单元114在第二方向L2上的尺寸均为a时，第一级逻辑单元版图区110第二方向L2上的尺寸为5a，第二级逻辑单元版图区120第二方向L2上的尺寸为8a。在第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离的情况下，第一边缘111与第三边缘121之间的距离为1.5a，第二边缘112与第四边缘122之间的距离为1.5a。

本实施例中，由于第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量小于第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110中扩展单元113和压缩单元114可以更加紧凑，更符合数据流的方向，可以进一步提升芯片的有效利用率，改善性能。

图2和图3中显示了第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5以及第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量为8用于示例说明的目的，但是普通技术人员在阅读了下面的技术方案之后，显然可以理解将该方案应用到其他数量的扩展单元113和压缩单元114的技术方案中，这也落入本申请的保护范围之内。

在一种实施方式中，如图2和图3所示，在第一级逻辑单元版图区110中，压缩单元114的数量大于扩展单元113的数量，以使多个压缩单元114共用一个扩展单元113。在本申请的描述中，“多个”的含义是两个或两个以上。

其中，在第一级逻辑单元版图区110中，扩展单元113可以位于多个压缩单元114之间。示例性地，位于扩展单元113两侧的压缩单元114的数量可以相等。例如，如图2和图3所示，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5。压缩单元114的数量为4，扩展单元113的数量为1。扩展单元113位于4个压缩单元114之间。其中，4个压缩单元114中的其中两个位于扩展单元113在第二方向L2上的一侧，4个压缩单元114中的另外两个位于扩展单元113在第二方向L2上的另一侧。这样，4个压缩单元114可以共用1个扩展单元113，从而共享一个消息过程。

当然，本申请不限于此，例如，还可以是8个压缩单元114共用1个扩展单元113或16个压缩单元114共用一个扩展单元113等，本申请对共用扩展单元113的压缩单元114数量不作限定。

在一种实施方式中，如图2和图3所示，在第二级逻辑单元版图区120中，压缩单元114的数量等于扩展单元113的数量。

例如，在图2和图3的示例中，第二级逻辑单元版图区120中压缩单元114的数量和扩展单元113的数量均为4个。具体地，在图3中，第二级逻辑单元版图区120在第二方向L2上分别为压缩单元114、扩展单元113、压缩单元114、扩展单元113、扩展单元113、压缩单元114、扩展单元113和压缩单元114。时钟信号单元130的第一部分穿设于第一级逻辑单元版图区110中的扩展单元113；时钟信号单元130的第二部分穿设于第二级逻辑单元版图区120中自上而下的第二个扩展单元113和第三个扩展单元113之间。第一级逻辑单元版图区110中的扩展单元113与第二级逻辑单元版图区120中自上而下的第三个压缩单元114在第一方向L1上对应。

第二级逻辑单元版图区120中相邻压缩单元114和扩展单元113的位置可以互换。例如，在图2中，第二级逻辑单元版图区120在第二方向L2上依次为扩展单元113、压缩单元114、压缩单元114、扩展单元113、扩展单元113、压缩单元114、压缩单元114和扩展单元113。第一级逻辑单元版图区110中的扩展单元113的上边缘与自上而下的第二个扩展单元113对应；第一级逻辑单元版图区110中的扩展单元113的下边缘与自上而下的第三个扩展单元113对应。

本实施例中，通过使压缩单元114的数量等于扩展单元113的数量，第二级逻辑单元版图区120中的扩展单元113可以与压缩单元114一一对应，从而使压缩单元114可以对对应的扩展单元113生成的消息表执行压缩操作。

在一种实施方式中，如图3所示，第一级逻辑单元版图区110在第二方向L2上的两侧边缘分别为第一边缘111和第二边缘112，第二级逻辑单元版图区120在第二方向L2上的两侧边缘分别为第三边缘121和第四边缘122，第三边缘121与第一边缘111同侧设置。其中，第一边缘111与第三边缘121在第一方向L1上共线，或者，第二边缘112与第四边缘122在第一方向L1上共线。

示例性地，结合图3，第二边缘112与第四边缘122在第一方向L1上共线，第一边缘111与第三边缘121在第一方向L1上不共线。其中，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为L形。当扩展单元113和压缩单元114在第二方向L2上的尺寸均为a时，由于第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5，第二级逻辑单元版图区120中扩展单元113的总数量为8。因此第一级逻辑单元版图区110第二方向L2上的尺寸为5a，第二级逻辑单元版图区120第二方向L2上的尺寸为8a，第一边缘111与第三边缘121在第二方向L2上的距离为3a。

本实施例中，通过使第一边缘111与第三边缘121在第一方向L1上共线，或者第二边缘112与第四边缘122在第一方向L1上共线，第一级逻辑单元版图区110中扩展单元113和压缩单元114同样较为紧凑，符合数据流的方向，同样可以提升芯片的有效利用率，改善性能。

在一种实施方式中，如图2和图3所示，第一边缘111与第三边缘121在第一方向L1上的尺寸差值符合第一预设范围，第二边缘112与第四边缘122在第一方向L1上的尺寸差值符合第二预设范围，从而可以满足芯片版图结构100的布置需求，使第一级逻辑单元版图区110以及第二级逻辑单元版图区120在第一方向L1上的占用空间更合理。

示例性地，在第一级逻辑单元版图区110和第二级逻辑单元版图区120为矩形的情况下，第一边缘111在第一方向L1上的尺寸等于第二边缘112在第一方向L1上的尺寸，第三边缘121在第一方向L1上的尺寸等于第四边缘122在第一方向L1上的尺寸。第一边缘111在第一方向L1上的尺寸即为第一级逻辑单元版图区110在第一方向L1上的尺寸，且第三边缘121在第一方向L1上的尺寸即为第二级逻辑单元版图区120在第一方向L1上的尺寸。

示例性地，第一预设范围可以等于第二预设范围。例如，第一预设范围和第二预设范围可以为-b～b(包括端点值)，其中，b为正数。在第一边缘111与第三边缘121在第一方向L1上的尺寸差值大于等于-b且小于0的情况下，第一边缘111在第一方向L1上的尺寸小于第三边缘121在第一方向L1上的尺寸；在第一边缘111与第三边缘121在第一方向L1上的尺寸差值为0的情况下，第一边缘111在第一方向L1上的尺寸等于第三边缘121在第一方向L1上的尺寸；在第一边缘111与第三边缘121在第一方向L1上的尺寸差值大于0且小于等于b的情况下，第一边缘111在第一方向L1上的尺寸大于第三边缘121在第一方向L1上的尺寸。第二边缘112和第四边缘122在第一方向L1上的尺寸差值与第一边缘111和第三边缘121在第一方向L1上的尺寸差值相类似，故在此不再赘述。

在一种实施方式中，在第二方向L2上，第一边缘111与第二边缘112之间的距离可以小于第三边缘121与第四边缘122之间的距离。示例性地，在第一级逻辑单元版图区110和第二级逻辑单元版图区120为矩形的情况下，第一边缘111与第二边缘112之间的距离即为第一级逻辑单元版图区110在第二方向L2上的尺寸；第三边缘121与第四边缘122之间的距离即为第二级逻辑单元版图区120在第二方向L2上的尺寸。

由此，通过使第一边缘111与第二边缘112之间的距离小于第三边缘121与第四边缘122之间的距离，第一级逻辑单元版图区110在第二方向L2上的尺寸更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

图4示出根据本申请一实施例的排布版图区200的示意图；图5示出根据本申请另一实施例的排布版图区200的示意图，图6示出根据本申请又一实施例的排布版图区的示意图。如图4、图5和图6所示，根据本申请的排布版图区200，由多个上述任一实施方式的芯片版图结构100拼接而成，多个芯片版图结构100沿第二方向排布。

示例性地，如图4、图5和图6所示，相邻两个芯片版图结构100中的第一逻辑单元版图区和第二逻辑单元版图区的排布方向相反。各芯片版图结构100中的第一边缘111与第三边缘121在第一方向L1上的尺寸可以相等，且第二边缘112与第四边缘122在第一方向L1上的尺寸可以相等。为了方便描述，将排布版图区200中的多个芯片版图结构100分别称为第一芯片版图结构100、第二芯片版图结构100……第N芯片版图结构100。其中，第一芯片版图结构100中的第一级逻辑单元版图区110的第二边缘112可以与第二芯片版图结构100中的第二级逻辑单元版图区120的第三边缘121接触；且第一芯片版图结构100中的第二级逻辑单元版图区120的第四边缘122可以与第二芯片版图结构100中的第一级逻辑单元版图区110的第一边缘111接触。第二芯片版图结构100中的第一级逻辑单元版图区110的第二边缘121可以与第三芯片版图结构100中的第二级逻辑单元版图区120的第三边缘112接触；且第二芯片版图结构100中的第二级逻辑单元版图区120的第四边缘122可以与第三芯片版图结构100中的第一级逻辑单元版图区110的第一边缘111接触，以此类推，实现多个芯片版图结构100在第二方向L2上的拼接。

根据本申请实施例的排布版图区200，通过采用上述的多个上述的芯片版图结构100拼接而成，第一级逻辑单元版图区110和第二级逻辑单元版图区120中在第二方向L2上尺寸较小的版图区结构更加紧凑，从而可以节省芯片版图结构100的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

具体的，本申请提供一种芯片版图结构100，包括第一级逻辑单元版图区110和第二级逻辑单元版图区120。第二级逻辑单元版图区120位于第一级逻辑单元版图区110在第一方向L1上的一侧；第二级逻辑单元版图区120在第二方向L2上的尺寸与第一级逻辑单元版图区110在第二方向L2上的尺寸不相等，其中，第二方向L2垂直于第一方向L1。其中可选的，第一方向为第一级逻辑单元版图区和第二级逻辑单元版图区的长度方向，第二方向为第一级逻辑单元版图区和第二级逻辑单元版图区的宽度方向。可选的，第一方向为横向，第二方向为纵向。

示例性地，第一级逻辑单元版图区110在第二方向L2上的尺寸可以小于第二级逻辑单元版图区120在第二方向L2上的尺寸。例如，在图2的示例中，第一方向L1为左右方向，第二方向L2为上下方向。第一级逻辑单元版图区110位于第二级逻辑单元版图区120的左侧。第一级逻辑单元版图区110的右边缘与第二级逻辑单元版图区120的左边缘接触，且第一级逻辑单元版图区110的右边缘的尺寸小于第二级逻辑单元版图区120的左边缘的尺寸。其中，第一级逻辑单元版图区110的上边缘位于第二级逻辑单元版图区120的上边缘和下边缘之间；第一级逻辑单元版图区110的下边缘位于第二级逻辑单元版图区120的上边缘和下边缘之间。第一级逻辑单元版图区110和第二级逻辑单元版图区120均为矩形。第一级逻辑单元版图区110在第二方向L2上的尺寸为第一级逻辑单元版图区110的左边缘和右边缘的尺寸，也即第一级逻辑单元版图区110的上边缘和下边缘之间的距离。第二级逻辑单元版图区120在第二方向L2上的尺寸为第二级逻辑单元版图区120的左边缘和右边缘的尺寸，也即第二级逻辑单元版图区120的上边缘和下边缘之间的距离。

上述实施例中，通过使第二级逻辑单元版图区120在第二方向L2上的尺寸与第一级逻辑单元版图区110在第二方向L2上的尺寸不相等，第一级逻辑单元版图区110和第二级逻辑单元版图区120中在第二方向L2上尺寸较小的版图区更加紧凑，从而可以节省芯片版图结构100的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

可选地，多个芯片版图结构100在第二方向L2上排布构成排布版图区200。其中，排布版图区200中相邻的芯片版图结构100可以接触，也可以间隔设置。

上述方案中，排布版图区200可以由芯片版图结构100排布构成，第一级逻辑单元版图区110和第二级逻辑单元版图区120中在第二方向L2上尺寸较小的版图区结构更加紧凑，从而可以进一步节省排布版图区200的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

可选地，相邻的两个芯片版图结构100在第二方向L2上贴靠设置。其中，“贴靠”可以理解为接触。例如，每个芯片版图结构100与第二方向L2垂直的侧边可以和相邻的芯片版图结构100与第二方向L2垂直的侧边接触。

上述实施例中，相邻的两个芯片版图结构100在第二方向L2上无间隙，可以进一步减小排布版图区200在第二方向L2上的占用空间，使排布版图区200的结构更加紧凑。

可选地，相邻的两个芯片版图结构100的第一级逻辑单元版图区110和第二级逻辑单元版图区120在第一方向L1上排布顺序相反。例如，在图4的示例中，第一方向L1为左右方向，第二方向L2为上下方向。为了方便描述，将多个芯片版图结构100自上而下依次称为第一芯片版图结构100、第二芯片版图结构100……第N芯片版图结构100。其中，第一芯片版图结构100的第一级逻辑单元版图区110位于第二级逻辑单元版图区120的左侧；第二芯片版图结构100的第一级逻辑单元版图区110位于第二级逻辑单元版图区120的右侧；第三芯片版图结构100的第一级逻辑单元版图区110位于第二级逻辑单元版图区120的左侧……依次类推。每个芯片版图结构100的第一级逻辑单元版图区110与相邻的芯片版图的结构的第二级逻辑单元版图区120在第二方向L2上相对设置，每个芯片版图结构100的第二级逻辑单元版图区120与相邻的芯片版图结构100的第一级逻辑单元版图区110在第二方向L2上相对设置。

本实施例中，通过使相邻的两个芯片版图结构100的第一级逻辑单元版图区110和第二级逻辑单元版图区120在第一方向L1上排布顺序相反，方便相邻两个芯片版图结构100在第二方向L2上的拼接，合理利用空间。

可选地，排布版图区200与第一方向L1垂直的两侧边(例如，图4和图5中的左侧边和右侧边)至少有一侧边为直线。也就是说，可以是排布版图区200与第一方向L1垂直的两侧边均为直线；或者，排布版图区200与第一方向L1垂直的两侧边中的其中一侧边为直线。这样，排布版图区200的外形更加整齐美观，且有利于芯片中其他结构的空间布局。

可选地，排布版图区200与第二方向L2垂直的两侧边(例如，图4和图5中的上侧边和下侧边)至少有一侧边为非直线。也就是说，排布版图区200与第二方向L2垂直的两侧边均为非直线；或者，排布版图区200与第二方向L2垂直的两侧边中的其中一侧边为非直线。由此，同样可以提升排布版图区200的外形美观性，有利于芯片中其他结构的空间布局。

可选地，如图4所示，排布版图区200与第二方向L2垂直的两侧边至少有一侧边具有凹槽区。也就是说，可以是排布版图区200与第二方向L2垂直的两侧边均具有凹槽区；或者，排布版图区200与第二方向L2垂直的两侧边中的其中一侧边具有凹槽区。凹槽区为第一级逻辑单元版图区110和第二级逻辑单元版图区120因为尺寸差形成的阶梯，因为多个芯片版图结构100在第二方向L2排布，相邻的芯片版图结构100的阶梯形成互补，所述只有排布版图区200在第二方向L2两端的芯片版图结构100才能具有凹槽区。

本实施例中，凹槽区的设置可以减小排布版图区200在第二方向L2上的尺寸，减小排布版图区200的占用空间，实现芯片的边角优化，从而使芯片的边角处可以预留出切角区，以符合设计检查规则。另外，凹槽区还可以用于容纳外围电路，如温度检测电路、电压检测电路、工艺检测电路、静电阻抗器等。

可选地，在第二方向上，尺寸较小的逻辑单元版图区与第二方向L2平行的两侧边(例如，图2和图3中的左右侧边)对应不超过尺寸较大的逻辑单元版图区的两侧边。例如，在图2和图3的示例中，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸。第一级逻辑单元版图区110的上侧边不超过第二级逻辑单元版图区120的上侧边，第一级逻辑单元版图区110的下侧边不超过第二级逻辑单元版图区120的下侧边。

可选地，第一级逻辑单元版图区110与第二方向L2垂直的两侧边对应与第二级逻辑单元版图区120的两侧边均不共线，或，其中一侧边共线。例如，在图2的示例中，第一级逻辑单元版图区110的上侧边与第二级逻辑单元版图区120的上侧边不共线，且第一级逻辑单元版图区110的下侧边与第二级逻辑单元版图区120的下侧边不共线。在图3的示例中，第一级逻辑单元版图区110的上侧边与第二级逻辑单元版图区120的上侧边不共线，第一级逻辑单元版图区110的下侧边与第二级逻辑单元版图区120的下侧边共线。

可选地，如图2所示，在第一方向L1上，第一级逻辑单元版图区110的中心线与第二级逻辑单元版图区120的中心线共线。例如，在图2中，第一级逻辑单元版图区110的中心线与第二级逻辑单元版图区120的中心线均水平延伸。

上述实施例中，第一级逻辑单元版图区110和第二级逻辑单元版图区120接口处的逻辑位置更贴近。另外，使时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

可选地，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸。

上述实施例中，通过使第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110在第二方向L2上更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

可选地，第一级逻辑单元版图区110和第二级逻辑单元版图区120均为矩形。

上述实施例中，第一级逻辑单元版图区110和第二级逻辑单元版图区120的结构简单，方便布局。

可选地，第一级逻辑单元版图区110的矩形与第二方向L2垂直的两侧边(即上侧边和下侧边)的长度可以大于与第一方向L1垂直的两侧边(即左侧边和右侧边)的长度。这样，第一级逻辑单元版图区110在第一方向L1上的尺寸可以大于第一级逻辑单元版图区110在第二方向L2上的尺寸，使排布版图区200在第二方向L2上可以容纳更多数量的芯片版图结构100。

可选地，第二级逻辑单元版图区120的矩形与第二方向L2垂直的两侧边(即上侧边和下侧边)的长度大于与第一方向L1垂直的两侧边的长度(即左侧边和右侧边)。同样地，第二级逻辑单元版图区120在第一方向L1上的尺寸可以大于第二级逻辑单元版图区120在第二方向L2上的尺寸，使排布版图区200在第二方向L2上可以容纳更多数量的芯片版图结构100。

可选地，第一级逻辑单元版图区110的矩形与第二方向L2垂直的两侧边的长度等于第二级逻辑单元版图区120的矩形与第二方向L2垂直的两侧边的长度。例如，在图2和图3的示例中，第一级逻辑单元版图区110的上侧边的长度、第一级逻辑单元版图区110的下侧边的长度、第二级逻辑单元版图区120的上侧边的长度和第二级逻辑单元版图区120的下侧边的长度均相等。

上述实施例中，第一级逻辑单元版图区110和第二级逻辑单元版图区120的结构简单，方便布局。

可选地，第一级逻辑单元版图区110的矩形与第一方向L1垂直的两侧边的长度小于第二级逻辑单元版图区120的矩形与第一方向L1垂直的两侧边的长度。

上述实施例中，第一级逻辑单元版图区110在第二方向L2上更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

可选地，第一级逻辑单元版图区110的矩形在第一方向L1上的中线与第二级逻辑单元版图区120的矩形在第一方向L2上的中线共线。例如，在图2中，第一级逻辑单元版图区110的矩形在第一方向L1上的中线与第二级逻辑单元版图区120的矩形在第二方向L2上的中线均水平延伸。

上述实施例中，第一级逻辑单元版图区110和第二级逻辑单元版图区120接口处的逻辑位置更贴近。另外，使时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

可选地，第一级逻辑单元版图区110的矩形与第二方向L2垂直的其中一侧边与第二级逻辑单元版图区120的矩形与第二方向L2垂直的其中一侧边共线。例如，在图3中，第一级逻辑单元版图区110的矩形的下侧边和第二级逻辑单元版图区120的矩形的下侧边共线。如此设置，芯片版图结构100更加简单，便于其在第二方向L2上的排布。

可选地，第一级逻辑单元版图区110与第二方向L2垂直的两侧边分别为第一边缘111和第二边缘112，第二级逻辑单元版图区120与第二方向L2垂直的两侧边分别为第三边缘121和第四边缘122，第三边缘121与第一边缘111同侧设置。其中，第一边缘111与第三边缘121在第一方向L1上不共线，和/或，第二边缘112与第四边缘122在第一方向L1上不共线。也就是说，可以是第一边缘111与第三边缘121在第一方向L1上不共线，且第二边缘112与第四边缘122在第一方向L1上不共线；或者，第一边缘111与第三边缘121在第一方向L1上不共线，第二边缘112与第四边缘122在第一方向L1上共线；当然，还可以是第二边缘112与第四边缘122在第一方向L1上不共线，第一边缘111与第三边缘121在第一方向L1上共线。

在一个示例中，如图2所示，第一边缘111与第三边缘121在第一方向L1上不共线，且第二边缘112与第四边缘122在第一方向L1上不共线。具体地，第一边缘111位于第三边缘121的下方，且第二边缘112位于第四边缘122的上方。第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为T形。

图3示出根据本申请另一实施例的芯片版图结构100的示意图。在另一个示例中，如图3所示，第一边缘111与第三边缘121在第一方向L1上不共线，第二边缘112与第四边缘122在第一方向L1上共线。其中，第一边缘111位于第三边缘121的下方。第一级逻辑单元版图区110在第二方向L2上的尺寸同样小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为L形。

可选地，第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离。

需要说明的是，“第一边缘111与第三边缘121之间的距离”指的是第一边缘111与第三边缘121在第二方向L2上的距离；同样地，“第二边缘112与第四边缘122之间的距离”指的是第二边缘112与第四边缘122在第二方向L2上的距离。

上述实施例中，通过使第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离，芯片版图结构100可以形成为轴对称图形，使第一级逻辑单元版图区110和第二级逻辑单元版图区120接口处的逻辑位置更贴近。另外，在第一边缘111与第三边缘121之间的距离等于第二边缘112与第四边缘122之间的距离的情况下，时钟信号单元130在第一级逻辑单元版图区110中的第一部分和时钟信号单元130在第二级逻辑单元版图区120中的第二部分的轴线可以共线，即第一部分和第二部分可以相平齐，从而使时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

可选地，第一边缘111与第三边缘121在第一方向L1上共线，或者，第二边缘112与第四边缘122在第一方向L1上共线。示例性地，结合图3，第二边缘112与第四边缘122在第一方向L1上共线，第一边缘111与第三边缘121在第一方向L1上不共线。其中，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，芯片版图结构100整体为L形。当扩展单元113和压缩单元114在第二方向L2上的尺寸均为a时，由于第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5，第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量为8。因此第一级逻辑单元版图区110第二方向L2上的尺寸为5a，第二级逻辑单元版图区120第二方向L2上的尺寸为8a，第一边缘111与第三边缘121在第二方向L2上的距离为3a。

上述实施例中，通过使第一边缘111与第三边缘121在第一方向L1上共线，或者第二边缘112与第四边缘122在第一方向L1上共线，第一级逻辑单元版图区110中扩展单元113和压缩单元114同样较为紧凑，符合数据流的方向，同样可以提升芯片的有效利用率，改善性能。

可选地，第一级逻辑单元版图区110和第二级逻辑单元版图区120均包括至少两个不同功能的数据处理单元。这样，第一级逻辑单元版图区110和第二级逻辑单元版图区120可以对任务进行逻辑运算，使芯片版图结构100具有运算功能。

可选地，数据处理单元包括扩展单元113和压缩单元114。其中，扩展单元113用于对消息执行扩展操作以生成消息表；压缩单元114与扩展单元113电连接，用于对消息表执行压缩操作。

可选地，如图3所示，以第一级逻辑单元版图区110与第二级逻辑单元版图区120之间的交接线为中心轴，第一级逻辑单元版图区110的数据处理单元和第二级逻辑单元版图区120的数据处理单元为非对称设置。

可选地，第一级逻辑单元版图区110的数据处理单元数量与第二级逻辑单元版图区120的数据处理单元数量不相等。进一步地，第一级逻辑单元版图区110的数据处理单元数量小于第二级逻辑单元版图区120的数据处理单元数量。例如，在图2和图3的示例中，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5，第一级逻辑单元版图区110中的各扩展单元113和各压缩单元114在第二方向L2上排布。第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量为8，第二级逻辑单元版图区120中的各扩展单元113和各压缩单元114在第二方向L2上排布。

上述实施例中，由于第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量小于第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量，第一级逻辑单元版图区110在第二方向L2上的尺寸小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110中扩展单元113和压缩单元114可以更加紧凑，更符合数据流的方向，可以进一步提升芯片的有效利用率，改善性能。

可选地，在第一级逻辑单元版图区110中，压缩单元114的数量大于扩展单元113的数量。在连续的两次SHA运算的应用中，第一级逻辑单元版图区110在进行第一级逻辑运算时，即第一级SHA-256运算，仅进行一个第一级扩展运算，多个第一级压缩运算共用第一级扩展运算的数据，所以第一级逻辑单元版图区110可以包括一个扩展单元和多个压缩单元。

其中，在第一级逻辑单元版图区110中，扩展单元113可以位于多个压缩单元114之间。示例性地，位于扩展单元113两侧的压缩单元114的数量可以相等。例如，如图2和图3所示，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量为5。压缩单元114的数量为4，扩展单元113的数量为1。扩展单元113位于4个压缩单元114之间。其中，4个压缩单元114中的其中两个位于扩展单元113在第二方向L2上的一侧，4个压缩单元114中的另外两个位于扩展单元113在第二方向L2上的另一侧。这样，4个压缩单元114可以共用1个扩展单元113，从而共享一个消息过程。

当然，本申请不限于此，例如，还可以是8个压缩单元114共用1个扩展单元113或16个压缩单元114共用一个扩展单元113等，本申请对共用扩展单元113的压缩单元114数量不作限定。

可选地，在第一级逻辑单元版图区110中，扩展单元113和压缩单元114在第二方向L2上顺次排布。扩展单元113和压缩单元114均包括多个运算级，比如64级，多个运算级沿第一方向L1以流水线结构布置。扩展单元113和压缩单元114整体是沿第二方向L2排布设置。

可选地，在第一级逻辑单元版图区110中，多个压缩单元114共用一个扩展单元113。这样，多个压缩单元114可以共享一个消息过程。

可选地，在第一级逻辑单元版图区110中，压缩单元114的数量为偶数。例如，压缩单元114的数量可以为4个，数量过多将导致扩展单元113至远侧的压缩单元114的布线更长，消息传递延迟也将更长；扩展单元113的数量可以为1个。

可选地，在第一级逻辑单元版图区110中，在第二方向L2上扩展单元113两侧的压缩单元114的数量相等。例如，在第一级逻辑单元版图区110中压缩单元114的数量为4个的情况下，扩展单元113两侧的压缩单元114的数量均为两个。这样，扩展单元113两侧的压缩单元114可以共用扩展单元113，从而使扩展单元113两侧的压缩单元114可以共享一个消息过程。并且有利于扩展单元113至两侧的压缩单元114的布线，使得布线两侧对称，更有利于消息传递，优化扩展单元113至远侧的压缩单元114的消息传递延迟。

可选地，在第一方向L1上，扩展单元113的中心线与第一级逻辑单元版图区110的中心线共线。

上述实施例中，第一级逻辑单元版图区110和第二级逻辑单元版图区120接口处的逻辑位置更贴近。另外，使时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

可选地，在第二级逻辑单元版图区120中，压缩单元114的数量等于扩展单元113的数量。在连续的两次SHA运算的应用中，第二级逻辑单元版图区120在进行第二级逻辑运算时，即第二级SHA-256运算，需要利用第一级SHA-256运算输出的多个运算结果，需要进行同样数量的第二级扩展运算和第二级压缩运算，所以第二级逻辑单元版图区120包括多个扩展单元113和多个压缩单元114。

可选地，在第二级逻辑单元版图区120中，扩展单元113和压缩单元114在第二方向L2上顺次排布。扩展单元113和压缩单元114均包括多个运算级，比如64级，多个运算级沿第一方向L1以流水线结构布置。扩展单元113和压缩单元114整体是沿第二方向L2排布设置。

可选地，在第二级逻辑单元版图区120中，单个扩展单元113和单个压缩单元114构成扩展压缩单元，扩展压缩单元第二方向L2上顺次排布。

上述实施例中，在第二级逻辑单元版图区120中，压缩单元114可以与扩展单元113一一对应，从而使压缩单元114对扩展单元113生成的消息表执行压缩操作，单个扩展压缩单元输出SHA-256运算结果。

可选地，在第二级逻辑单元版图区120中，相邻两个扩展压缩单元的扩展单元113和压缩单元114在第二方向L2上排布顺序相反。例如，在图2中，扩展压缩单元的数量为偶数，且扩展压缩单元的数量为4个。第二级逻辑单元版图区120在第一方向L1上的中线两侧均为扩展单元113。沿从上到下的方向，第一个扩展压缩单元的扩展单元113位于压缩单元114上侧，第二个扩展压缩单元的扩展单元113位于压缩单元114下侧，第三个扩展压缩单元的扩展单元113位于压缩单元114上侧，第四个扩展压缩单元的扩展单元113位于压缩单元114下侧。在第二级逻辑单元版图区120中的扩展单元113和压缩单元114都需要对应接收第一级逻辑单元版图区110中的压缩单元114的数据，但是第二级逻辑单元版图区120中的扩展单元113相对压缩单元114时序较为宽松，所以需要第二级逻辑单元版图区120中的压缩单元与第一级逻辑单元版图区110中的压缩单元尽可能的离得近。排布顺序的设置是为了在第二级逻辑单元版图区120中上下两侧的两个压缩单元114贴靠设置，如此使得第二级逻辑单元版图区120中的压缩单元114与第一级逻辑单元版图区110中的压缩单元114尽可能的贴靠设置，使得前后的压缩单元114逻辑连接更为方便。

可选地，第一级逻辑单元版图区110中扩展单元113和压缩单元114的总数量小于第二级逻辑单元版图区120中扩展单元113和压缩单元114的总数量。

上述实施例中，第一级逻辑单元版图区110在第二方向L2上的尺寸可以小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110在第二方向L2上更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

可选地，第二级逻辑单元版图区120中单个扩展单元113和单个压缩单元114构成扩展压缩单元，扩展压缩单元第二方向L2上顺次排布；第一级逻辑单元版图区110中扩展单元113设置有单个，在第二方向L2上压缩单元114设置于扩展单元113的两侧。

可选地，第一级逻辑单元版图区110中压缩单元114的数量与第二级逻辑单元版图区120中扩展压缩单元的数量相同且为偶数。例如，在图2和图3中，第一级逻辑单元版图区110中压缩单元114的数量与第二级逻辑单元版图区120中扩展压缩单元的数量均为4个。偶数的设置是为了在第一级逻辑单元版图区110中，有利于扩展单元113至两侧的压缩单元114的布线，使得布线两侧对称，更有利于消息传递，优化扩展单元113至远侧的压缩单元114的消息传递延迟。

可选地，第一级逻辑单元版图区110中的压缩单元114对应与第二级逻辑单元版图区120中的压缩单元114贴靠设置。

上述实施例中，在第二级逻辑单元版图区120中的扩展单元113和压缩单元114都需要对应与第一级逻辑单元版图区110中的压缩单元114电连接，但是第二级逻辑单元版图区120中的扩展单元113相对压缩单元114时序较为宽松，所以需要第二级逻辑单元版图区120中的压缩单元与第一级逻辑单元版图区110中的压缩单元尽可能的离得近。通过使第一级逻辑单元版图区110中的压缩单元114对应与第二级逻辑单元版图区120中的压缩单元114贴靠设置，有利于第一级逻辑单元版图区110中的压缩单元114与第二级逻辑单元版图区120中的压缩单元114的逻辑连接，对时序友好，且可以缩短第一级逻辑单元版图区110中的压缩单元114与第二级逻辑单元版图区120中的压缩单元114的金属连线。

可选地，在第一方向L1上，第一级逻辑单元版图区110中扩展单元113的中心线与第二级逻辑单元版图区120的中心线共线。这样，时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

可选地，第一级逻辑单元版图区110中最外侧的压缩单元114与第二方向L2垂直的其中一侧边与第二级逻辑单元版图区120中最外侧的扩展压缩单元与第二方向L2垂直的其中一侧边共线。例如，在图3的示例中，第一级逻辑单元版图区110中最下侧的压缩单元114的下侧边与第二级逻辑单元版图区120中最下侧的扩展压缩单元的下侧边共线。这样，芯片版图结构100更加简单，方便布局。

可选地，第一级逻辑单元版图区110和第二级逻辑单元版图区120用于执行哈希运算。进一步地，哈希运算可以为SHA-256运算。此时运算核具有128个运算级。第一级逻辑单元版图区110可以具有64个运算级，扩展单元和压缩单元均具有64个运算级且沿第一方向L1以流水线结构布置，并且被配置为用于执行一次哈希算法。第二级逻辑单元版图区120可以具有64个运算级，扩展单元和压缩单元均具有64个运算级且沿第一方向L1以流水线结构布置，并且被配置为用于执行一次哈希算法。其中，第一级逻辑单元版图区110用于执行第一级SHA-256运算，第二级逻辑单元版图区120用于执行第二级SHA-256运算。

在连续的两次SHA运算的应用中，第一级逻辑单元版图区110在进行第一级逻辑运算时，即第一级SHA-256运算，仅进行一个第一级扩展运算，多个第一级压缩运算共用第一级扩展运算的数据，所以第一级逻辑单元版图区110可以包括一个扩展单元和多个压缩单元；第二级逻辑单元版图区120在进行第二级逻辑运算时，即第二级SHA-256运算，需要利用第一级SHA-256运算输出的多个运算结果，需要进行同样数量的第二级扩展运算和第二级压缩运算，所以第二级逻辑单元版图区120包括多个扩展单元和多个压缩单元。

可选地，第一级SHA-256运算包括多个第一级压缩运算和单个第一级扩展运算，多个第一级压缩运算共用第一级扩展运算的数据。例如，在图2和图3中，第一级SHA-256运算包括4个第一级压缩运算和单个第一级扩展运算，4个第一级压缩运算共用第一级扩展运算的数据。

本实施例中，多个第一级压缩运算可以共用第一级扩展运算的数据，从而可以简化数据处理过程。

可选地，第二级SHA-256运算包括多个第二级压缩运算和对应的多个第二级扩展运算。例如，在图3中，在第二级SHA-256运算中，第二级压缩运算为4个，第二级扩展运算为与第二级压缩运算一一对应的4个。

可选地，第一级SHA-256运算的运算总数量小于第二级SHA-256运算的运算总数量。

上述实施例中，第一级逻辑单元版图区110在第二方向L2上的尺寸可以小于第二级逻辑单元版图区120在第二方向L2上的尺寸，第一级逻辑单元版图区110在第二方向L2上更加紧凑，从而可以节省第一级逻辑单元版图区110在第二方向L2上的占用空间，使芯片能够布置更多数量的芯片版图结构100，且如此设置的芯片版图结构100更符合数据流的方向，有利于提升芯片的有效利用率，改善性能。

可选地，第一级逻辑单元版图区110和第二级逻辑单元版图区120在第一方向L1上构成非矩形版图区。示例性地，在图3中，第一级逻辑单元版图区110和第二级逻辑单元版图区120在第一方向L1上构成L型版图区。在图2中，第一级逻辑单元版图区110和第二级逻辑单元版图区120在第一方向L1上构成T型版图区。

上述实施例中，有利于芯片版图结构100在第二方向L2上的拼接，使拼接而成的排布版图区200的结构更加紧凑，节省芯片的整体占用空间，提升芯片的有效利用率，进而改善芯片的性能。

可选地，芯片版图结构100还包括时钟信号单元130，时钟信号单元130在第一级逻辑单元版图区110和第二级逻辑单元版图区120中进行时钟信号传输。

可选地，时钟信号单元130包括在第一级逻辑单元版图区110中的第一部分和在第二级逻辑单元版图区120中的第二部分，第一部分和第二部分电连接。

上述实施例中，通过使时钟信号单元130包括电连接的第一部分和第二部分，使时钟信号单元130可以在第一级逻辑单元版图区110和第二级逻辑单元版图区120中进行时钟信号传输，使时钟信号的传输更加可靠。

可选地，在第一方向L1上，第一部分的中心线与第一级逻辑单元版图区110的中心线共线，第二部分的中心线与第二级逻辑单元版图区120的中心线共线。

可选地，在第一方向L1上，第一部分的中心线和第二部分的中心线共线。

上述实施例中，时钟信号单元130的摆放更加顺畅，整个时钟信号单元130的均可以沿第一方向L1延伸，无需改变方向。

当然，本申请不限于此，可选地，在第一方向L1上，第一部分的中心线和第二部分的中心线可以非共线。可以理解的是，第一部分的中心线和第二部分的中心线可以根据实际需求具体确定，以更好地满足实际应用。根据本申请第二方面实施例的芯片，包括上述任一实施方式的芯片版图结构100。

根据本申请实施例的芯片，通过采用上述的芯片版图结构100，可以提升芯片的有效利用率，进而改善芯片的性能。

上述实施例的芯片版图结构和芯片的其他构成可以采用于本领域普通技术人员现在和未来知悉的各种技术方案，这里不再详细描述。

在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (70)

1.一种芯片版图结构，其特征在于，包括：

第一级逻辑单元版图区；

第二级逻辑单元版图区，位于所述第一级逻辑单元版图区在第一方向上的一侧；所述第二级逻辑单元版图区在第二方向上的尺寸与所述第一级逻辑单元版图区在所述第二方向上的尺寸不相等；其中，所述第一方向与所述第二方向同处于一平面且相互垂直。

2.根据权利要求1所述的芯片版图结构，其特征在于，多个所述芯片版图结构在所述第二方向上排布构成排布版图区。

3.根据权利要求2所述的芯片版图结构，其特征在于，相邻的两个所述芯片版图结构在所述第二方向上贴靠设置。

4.根据权利要求3所述的芯片版图结构，其特征在于，相邻的两个所述芯片版图结构的第一级逻辑单元版图区和第二级逻辑单元版图区在所述第一方向上排布顺序相反。

5.根据权利要求2所述的芯片版图结构，其特征在于，所述排布版图区与所述第一方向垂直的两侧边至少有一侧边为直线。

6.根据权利要求5所述的芯片版图结构，其特征在于，所述排布版图区与所述第一方向垂直的两侧边均为直线。

7.根据权利要求2所述的芯片版图结构，其特征在于，所述排布版图区与所述第二方向垂直的两侧边至少有一侧边为非直线。

8.根据权利要求7所述的芯片版图结构，其特征在于，所述排布版图区与所述第二方向垂直的两侧边均为非直线。

9.根据权利要求2所述的芯片版图结构，其特征在于，所述排布版图区与所述第二方向垂直的两侧边至少有一侧边具有凹槽区。

10.根据权利要求9所述的芯片版图结构，其特征在于，所述排布版图区与所述第二方向垂直的两侧边均具有凹槽区。

11.根据权利要求1所述的芯片版图结构，其特征在于，在所述第二方向上，尺寸较小的逻辑单元版图区与所述第二方向平行的两侧边，对应不超过尺寸较大的逻辑单元版图区与所述第二方向平行的两侧边。

12.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区与所述第二方向垂直的两侧边对应与所述第二级逻辑单元版图区与所述第二方向垂直的两侧边均不共线，或，其中一侧边共线。

13.根据权利要求1所述的芯片版图结构，其特征在于，在所述第一方向上，所述第一级逻辑单元版图区的中心线与所述第二级逻辑单元版图区的中心线共线。

14.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区在所述第一方向上的尺寸与所述第二级逻辑单元版图区在所述第一方向上的尺寸相等。

15.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区在所述第二方向上的尺寸小于所述第二级逻辑单元版图区在所述第二方向上的尺寸。

16.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区均为矩形。

17.根据权利要求16所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的矩形与所述第二方向垂直的两侧边的长度，大于与所述第一方向垂直的两侧边的长度。

18.根据权利要求16所述的芯片版图结构，其特征在于，所述第二级逻辑单元版图区的矩形与所述第二方向垂直的两侧边的长度，大于与所述第一方向垂直的两侧边的长度。

19.根据权利要求16所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的矩形与所述第二方向垂直的两侧边的长度，等于所述第二级逻辑单元版图区的矩形与所述第二方向垂直的两侧边的长度。

20.根据权利要求16所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的矩形与所述第一方向垂直的两侧边的长度，小于所述第二级逻辑单元版图区的矩形与所述第一方向垂直的两侧边的长度。

21.根据权利要求16所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的矩形在第一方向上的中线与所述第二级逻辑单元版图区的矩形在第一方向上的中线共线。

22.根据权利要求16所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的矩形与所述第二方向垂直的其中一侧边，与所述第二级逻辑单元版图区的矩形与所述第二方向垂直的其中一侧边共线。

23.根据权利要求12所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区与所述第二方向垂直的两侧边分别为第一边缘和第二边缘，所述第二级逻辑单元版图区与所述第二方向垂直的两侧边分别为第三边缘和第四边缘，所述第三边缘与所述第一边缘同侧设置。

24.根据权利要求23所述的芯片版图结构，其特征在于，所述第一边缘与所述第三边缘在所述第一方向上不共线，和/或，所述第二边缘与所述第四边缘在所述第一方向上不共线。

25.根据权利要求23所述的芯片版图结构，其特征在于，所述第一边缘与所述第三边缘之间的距离等于所述第二边缘与所述第四边缘之间的距离。

26.根据权利要求23所述的芯片版图结构，其特征在于，所述第一边缘与所述第三边缘在所述第一方向上共线，或者，所述第二边缘与所述第四边缘在所述第一方向上共线。

27.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区均包括至少两个不同功能的数据处理单元。

28.根据权利要求27所述的芯片版图结构，其特征在于，所述数据处理单元包括扩展单元和压缩单元。

29.根据权利要求28所述的芯片版图结构，其特征在于，所述扩展单元用于对消息执行扩展操作以生成消息表；所述压缩单元与所述扩展单元电连接，用于对所述消息表执行压缩操作。

30.根据权利要求27所述的芯片版图结构，其特征在于，以所述第一级逻辑单元版图区与所述第二级逻辑单元版图区之间的交接线为中心轴，所述第一级逻辑单元版图区的数据处理单元和所述第二级逻辑单元版图区的数据处理单元为非对称设置。

31.根据权利要求27所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的数据处理单元数量与所述第二级逻辑单元版图区的数据处理单元数量不相等。

32.根据权利要求31所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区的数据处理单元数量小于所述第二级逻辑单元版图区的数据处理单元数量。

33.根据权利要求28所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，所述压缩单元的数量大于所述扩展单元的数量。

34.根据权利要求33所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，所述扩展单元和所述压缩单元在所述第二方向上顺次排布。

35.根据权利要求33所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，多个所述压缩单元共用一个扩展单元。

36.根据权利要求33所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，所述压缩单元的数量为偶数。

37.根据权利要求33所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，所述扩展单元的数量为一个。

38.根据权利要求37所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，在所述第二方向上所述扩展单元两侧的所述压缩单元的数量相等。

39.根据权利要求38所述的芯片版图结构，其特征在于，在所述第一级逻辑单元版图区中，所述压缩单元的数量为4个。

40.根据权利要求37所述的芯片版图结构，其特征在于，在所述第一方向上，所述扩展单元的中心线与所述第一级逻辑单元版图区的中心线共线。

41.根据权利要求28所述的芯片版图结构，其特征在于，在所述第二级逻辑单元版图区中，所述压缩单元的数量等于所述扩展单元的数量。

42.根据权利要求41所述的芯片版图结构，其特征在于，在所述第二级逻辑单元版图区中，所述扩展单元和所述压缩单元在所述第二方向上顺次排布。

43.根据权利要求41所述的芯片版图结构，其特征在于，在所述第二级逻辑单元版图区中，单个扩展单元和单个压缩单元构成扩展压缩单元，所述扩展压缩单元所述第二方向上顺次排布。

44.根据权利要求43所述的芯片版图结构，其特征在于，在所述第二级逻辑单元版图区中，相邻两个所述扩展压缩单元的扩展单元和压缩单元在第二方向上排布顺序相反。

45.根据权利要求43所述的芯片版图结构，其特征在于，所述扩展压缩单元的数量为偶数。

46.根据权利要求43所述的芯片版图结构，其特征在于，所述第二级逻辑单元版图区在所述第一方向上的中线两侧均为扩展单元。

47.根据权利要求45所述的芯片版图结构，其特征在于，所述扩展压缩单元的数量为4个。

48.根据权利要求28所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区中扩展单元和压缩单元的总数量小于所述第二级逻辑单元版图区中扩展单元和压缩单元的总数量。

49.根据权利要求48所述的芯片版图结构，其特征在于，所述第二级逻辑单元版图区中单个扩展单元和单个压缩单元构成扩展压缩单元，所述扩展压缩单元所述第二方向上顺次排布；所述第一级逻辑单元版图区中扩展单元设置有单个，在所述第二方向上所述压缩单元设置于所述扩展单元的两侧。

50.根据权利要求49所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区中压缩单元的数量与所述第二级逻辑单元版图区中扩展压缩单元的数量相同且为偶数。

51.根据权利要求49所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区中的压缩单元对应与所述第二级逻辑单元版图区中的压缩单元贴靠设置。

52.根据权利要求49所述的芯片版图结构，其特征在于，在所述第一方向上，所述第一级逻辑单元版图区中扩展单元的中心线与所述第二级逻辑单元版图区的中心线共线。

53.根据权利要求49所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区中最外侧的压缩单元与第二方向垂直的其中一侧边与所述第二级逻辑单元版图区中最外侧的扩展压缩单元与第二方向垂直的其中一侧边共线。

54.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区用于执行哈希运算。

55.根据权利要求54所述的芯片版图结构，其特征在于，所述哈希运算为SHA-256运算。

56.根据权利要求55所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区用于执行第一级SHA-256运算，所述第二级逻辑单元版图区用于执行第二级SHA-256运算。

57.根据权利要求56所述的芯片版图结构，其特征在于，所述第一级SHA-256运算包括多个第一级压缩运算和单个第一级扩展运算，多个所述第一级压缩运算共用所述第一级扩展运算的数据。

58.根据权利要求56所述的芯片版图结构，其特征在于，所述第二级SHA-256运算包括多个第二级压缩运算和对应的多个第二级扩展运算。

59.根据权利要求56所述的芯片版图结构，其特征在于，所述第一级SHA-256运算的运算总数量小于所述第二级SHA-256运算的运算总数量。

60.根据权利要求1所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区在所述第一方向上构成非矩形版图区。

61.根据权利要求60所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区在所述第一方向上构成L型版图区。

62.根据权利要求60所述的芯片版图结构，其特征在于，所述第一级逻辑单元版图区和所述第二级逻辑单元版图区在所述第一方向上构成T型版图区。

63.根据权利要求1所述的芯片版图结构，其特征在于，还包括：

时钟信号单元，所述时钟信号单元在所述第一级逻辑单元版图区和所述第二级逻辑单元版图区中进行时钟信号传输。

64.根据权利要求63所述的芯片版图结构，其特征在于，所述时钟信号单元包括在所述第一级逻辑单元版图区中的第一部分和在所述第二级逻辑单元版图区中的第二部分，所述第一部分和所述第二部分电连接。

65.根据权利要求64所述的芯片版图结构，其特征在于，在所述第一方向上，所述第一部分的中心线与所述第一级逻辑单元版图区的中心线共线，所述第二部分的中心线与所述第二级逻辑单元版图区的中心线共线。

66.根据权利要求64所述的芯片版图结构，其特征在于，在所述第一方向上，所述第一部分的中心线和所述第二部分的中心线共线。

67.根据权利要求64所述的芯片版图结构，其特征在于，在所述第一方向上，所述第一部分的中心线和所述第二部分的中心线非共线。

68.根据权利要求1所述的芯片版图结构，其特征在于，所述第一方向为所述第一级逻辑单元版图区和所述第二级逻辑单元版图区的长度方向，所述第二方向为所述第一级逻辑单元版图区和所述第二级逻辑单元版图区的宽度方向。

69.根据权利要求1所述的芯片版图结构，其特征在于，所述第一方向为横向，所述第二方向为纵向。

70.一种芯片，由多个如权利要求1-69中任一项所述的芯片版图结构拼接而成。