TWI269301B - Semiconductor memory device having N-bit prefetch type and method of transferring data thereof - Google Patents

Semiconductor memory device having N-bit prefetch type and method of transferring data thereof Download PDF

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Description

1269301 九、發明說明： 【發明所屬之技術領域】 本案係關於一種半導體記憶裝置及其傳輸資料方法， 特別是關於在N個資料群組中必須被最先輸出之至少一資 料群組的半導體記憶裝置及其傳輸資料方法，其中N個資 料群組係由處於一 N-位元預取型態的一記憶胞元陣列而被 預取出來’且該至少一資料群組相較於其他的剩餘群組較 快地被傳輸至外部。
【先前技術】 一般來說，一同步半導體記憶裝置的一資料I/O運作 係由基於一外部時脈信號所產生之一內部時脈信號的機制 所實行，這種同步半導體記憶裝置包括：SDR(單通道資料 流）SDRAM(同步動態隨機存取記憶體）、DDR(雙通道資料 流）SDRAM、DDR2 SDRAM 和 DDR3 SDRAM、以及其他的記 憶裝置。在SDR SDRAM中，Μ立元資料係預取自記憶胞元、 接著在每一時脈週期內被輸出至一 DQ(輸入/輸出）臺。在 DDR SDRAM中，2-位元資料係預取自記憶胞元、接著在一 時脈週期基礎內被輸出至一 DQ臺。在DDR2 SDRAM中， 4 -位元資料係預取自記憶胞元、接著在一時脈週期基礎內 被輸出至一 DQ臺。在DDR3 SDRAM中，8-位元資料係預 取自記憶胞元、接著在一時脈週期基礎內被輸出至一 DQ 臺。因此，DDR2 SDRAM裝置的資料處理速度高於DDR SDRAM裝置的資料處理速度，且DDR3 SDRAM裝置的資料 處理速度高於DDR2 SDRAM裝置的資料處理速度。 在上述裝置中，DDR2 SDRAM —般係使用一 4-位元預 1269301. 取架構，在4-位元預取架構中，四個資料群組係基於一讀 取需求以一並列方式預取自記憶胞元，而所預取的四個資 料群組再在二個時脈週期期間經由相同的D Q臺輸出。在 上述運作中，資料群組的數目係根據一資料寬度所決定； 舉例來說，如果資料寬度爲XI6且SDRAM具有一 4-位元 預取架構，每個具有16資料的四個資料群組Q〇、Ql、Q2 和Q3便由記憶胞元經由DQ臺而輸出至外部，如第1圖所
不 ° 第1圖係爲一半導體記憶裝置之一讀取運作中由記憶 胞元讀取的資料經由資料放大器、通用I/O匯流排 GIO_Q0<0:15> 、 GIO_Q1<0:15> 、 GI〇 —Q2<0:15> 和 GIO_Q3<0:15>&讀取閂鎖電路、讀取多工器、以及讀取驅 動器而輸出至DQ臺的一時序圖。此時，前述的資料放大 器、讀取閂鎖電路、讀取多工器和讀取驅動器係應用於一 資料輸出路徑且爲熟習本項技術者所熟知。因此，其詳細 說明此處將簡單略過。 此外，第1圖顯示位於資料放大器及讀取閂鎖電路之 間通用I/O匯流排的資料寬度爲X16，而模式爲4-位元預 取型態。是故，每個具有1 6資料的四個資料群組Q0、Q 1、 Q2和 Q3會被載入至通用I/O匯流排 GI〇 —Q0<0:15〉、 GIO_Q1<0:15>、GI〇一 〇2<0:15>和 GI〇_Q3<0:1 5>，其中資料 寬度係分別爲16X4 = 64位元的總合。 再者，雖然第1圖未繪出，但讀取多工器係根據定義 於 JEDEC的說明依照順序使用較低之 2-位元行位址 CA<0:1>以一序列方式輸出四個資料群組Q〇、Q卜Q2和Q3 ⑧
1269301. 至DQ臺。 也就是說，如果行位址CA<O0D CA<1>爲 以Q〇、Ql、Q2和Q3的順序輸出。如果行位 0八<1>爲01，資料便以Ql、Q2、Q3和Q0的順 果行位址CA<0>& CA<1>爲10，資料便以Q2、 Q1的順序輸出。如果行位址CA<0>及CA<1>爲 以Q3、Q0、Q1和Q2的順序輸出。 如上所述，當輸入一讀取命令RD時，以 型態預取之四個資料群組的輸出序列便明顯： CA<0:1>所決定。然而，改善資料群組之輸出速 然尙未出現。 【發明內容】 有鑑於上述先前技術所提的問題，本案所 即在於使得必須最先輸出之資料群組的輸出速 資料群組的輸出速度，藉此，只有在一 N-位元 被預取之資料群組中進行接收和傳送一或多個 通用I/O匯流排會被二分之一電源供應電壓所 或多個資料群組係必須最先被輸出至外部。 爲了達到上述目的，根據本案的一較佳實 一種具N-位元預取型態之半導體記憶裝置，包 胞元陣列；複數個資料匯流排，用以接收藉由 & N-位元預取型態預取自該陣列的n個資料群 該等資料群組至外部；以及一資料匯流排控制 據N個預定資料群組之1/〇序列資訊、針對用 «料群組中一或多個資料群組的預定資料匯流 00，資料便 址C A < 0 >及 序輸出。如 .Q3 、 Q0 和 1 1，資料便 4_位元預取 池由行位址 度的技術仍 提出之目的 度高於剩餘 預取型態中 資料群組的 預取，而一 施例，提出 括：一記憶 一並列方式 組，並傳輸 器，用以根 以接收N個 排預充電， 1269301 其中一或多個資料群組必須最先輸出至外部；其中，在針 對預定之資料匯流排預充電之後，必須最先輸出至外部的 一或多個資料群組便在一已知時間內以相較於剩餘資料群 組更快的方式傳輸至外部。
根據本案的另一較佳實施例，提出一種具N-位元預取 型％之半導體記憶裝置，包括：一記憶胞元陣列；一放大 器單元’放大以N-位元預取型態被預充電之N個資料群 組，其中N個資料群組係爲該陣列所接收；複數個資料瞳 流排’藉由一並列方式由該放大器單元接收N個資料群組. 一閂鎖單元，閂鎖由複數個資料匯流排所接收的N個資料 群組；以及一資料匯流排控制器，用以根據N個預定資料 群組之I/O序列資訊、針對用以接收N個資料群組中一或 多個資料群組的預定資料匯流排預充電，·其中一或多個資 料群組必須最先輸出至外部；其中，在針對預定之資料匯 流排預充電之後，必須最先輸出至外部的一或多個資料群 組便在一已知時間內以相較於剩餘資料群組更快的方式由 該放大器單元接收，並接著被傳輸至外部。 根據本案的再一較佳實施例，提出一種具記憶胞元陣 列之半導體記憶裝置的資料傳輸方法，包括下列步驟：根 據N個預定資料群組的1/0序列資訊、針對預定之資料匯 流排預充電，以傳輸複數個資料匯流排中之N個資料群組 中之必須最先輸出至外部的一或多個資料群組，其中N個 資料群組係以一 N -位元預取型態被預取出來，而複數個資 料匯流排係自該陣列接收N個資料群組及傳輸所接收之資 料群組至外部；以及在針對預定之資料匯流排預充電之 1269301 後’在一已知時間內以相較於剩餘資料群組更快的方式傳 輸必須最先輸出至外部的一或多個資料群組。 【實施方式】
本案之較佳實施例將以參考所附圖示的方式進行詳 述，但所述具有本案之技術特徵的各實施例的提供目的僅 爲便於熟習本項技術者了解及據以實施，其皆可由熟悉本 技藝之人士任施匠思而爲諸般修飾，然皆不脫如附申請專 利範圍所欲保護者。 第2圖係爲本案一較佳實施例中用以改善藉由4-位元 預取型態預取之資料群組之輸出速度的一半導體記憶裝置 的方塊圖。 請參閱第2圖，該半導體記憶裝置包括一資料放大器 單元210、一讀取閂鎖單元220以及一通用I/O匯流排控制 單元230。通用I/O匯流排控制單元230包括一預充電信號 產生單元240以及一預充電單元250。 本案與習用技術不同之處在於包括具有預充電信號產 生單元240和預充電單元250的通用I/O匯流排控制單元 230，通用I/O匯流排控制單元230的作用係用以提高以4-位元預取型態被預取之資料群組中必須被最先輸出之一或 多個資料群組的輸出速度。 第2圖係爲具有4-位元預取型態的一 DDR2 SDRAM， 其中資料寬度爲X16;因此，總資料寬度爲16X4 = 64位元。 然而，由於模式爲4-位元預取型態，源自於記憶胞元（圖中 未示出）的資料輸出係以一 1 6 -位元基礎之四個資料群組的 方式被輸出。 1269301 請參閱第2圖，通用I/O匯流排控制單元230包括預 充電信號產生單元24 0以及預充電單元25 0。預充電信號產 生單元 240使用具有一預定脈波寬度及行位址CA<0>和 0八<1>的一預充電信號PCG以產生通用I/O匯流排預充電 信號 GI〇_PCG0、GI〇_PCG1、GIO.PCG2 m GI〇_PCG3，Itb 時，行位址〇八<0>和CA<1>係用以決定以4-位元預取型態 被預取之資料群組的輸出序列。
預充電單元250包括四個單元預充電單元251至254， 如第2圖所示。四個單元預充電單元251至254中的每個 皆具有十六個單元預充電單元GIO_PG<0:15>，此時，四個 單元預充電單元251至254僅預充電一通用I/O匯流排， 其係分別因應通用I/O匯流排預充電信號 GIO__PCGO、 GI〇_PCG1、GI〇_P^CG2和GIO_PCG3而以一二分之一電源供 應電壓 VDD 在通用 I/O 匯流排 GI〇_Q0<0:15>、 GI〇_Q1<0:15〉、GI〇_Q2<0:15> 和 GIO —Q3<0:15> 之間傳輸 / 接收必須被最先輸出的一或多個資料群組。 如第2圖所示，由於模式爲4-位元預取型態，而四個 通用 I/O 匯流排爲 GI〇_Q0<0:15>、 GI〇_Q1<0:15> 、 GI〇 —Q2<0:15> 和 GIO —Q3<0:15> ，通用 I/O 匯流排 GIO_Q0<0:15> 、 GI〇_Q1<0:15> 、 GIO_Q2<0:15> 禾口 GIO _Q 3 <0:15>中的每個皆係由16條通用I/O線所組成。 資料放大器單元210包括四個讀取放大器211至214, 每個讀取放大器皆包括十六個讀取放大器 RD —AMP<0:15>，讀取放大器21 1至214係用以放大在一讀 取運作中由記憶胞元所讀取的四個資料群組Q0、Q 1、Q2 ⑧ -10- 1269301· 和Q3 ’並將被放大的四個資料群組經由通用1/0匯流排 GIO一 Q0<0:15> 、 GIO一 Ql<0:15> 、 GIO一 Q2<0 :1 5> 和 GIO —Q3<0:15>傳輸至讀取閂鎖電路221至224。
讀取閂鎖單元220包括四個讀取閂鎖電路221至224， 每個讀取閂鎖電路係由十六個讀取閂鎖電路RD_LT<0:15> 所構成，讀取閂鎖電路221至224分別地閂鎖資料群組Q0、 Ql、Q2和Q3，其係被載至通用I/O匯流排GIO —Q0<0:15>、 GIO_Q1<〇:15>、GI〇_Q2<0:15>和 GIO —Q3<0:15>，並接著輸 出被閂鎖的資料群組。 第3 (a)圖係爲第2圖之預充電信號產生單元240的電 路圖。預充電信號產生單元240包括四個AND閘241至 244，AND閘241於具有一預定脈波寬度及行位址CA<0:1> 之反向信號的預充電信號PCG上執行一 AND運算，以產生 通用I/O匯流排預充電信號GIO_PCGO。AND閘242於具有 一預定脈波寬度（行位址CA<0>)及行位址CA<1>2反向信 號的預充電信號PCG上執行一 AND運算，以產生通用I/O 匯流排預充電信號GI0_PCG1。AND閘243於預充電信號 PCG、行位址CA<0>之反向信號以及行位址CA<1>1執行一 AND運算，以產生通用I/O匯流排預充電信號GIO_PCG2。 AND閘244於預充電信號PCG以及行位址CA<0:1>上執行 一 AND運算，以產生通用 I/O匯流排預充電信號 GI〇_PCG3。此時，通用I/O匯流排預充電信號GI〇_PCG0 至GIO_PCG3便會根據行位址CA<0:1>的邏輯値（β口 00、01、 10及11)而產生；也就是說，如果行位址〇六<0:1>爲00, 便可產生信號GIO_PCGO，如果行位址CA<0:1>爲10，便可 1269301 產生信號GI0_PCG1，如果行位址CA<0:1>爲01，便可產生 信號GIO_PCG2，如果行位址CA<0:1>爲1 1，便可產生信號 GIC^PCGS。 第3(b)圖係爲第2圖之每個單元預充電單元251至254 的其中之一單元預充電單元GIO_PG<0:15>的電路圖。
一單元預充電單元GIO_PCG<i>包括一反向器255、一 PMOS電晶體25 6以及一 NMOS電晶體257。反向器25 5係 將通用I/O匯流排預充電信號GIO_PCGi反向、並輸出反向 信號至PMOS電晶體25 6。PMOS電晶體256及NMOS電晶 體257係連接於一電源供應電壓VDD及一接地電壓VSS之 間，且兩個電晶體各具有藉以輸入通用I/O匯流排預充電 信號GIO_PCGi的一閘極。當通用I/O匯流排預充電信號 GIO一PCGi輸人一高準位脈波時，PMOS電晶體250及NMOS 電晶體257會同時開啓，並因此而僅針對預定通用I/O匯 流排GIO_Qi0<0:15>進行預充電，其可以二分之一 VDD在 通用 I/O 匯流排 GIO_Q0<0:15> 、 GIO —Ql<0:15> 、 01〇_〇2<0:15>和010_(33<0:15>之間傳輸/接收必須最先輸 出的一或多個資料群組。 以下參考第3(a)圖及第3(b)圖以說明針對通用I/O匯 流排進行預充電的方法。 如果行位址〇人<0:1>爲00，通用I/O匯流排預充電信 號 GIO_PCGO便產生成一高準位信號，通用I/O匯流排 GI〇_Q0<0:15>則因此而被二分之一電源供應電壓VDD所預 充電。如果行位址〇八<0:1>爲10，通用I/O匯流排預充電 信號GI0_PCG1便產生成一高準位信號，通用I/O匯流排 1269301
01〇_〇1<0:15>則因此而被二分之一電源供應電壓¥00所預 充電。如果行位址CA<0: 1>爲01，通用I/O匯流排預充電 信號GIO_PCG2便產生成一高準位信號，通用I/O匯流排 01〇_〇2<0:15>則因此而被二分之一電源供應電壓¥00所預 充電。如果行位址CA<0:1>爲1 1，通用I/O匯流排預充電 信號GIO_PCG3便產生成一高準位信號，通用I/O匯流排 01〇_(^3<0:15>則因此而被二分之一電源供應電壓¥00所預 充電。 第4圖係爲第2圖中每個資料放大器211至214讀取 放大器RD_AMP<0:15>的電路圖。 讀取放大器RD_AMP<i>包括一 NAND閘215、一 NOR 閘 216、一 PM0S 電晶體 217 及一 NMOS 電晶體 218。NAND 閘215於讀取資料RDT及一驅動致能信號DRV_EN上執行 一 NAND運算、並將其結果輸出至PM0S電晶體217的閘 極。NOR閘216於讀取資料RDT及驅動致能信號DRV_EN 的一反向信號上執行一* NOR運算、並將其結果輸出至NM0S 電晶體218的閘極。PM0S電晶體217及NM0S電晶體218 係連接於一電源供應電壓VDD及一接地電壓VSS之間，並 分別具有NAND閘215的輸出信號及NOR閘的輸出信號藉 以輸入的閘極。 舉例來說，如果讀取資料RDT係位於一邏輯高準位且 驅動致能信號DRV_EN亦位於一邏輯高準位，PM0S電晶體 217便開啓而NM0S電晶體218則關閉，一邏輯高準位之資 料因此而被輸出至通用I/O匯流排 GI〇_Q〇<〇:15>、 GI〇_Q1<0:15>、 GI〇_Q2<0:15>和 GI〇_Q3<0:1 5>。如果讀取 1269301 資料RDT係位於一邏輯低準位而驅動致能信號DRV_EN位 於一邏輯高準位，PMOS電晶體217便關閉而NMOS電晶體 2 1 8則開啓，一邏輯低準位之資料因此而被輸出至通用I/O 匯流排 GI〇_Q0<0:15>、GI〇_Q1<0:15>、GI〇_Q2<0:15> 和 GI〇_Q3<0:15>。
就其本身而論，讀取放大器21 1傳輸16位元（具有一 邏輯低準位或一邏輯高準位的16位元）的資料群組Q0至通 用I/O匯流排GI〇_Q0<0:15>，讀取放大器212傳輸16位元 資料群組Q1至通用I/O匯流排GIO_Q1<0:15>，讀取放大器 213 傳輸 16位元資料群組 Q2至通用 I/O匯流排 GI〇_Q2<0:15>，讀取放大器214傳輸16位元資料群組Q3 至通用I/O匯流排GI〇_Q3<0:15>。 此時，如果在通用 I/O 匯流排 GIC^Q0<0:15>、 GI〇_Q1<0:15>、GI〇_Q2<0:15>和 GIO —Q3<0:1 5>之中必須最 先輸出之一或多個資料群組（即通用 I/O 匯流排 GI〇_Q0<0:15>)之上、對一通用I/O匯流排以一二分之一電 源供應電壓VDD進行預充電，則資料群組Q0會以相較於 剩餘資料群組Q 1、Q2及Q3更爲快速地被傳輸至讀取閂鎖 電路221至224。 接著，如果讀取閂鎖電路221至224閂鎖經由通用I/O 匯流排 GI〇_Q0<0:15>、GI〇_Q1<0:15>、GI〇_Q2<0:15> 和 01〇_(^3<0:15〉所接收到的資料群組（^0、（21、〇2及〇3、並 接著輸出該等資料群組至讀取多工器（圖中未示出），讀取 多工器便會根據DDR2 SDRAM的I/O序列經由使用較低之 2_位元的行位址CA<0>& CA<1>、而輸出四個資料群組 ⑧ -14- 1269301 Q0、Q1、Q2及Q3至外部，如第5圖之JEDEC所示。 也就是說’如第5圖所示，在突發長度爲4且模式爲 序列ίΐΔ址模式的情況下，如果行位址ca<〇:i>爲〇〇，資料 便以Q0、Ql、Q2及Q3的順序輸出，如果行位址ca<〇:1>
爲01，資料便以Ql、Q2、Q3及Q〇的順序輸出，如果行位 址〇八<0:1>爲10,資料便以Q2、Q3、Q〇& Qi的順序輸出， 如果行位址CA<0:1^ 11，資料便以Q3、Q〇、qi及Q2的 順序輸出。 雖然第5圖所繪製的是突發長度爲8且模式爲插入位 址模式的情況，但第5圖的表格亦可作爲更爲詳盡之敘述 的參考之用。 第6圖係爲被載至通用I/O匯流排GI〇_Q0<0:15>、 GI〇 —Ql<0:15〉、GIO_Q2<0:15>和 GIO —Q3<0:15>之資料群組 Q0、Ql、Q2和Q3以及在一讀取運算中被輸出至DQ臺之 資料群組Q〇、Ql、Q2和Q3的時序圖。 由第 6圖可看出，有鑑於只有通用I/O匯流排 GI〇_Q0<0: 15>爲通用I/O匯流排預充電信號GI〇_PCG0以二 分之一電源供應電壓VDD所預充電，因此行位址CA<0:1> 爲00，必須最先輸出之一資料群組爲Q〇。 此時，必須最先輸出之資料群組被載入於其上之通用 I/O匯流排GI〇_Q0<0:15>會由二分之一電源供應電壓VDD 所預充電的原因是，資料群組變成一高邏輯準位及一低邏 輯準位的時間長於當通用I/O匯流排GI〇_Q0<0:15>由VDD 所預充電時藉由二分之一 VDD進行充電的時間。因此’資 料群組以二分之一 VDD進行預充電。 ⑧ -15- 1269301
由第 6圖可看出，必須最先輸出之資料群組以 GI〇_Q0<0:15>的方式被載至通用I/O匯流排之上，然而， 需要注意的是，通用I/O匯流排可爲 GI〇_Q1<0:15>、 〇1〇_(32<0:15>或GIO_Q3<0:15>。就其本身而論，如果必須 最先輸出之一資料群組被載至於其上的通用I/O匯流排爲 二分之一 VDD所預充電，則預定之通用I/O匯流排 〇1〇_(^<0:15>便會以高於習用技術的速度變成一邏輯高準 位及一邏輯低準位，如第7圖所示。此時，如果通用I/O 匯流排爲GIO_Qi<0:15>，則第一資料群組Q0便會以高於 剩餘資料群組Q 1、Q2及Q3的速度被傳輸至讀取閂鎖單元 220。 如上所述，在一半導體記憶裝置的一通用I/O匯流排 中，如果在以一 N-位元預取型態所預取之資料群組中必須 最先輸出至外部之一或多個資料群組的輸出速度係設定成 高於剩餘的資料群組，成爲資料輸出時間之tAA(資料輸出 的行命令）的速度便能獲得改善。如果t A A的速度獲得改 善，DDR2或DDR3 SDRAM即使在一時脈循環Tck極小的 情況下亦能運作。舉例來說，如果tAA爲15ns而CAS潛伏 時間（CL)爲 5，貝IJ 因爲 tCK 爲 3ns，DDR2 或 DDR3 SDRAM 便運作於3 3 3 MHz。如果tAA爲12.5ns而CL爲5，則因爲 tCK 爲 2.5ns’ DDR2 或 DDR3SDRAM 便運作於 400ΜΗζο 因 此，可以了解的是，tAA的速度必須改善爲因應一高頻率 的運作。 雖然已陳述的是4 -位元預取型態，但本案並不僅限於 此，其亦可以推廣應用於4-位元預取型態。 ⑧ 1269301 如前所述，根據本案發明，其優點在於tAA的速度可 以獲得改善，其係將在以N位元預取之資料群組中必須最 先輸出之一資料群組的輸出速度提高、使其高於剩餘資料 群組；因此，半導體記憶裝置便能運作於高速，即使tCK 仍極小。
再者，藉由僅針對資料群組必須最先輸出於其上的通 用I/O匯流排進行預充電，通用I/O匯流排的長度會變長， 便因此得以防止一傳輸時間的延遲。 本案得由熟知此技術之人士任施匠思而爲諸般修飾， 然皆不脫如附申請專利範圍所欲保護者。 【圖式簡單說明】 第1圖係爲習用技術中以一 4-位元預取型態預取之四 個資料群組的時序圖； 第2圖係爲本案一較佳實施例中用以改善藉由4-位元 預取型態預取之資料群組之輸出速度的一半導體記憶裝置 的方塊圖； 第3 (a)圖係爲第2圖之預充電信號產生單元的電路圖； 第3(b)圖係爲第2圖之預充電單元的電路圖； 第4圖係爲第2圖之資料放大器的電路圖； 第5圖係爲以JEDEC詳述之DDR2 SDRAM之資料I/O 序列的一覽表；以及 第6圖及第7圖係爲第2圖以4 -位元型態預取之四個 資料群組中必須最先被輸出至外部的資料群組之輸出速度 的改善時序圖。 ⑧ -17- 1269301 【主要元件符號說明】 2 10…資料放大器單元 21 1〜214…讀取放大器 215 …NAND 閘 216…N〇R閘 217…PMOS電晶體 218…NM〇S電晶體
220…讀取閂鎖單元 221〜224…讀取閂鎖電路 230…通用I/O匯流排控制單元 240…預充電信號產生單元 241 〜244··· AND 閘 25 0〜25 4…預充電單元 25 5…反向器 25 6··· PMOS 電晶體 25 7…NMOS電晶體

Claims (1)

  1. 1269301 十、申請專利範圍： 1·一種具N-位元預取型態之半導體記憶裝置（其中n爲自然 數），該半導體記憶裝置，至少包括： 一記憶胞元陣列； 複數個資料匯流排，用以接收藉由一並列方式以N _位 元預取型態預取自該陣列的N個資料群組，並傳輸該等 資料群組至外部；以及 一資料匯流排控制器，用以根據N個預定資料群組之 I/O序列資訊、針對用以接收N個資料群組中一或多個資 料群組的預定資料匯流排預充電，其中一或多個資料群 組必須最先輸出至外部； 其中’在針對預定之資料匯流排預充電之後，必須最 先輸出至外部的一或多個資料群組便在以相較於剩餘資 料群組較快一時間的方式傳輸至外部。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中該資料 匯流排控制器係以二分之一電源供應電壓針對預定之資 料匯流排預充電，該等預定之資料匯流排係接收必須最 先輸出至外部的一或多個資料群組。 3 ·如申請專利範圍第1項之半導體記憶裝置，其中該資料 匯流排控制器包括： 一預充電信號產生單元’使用用以決定N個預定資料 群組之一 I/O序列的一行位址和具有一已知脈波寬度的 一預充電信號，以產生N個資料匯流排預充電信號；以 及 一預充電單元，因應N個資料匯流排預充電信號的其 -19- 1269301 中之一、以二分之一電源供應電壓針對預定資料匯流排 預充電。 4.如申請專利範圍第3項之半導體記憶裝置，其中該預充 電單元包括N個單元預充電單元，因應N個資料匯流排 預充電信號的其中之一、以二分之一電源供應電壓針對 預定資料匯流排預充電。 5 .如申請專利範圍第4項之半導體記憶裝置，當一資料寬 度爲X4、X8或X16時，N個單元預充電單元中的每一個
    係分別包括四個、八個或十六個單元預充電單元。 6.如申請專利範圍第1項之半導體記憶裝置，更包括： 一放大器單元，在預定之資料匯流排被預充電之後 致能而自該陣列接收N個資料群組，接著傳輸N個已接 收之資料群組至複數個資料匯流排；以及 一閂鎖單元，由複數個資料匯流排序列地接收並閂 鎖必須輸出至外部的一或多個資料群組及剩餘的資料群 組，接著輸出資料群組。 7. 如申請專利範圍第6項之半導體記憶裝置，其中複數個 資料匯流排係位於該放大器單元與該閂鎖單元之間。 8. 如申請專利範圍第1項之半導體記憶裝置，其中如果四 個資料群組係自該陣列以一 4-位元預取型態被預取出 來’則預定資料匯流排便以相較於剩餘資料群組更快的 方式傳輸四個資料群組中的一或多個資料群組，其中一 或多個資料群組係必須最先輸出至外部。 9·如申請專利範圍第1項之半導體記憶裝置，其中如果八 個資料群組係自該陣列以一 8-位元預取型態被預取出 ⑧ -20- 1269301 來’則預定資料匯流排便以相較於剩餘資料群組更快的 方式傳輸八個資料群組中的一或多個資料群組，其中一 或多個資料群組係必須最先輸出至外部。 10.—種具位元預取型態之半導體記憶裝置（其中N爲自 然數），至少包括： 一記憶胞元陣列； 一放大器單元，放大以N_位元預取型態被預充電之N 個資料群組，其中N個資料群組係爲該陣列所接收； 複數個資料匯流排，藉由一並列方式自該放大器單元 接收N個資料群組； 一閂鎖單元，閂鎖由複數個資料匯流排所接收的N個 資料群組；以及
    一資料匯流排控制器，用以根據N個預定資料群組之 I/O序列資訊、針對用以接收N個資料群組中一或多個 資料群組的預定資料匯流排預充電，其中一或多個資料 群組必須最先輸出至外部； 其中，在針對預定之資料匯流排預充電之後，必須最 先輸出至外部的一或多個資料群組便在以相較於剩餘資 料群組較快一時間的方式由該放大器單元接收，並接著 被傳輸至外部。 1 1 ·如申請專利範圍第1 0項之半導體記憶裝置，其中該資 料匯流排控制器係以二分之一電源供應電壓針對預定之 資料匯流排預充電，該等預定之資料匯流排係接收必須 最先輸出至外部的一或多個資料群組。 1 2 ·如申請專利範圍第1 0項之半導體記憶裝置，其中該資 -21- ⑧ 1269301 料匯流排控制器包括： 一預充電信號產生單元’使用用以決定N個預定資料 • 群組之一 I/O序列的一行位址和具有一已知脈波寬度的 - 一預充電信號，以產生N個資料匯流排預充電信號；以 及 一預充電單元，因應N個資料匯流排預充電信號的其 - 中之一、以二分之一電源供應電壓針對預定資料匯流排 B 預充電。 φ 1 3 .如申請專利範圍第1 2項之半導體記憶裝置，其中該預 充電單元包括N個單元預充電單元，因應N個資料匯流 排預充電信號的其中之一、以二分之一電源供應電壓針 對預定資料匯流排預充電。 1 4 ·如申請專利範圍第1 3項之半導體記憶裝置，其中當一 資料寬度爲X4、X8或X16時，N個單元預充電單元中 的每一個係分別包括四個、八個或十六個單元預充電單 元。 φ 1 5 .如申請專利範圍第1 0項之半導體記憶裝置，其中複數 個資料匯流排係位於該放大器單元與該閂鎖單元之間。 1 6 .如申g靑專利範圍第1 〇項之半導體記憶裝置，其中如果 四個資料群組係自該陣列以一 4_位元預取型態被預取出 來’則預定資料匯流排便以相較於剩餘資料群組較快的 方式傳輸四個資料群組中的一或多個資料群組，其中一 或多個資料群組係必須最先輸出至外部。 1 7 ·如申專利範圍第丨〇項之半導體記憶裝置，其中如果 八個貝料群組係自該陣列以一 8-位元預取型態被預取出 I26930l· 來’則預定資料匯流排便以相較於剩餘資料群組更快的 方式傳輸八個資料群組中的一或多個資料群組，其中一 或多個資料群組係必須最先輸出至外部。 1 8 · —種具記憶胞元陣列之半導體記憶裝置的資料傳輸方 法’至少包括下列步驟：
    根據N個預定資料群組的1/0序列資訊、針對預定之 資料匯流排預充電，以傳輸複數個資料匯流排中之N個 資料群組中之必須最先輸出至外部的一或多個資料群 組’其中N個資料群組係以一 N-位元預取型態被預取出 來’而複數個資料匯流排係自該陣列接收N個資料群組 及傳輸所接收之資料群組至外部；以及 在針對預定之資料匯流排預充電之後，以相較於剩餘 資料群組更快的方式傳輸必須最先輸出至外部的一或多 個資料群組。 1 9 ·如申請專利範圍第1 8項之資料傳輸方法，其中預充電 步驟包括：使用N個預定資料群組的1/〇序列資訊以二 分之一電源供應電壓針對預定之資料匯流排預充電。 •如申目專利範圍弟1 8項之資料傳輸方法，宜中預充電 步驟更包括：使用用以決定N個預定資料群組之該 序列的一行位址和具有一已知脈波寬度的一預充電信 號’以產生N個資料匯流排預充電信號。 2 1 ·如申請專利範圍第2 0項之資料傳輸方法，其中預充電 步驟包括：因應N個資料匯流排預充電信號的至少一 偃•、針對預定資料匯流排預充電。 22·如申請專利範圍第18項之資料傳輸方法，其中傳輸步 -23- ⑧ 1269301.
    驟包括： 型態被預 餘資料群 資料群組， 部。 23·如申請專牙 驟包括：如 型態被預耳5 餘資料群徒 資料群組， 部。 果四個資料群組係自該陣列以一 4 -位元預取 出來，則允許預定資料匯流排便以相較於剩 更快的方式傳輸四個資料群組中的一或多個 其中一或多個資料群組係必須最先輸出至外 範圍第1 8項之資料傳輸方法，其中傳輸步 果八個資料群組係自該陣列以一 8 _位元預取 出來’則允許預定資料匯流排便以相較於剩 更快的方式傳輸八個資料群組中的一或多個 其中一或多個資料群組係必須最先輸出至外
    -24- ⑧
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