TWI250529B - Method and apparatus for entering a special programming mode of the memory - Google Patents

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1250529 五、發明説明（丨 ） 標準調 A働10χϋ?Γ A7 B7 發明範疇 本發明係關於測試半導體記憶體料。特別本發明係關 於-種半導體記憶社特殊程式規_式，錢用雜凑法 (hashmg)來辅助獲得半導體記憶體測試之最佳化。 發明背景 多年來已經發展出不同程式規劃方法來程式規劃非揮發 性記憶體。圖1顯示先前技藝非揮發性可抹消可程式唯讀 記憶體（「EPROM」）之程式規劃演算法1〇，該記憶體未包 括晶片上料及㈣自動電路。衫至歌⑽之微處理器 執行私式規J成算法丨〇。微處理器發送1⑻微秒程式規劃 脈波至EPROM。然後微處理器執行字元驗證，俾決定欲程 j規劃於該EPROM之字元是否成功地被程式規劃。若25次 嘗試未能程式規劃字元則該演算法結束。另一方面，若該 字元被成功地程式規劃，則此演算法將重複運用在每一位 址上〇 圖2顯7F先丽技藝早期世代快閃非揮發性記憶體之程式 規劃演算法15。耦合至先前技藝快閃記憶體之微處理器執 仃程式規劃演算法丨5。快閃記憶體係以逐一字元基準程式 規4。微處理器將一程式指令寫至快閃記憶體具有丨〇微秒 逾時。如此，該程式規劃操作耗時1〇微秒。 於各次程式規劃操作後，各個剛被程式規劃的字元由微 處理器驗證。程式驗證操作係由微處理器將程式驗證指令 寫入快閃記憶體之指令暫存器初始化。程式驗證操作讓快 閃记憶體執行最末被程式規劃字元的驗證。快閃記憶體施 4-

1250529 五 發明説明（2 A7 B7

加内部產生的邊際電壓至該字 Ή . 兀。然後微處理器執行讀取 週期而由快閃記憶體輸出該字元 哭a也. 于凡土锨處理器。然後微處理 杂比對，讀取自快閃記憶體之資 a 一 ,，、科子兀與微處理器意圖程 式規劃入快閃記憶體之資料字分 χ 、 竹予7^。程式規劃字元與當時資 料成功的比對表示字元已細姑士、 工被成功地程式規劃。若該資料 未能成功地被程式規劃，則程★相制止獅 , 紅式規劃步驟及驗證步驟重複 極限2 5次嘗試程式規劃字元。 圖3顯示稍後世代之先前技藝快閃記憶體之先前技藐程 式規劃演算法18，該記憶體包括晶片上程式_及棟消自 動電路。晶片上程式規劃及抹消自動電路包括一指令使用 者介面、-寫入態機器、-資料比較器以及一狀 器。 程式規劃演算法1 8始於耦合於快閃記憶體之微處理器將 一程式規劃設定指令（亦即40Η)寫至快閃記憶體之指令使 用者介面，接著為第一窝入操作，該第二寫入操作載明位 址及貝料。於成功地接收以及解譯所請求之程式規劃操作 後，快閃1己憶體之指令使用者介面前傳轉譯後信號至寫入 悲’决閃ΰ己丨思體寫入悲機裔主控，控制快閃記憶體内部之 内部程式規劃演算法。特別，寫入態機器監都内部程式規 劃及驗證電路而執行下列工作：（丨）程式規劃脈波控制，（2) 脈波重複控制，（3)逾時控制，（4)程式規劃驗證，以及（5) 狀態暫存器更新。 假設欲寫入的記憶體位置先前已經被抹消（亦即儲存全 部邏輯1)’為了程式規劃該字元於快閃記憶體陣列，寫入 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1250529 A7 B7 五、發明説明（ 忍$态發送具有預定寬度之程式規劃脈波至記憶體胞元， 咸等圮憶體胞元必須由1被程式規劃成為ϋ。 然後於二步驟進行程式規劃驗證。邊際感應讀取電壓施 加至剛程式規劃的胞元。結果所得位元線電流隨後各別饋 至感應放大器，每個胞元有一個感應放大器。工廠設定組 程式規劃參考電路的輸出調整至vtp(亦即程式規劃臨限電 壓），該輸出信號也饋至各別感應放大器。然後感應放大 器《輸出路由至資料比較器用以核對。此項核對係比對感 應放大器的輸出與資料暫存器的内容。 、具料比較器報告其核對結果給寫入態機器，該機器又決 ^是否需要作脈波重複。若程式規劃驗證操作顯示有一或 夕個胞元需要重新被程式規劃，則前述程式規劃與程式規 劃驗證步驗重複至全部胞元皆被證實已經被成功地程式規 劃或出現逾時為止。當脈波重複結束時，寫入態機器送信 號而更新狀態暫存器。 當寫入態機器忙碌時，狀態暫存器之位元7(亦即SR.7) 4足為0。當寫入態機器完成（例如程式規劃結束）且準備 執行次一操作時，狀態暫存器之位元7設定為丨。若狀態暫 存器之位元4(亦即SR.4)設定為i ,則表示程式規劃字元 時發生錯誤。 若資料字元被程式規劃之位址並非最末位址，則外部微 處理器遞增位址且重複前述操作。換言之，微處理器送出 一個40 Hex程式規劃設定值指令給記憶體，接著為窝入操 作，且載明遞增位址及關聯資料字元。記憶體程式規劃該 ---—：««- _______ - 6 - 本紙浪尺度適用中國國家標準(CNS) A4規格(2l〇X297公羞厂 1250529 五、發明説明（ 資料字元，執行内部程式驗證，以及更新狀態暫存器。重 複前述處理直到全部資料字元皆被程式規劃為止。 雖然先前技藝晶片上程式規劃驗證通常有其優點，原因 在於外部微處理器有空做其它工作，但晶片上程式規劃驗 證也有些缺點。使用晶片上程式規劃驗證，電壓由低連續 歪斜至高位準，反之亦然，如此通常造成程式規劃時間的 延長。此外，程式規劃之程式規劃驗證電壓及時序設定經 常被選用於處理最惡劣情況，通常也造成程式規劃時間$ ^長。此外，私式規劃指令領先於各個欲被程式規劃的資 料字元，進一步延長長字_資料字元的程式規劃時間。 凰_式之簡單說明 本發明係於附圖之各圖中舉例說明但非限制性，圖中類 似的參考付號表示類似的元件，附圖中. ^ 圖1顯示先前技藝EPR0Ms之先前技藝程式規劃演算法， 其中外部微處理器驗證各個字元的程式規劃； 圖2顯示先前技藝早期世代快閃記憶體之先前技藝程式 規劃演算法，其中使用程式規劃之程式規劃驗證指令； 、圖3顯示稍後世代先前技藝快閃記憶體之程式規劃演算 法mu己fe體包括晶片上程式規劃及抹消自動電路； 圖4顯示根據本發明之-具體實施例•馬合至快閃非揮發 性記憶體之主機處理器； 圖5為包括特殊程式規劃模式雨 」慢式兒路 < 快閃非揮發性記憶 體之方塊圖； 圖6顯示關聯該程式規劃驗塔 。且以及特殊程式規劃模式之 裝 訂 曹 I紙張尺帽Η家辟(CNS) A4規格(^97公石 -7 1250529

快閃記憶體電路； 圖7顯示進入、 劃模式之程序； 退出以及抑能快閃記憶體之特殊程式規 圖8顯示於特殊程式規劃模式期間之程式規劃操作； 圖9顯示於特殊程式規劃模式期間之驗證操作； 圖9A顯示一具體實施例之另—種程式規劃順序； 圖9B顯示-具體實施例之另—種驗證順序； 圖Π)顯示包括雜湊之特殊程式規劃模式之程式規劃與驗 圖11顯示進入特殊程式規劃模式之另一種程序。 詳細說明 特殊程式規劃模式係就測試半導體記憶體如快閃非 性記憶體作說明。特殊程式規劃模式也稱作為工廠程式^ 劃模式’《因在於該模式常用於工廠設定，涉及於半導踢 C镱體製造且封裝後進行測試。 容後詳述，-具體實施财，主機電腦如微處理器核合 至快閃非揮發性記憶體。微處理器發送—或多個指令至快 閃記憶體而進人特殊程式規龍式。於特殊程式規劃模式 期間’快閃記憶體胞元被程式規劃而未使用快閃記憶體的 内部資料驗證。 快閃記憶體程式規劃操作對速度而言為最理想。主機微 處理器可經由發送一個抑能工廠程式規劃模式指令給快閃 圮憶體，而永久性抑能未來進入工廠程式規劃模式。 本發明之具體實施例有助於縮短測試快閃記憶體了解該 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1250529

快閃記憶體是否成功地被程式規劃所耗的時間。快閃記憶 體測試時間縮短，有助於提高含快閃記憶體之製造產品^ 別為高容積製造產品之整體效率。本發明之具體實施例有 助於獲得最佳化快閃記憶體之資料程式規劃。 圖4顯示特殊程式規劃模式操作也稱^廠程式規劃模 式操作之各組件之配置。域電腦22料過線路冗搞合至 非揮發性快閃記憶體24。、線路26包括匯流排，匯流排其傳 輸位址、控制及資料等信號。主機電腦22可為微處理器或 ，運算裝置’例如微處理器、個人電腦、個人數位助理 益、網路處理器、工作站或大型電腦。主機處理器22監督 快閃記憶體24之測試。雖然於本發明之—具體實施例，記 憶體24為快閃記憶體’但也可使用其它類型半導體記憶 體。此外，於本發明之其它具體實施例，記憶心可欲置 於含其它電路之晶片或裝置。例如記憶體24可嵌置於含數 位及類比電路及其它記憶體之晶片上系統。 主機處理$22包括處理電路33用於使用特殊程式規劃模 式來程式規劃記憶體24。特殊程式_模式允許主機處理 器22由記憶體24發送程式規劃用之資料字元，以及允許記 fe體2 4進入特殊程式捕查丨丨描* 4 、、 竹外狂忒規劃杈式，其中由主機處理器22於外 部進仃貝料驗祖。王機處理器22之電路”包括於特殊程式 規劃換式期間執行外部資料驗證的電路。 王機處理态2 2也耦合至記憶體3 4用以對處理器2 2儲存 代碼及資料。儲存於記憶體34之代碼包括由主機處理器22 用來測試記憶體24之演算法。該記憶體測試演算法包括程 ϋ尺度適用中國國家標準(cns7a4規格^—9:--——————— 1250529 A7 B7 五、發明説明（ 式規劃記憶體2 4之演算法，其仰賴主機處理器2 2進行外部 程式規劃驗證。記憶體3 4也儲存主機處理器2 2欲使用的資 料。主機處理器2 2使用的資料包括欲程式規劃入記憶體2 4 之資料。主機處理器2 2也使用記憶體3 4作為刮擦襯墊，俾 儲存讀取自記憶體34之資料作為由主機處理器22執行之外 部程式規劃驗證常式的一部分。 於一具體實施例，記憶體34為DRAM。由其它具體實施 例，可使用其它類型半導體記憶體。於又其它具體實施 例，記憶體34包含硬碟記憶體或非揮發性記憶體。於一具 體實施例，記憶體3 4位在主機處理器22外部。於其它具體 實施例，記憶體34可含括作為主機處理器22之一部分，例 如形成一個晶片上系統。 -具體實施例中’記憶體24為快閃非揮發性記憶體，其 包括寫入自動電路。記憶體24包括控制電路28，其係耦合 至快閃記憶體陣列2G °控制電路28包括特殊程式規劃模式 電路32 ’該電路允許記憶體24進人或退出特殊程式規劃模 式。於特殊程式規劃模式期間，記憶體24執行的内部資料 驗證暫時被抑能，經由使用主機處理器22進行外部資料驗 證。快㈣憶體陣mo包括各職閃記憶體胞元進行資訊 之非揮發性儲存。 圖5顯示快閃非揮發性記憶體24乏 逆一步細節。俠間記 憶體2 4係由快閃胞元陣列2 〇、指令栋 1文用者介面電路4 0、 寫入態機器28、特殊程式規劃模式 谷 於人炫無哭私谷32、輸入/輸出邏 輯4 7、輸入、k衝斋5 1、5 2及5 5、輪+ γ紅 %出％衝器53 10- 1250529 A7 r_____ B7 五、發明説明（8 ) — ~ 出多工器4 5、識別符暫存器8 5、狀態暫存器8 3、資料暫 存器9 1、資料比較器8 1、位址輸入緩衝器6 1、位址閂鎖 6 2、位址計數器6 3、功率降低控制電路7 3、X解碼器 7 1、Y解碼器7 2、程式規劃/抹消電壓開關4 1以及γ閘控/ 感測電路74組成。 圖6顯示資料進入緩衝器丨丨5、頁面緩衝器丨丨3、感應放 大器1 17a至1 17p、以及程式參考電路丨丨i。 快閃胞元陣列2 0提供隨機存取非揮發性大規模資料儲 存。一具體實施例中，快閃胞元陣列2 〇係排列成一組陣列 區塊20a-20x。區塊20a為16千位元組主區塊。區塊2〇b 為8千位元組參數區塊。區塊2〇()為8千位元組參數區塊。 區塊20d為96千位元組主區塊。區塊2〇6為128千位元組 主區塊。以及區塊2 0 X為128千位元組主區塊。快閃陣列2 〇 之其它128千位元組主區塊未示於圖中。 控制匯流排106為圖4資料線2 6之一部分。資料匯流排1〇4 亦為圖4資料線26之一部分。位址匯流排1〇2亦為資料線26 之一部分。位址匯流排102、資料匯流排1〇4、以及控制匯 流排106#禺合快閃記憶體2 4至主機處理器2 2。 快閃記憶體2 4具有晶片上程式規劃與抹消自動電路，該 電路包括指令使用者介面4 0、寫入態機器2 8、資料比較器 8 1以及狀態暫存器8 3。 指令使用者介面電路4 0為快閃記憶體2 4之請求介面。指 令使用者介面電路40之基本工作係仲裁主機處理器22功能 與内部裝置24功能。指令使用者介面4〇透過指令暫存器暫 ________ " 11 ~ 本紙張尺度適用巾國8家標準(CNS) A4規格(2Ϊ() X 297公董) *---— 1250529 A7 B7 五、發明説明 停發出請求，透過指令解碼器解譯/轉譯該請求，以及透 過控制邏輯而引發動作來發揮此種肖色。活動包括指令使 用者介面40與寫入態機器28間之通訊、讀取路徑的選擇、 以及狀態暫存器83之查核及清除。 指令使用者介面4G係駐在内部資料g流排。指令被輸入 資料接腳DQg-DQ7, CE#1WE#被驅動為低。於we#返回 vIH後’指令獲得閃鎖及解譯。當WE#於第二匯流排週期被 驅動為高時’位址資訊被捕捉於位址問㈣，程式資料被 儲存於資料暫存器91。 當發出指令為讀取操作（例如來自識別符暫存器s 5、戋 狀態暫存器83、或記憶體陣列2G)時，指令使用者介⑽ 確保輸出多工器45閘控該資料至輸出緩衝器MW。 寫入態機器28控制快閃記憶體24内部需要程式規劃、抹 消及驗證陣列20的不同組件。寫入態機器28包含積體振湯 器及控制電路俾進行程式規劃及抹消作業。寫人態機器5 為特化還原指令集合處理器，用以執行程式規劃、抹消以 及其Έ陣列2G之操作。寫人態機器28包括—算術邏輯單 疋、通用用途暫存器、—控制錄存裝置、以及—控制排序 器。寫入態機器28使用接收自指令使用者介面⑼之資訊， :存取魟式s己憶體疋通當位置而執行實施作業所需的指 々。指令使用者介面4〇發訊給寫人態機器28，前傳轉譯後 =處理及控料使用者請求。寫人態機器Μ執行實務演算 Γ Γ排序γ閘控/感測電路74之高電壓電路，俾施加電 何土陣列2(^快閃胞元，以及由陣㈣之快閃胞元去除電 x 297公釐） 張尺度適财關 -12- 1250529 A7 B7

五、發明説明（10 荷。 寫入態機器2 8產生信號，該等信號初始化選通陣列2 〇之 要求程式規劃的位元、或陣列2 〇之欲抹消區塊。窝入態機 器2 8也產生信號俾監督選通脈波寬度以及關聯的時序。寫 入態機器28產生控制資料比較器81之信號。寫入態機器 2 8產生信號，該信號請求來自資料比較器8丨之回授，俾決 定脈波重複控制，以及對狀態暫存器83之更新。寫入態機 裔2 8產生信號，其初始化位址計數器6 3用於抹消先決條件 或抹消驗證。 Y閘控/感測電路74包含存取陣列2〇之讀/窝路徑電路。 特別Y閘控/感測電路7 4包括來源開關電路，用以施加適當 電壓位準給陣列20執行抹消功能。γ閘控/感測電路以也 包括程式規劃載荷電路，用以於程式規劃期間驅動程式規 劃位準電壓至陣列20之位元線。 主機處理器22經由透過使用者位址匯流排1〇2傳輸位址， 躓取陣列2 0，同時透過使用者控制匯流排丨〇 6發訊讀取週 期。私令使用者介面電路4 〇偵測讀取週期，造成位址閂鎖 62移轉位址由使用者位址匯流排1〇2至又解碼器川及丫解碼 器72扣々使用者介面電路40也讓輸出多工器45透過使 用者資料匯流排104傳輸讀取自γ閘控/感測電路74的資 料。 王機處理為2 2將資料透過線路2 6寫至產生寫入週期的陣 =20，俾傳輸程式指令及資料給指令使用者介面電路4〇。 指令使用者介面電路4〇驗證程式規劃指令，以及佇列該程

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址參數及資料參數至寫入態機器28。寫 行is::程式規劃特定資料於陣_之特定位址執 Γ8包f電路32用以致能或抑能快閃記憶體 “規劃模式。當特殊程式規劃模式藉電路32致 =^人態機器28妨礙被窝至記憶料⑽之資料的驗 王/規J負料的驗證為快閃記憶體2 4之正常作業。 快閃記憶體24之正常驗證作業於後文參照圖_說明。 圖6顯示快閃記憶體24之某些電路之進一步細節。資料比 較=81為快閃記憶體24之正常程式驗證操作中心。資料比 較态8 1係由窝入態機器2 8控制。窝入態機器2 8於程式驗 證及抹消驗證操作期間係採用資料比較器81。資料比較器 81核對陣列20之剛程式規劃胞元相對於儲存於裝置資料暫 存备91 <資料。為了抹消驗證，資料比較器81比對被抹消 位置與資料值FFFFh。被抹消位置係透過位址計數器電路6 3 循環通過資料比較器8 i。 用於程式驗證及抹消驗證，資料比較器8丨報告其核對結 果給寫入態機器2 8，寫入態機器2 8又判定是否需要脈波重 複。若無需脈波重複，則寫入態機器2 8送信號而更新狀態 I存态程式或抹消狀態位元，其係反映於狀態暫存器8 3。 有關正常程式驗證，邊際功能恰出現於資料比較器8丨進 行貝料比較之别。用於程式驗證，由程式邊際偏壓讀取一 行’該行含有陣列20之程式胞元而導出的電流IpMRGN被饋入 1 6部感應放大器117a-117p(假定16位元字元）之一，具有參 _______ - 14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1250529 A7 B7 五、發明説明（12 2成Ip卿，參考電流為來自工廒設定程式參考電路⑴之 ^机邊際電》瓦1PMRGN係由施加至剛程式規劃胞元之升高的 讀取電壓導出。 :1:伽係低於w，則感應放大器117a-U7p之特定感應放 輸出邏輯1。此項操作對8或16位元並聯進行，8或16 位兀係依據程式操作之匯流排寬度決^。&自感應放大器 U7a-117P之8位元或16位元輸出值，被送至資料比較器81 用以相對於儲存於資料暫存器9 1的資料作核對。 处圖5所不寫入態機器28之特殊程式規劃模式電路w可抑 犯由窝入態機器2 8使用的程式驗證程序。電路3 2可藉寫入 =機器28暫時抑能程式驗證，或藉窝入態機器28持久性抑 叱私式驗g。於本發明之一具體實施例，電路3 2包含儲存 、、、車歹j 2 0及關聯電路之代碼，用來抑能快閃記憶體2 *内部 之私式證程序。程式驗證程序可暫時性抑能某些資料字 ^的程式規劃，或程式驗證程序可持久性抑能而避免記憶 把2 4之外部使用者進入特殊程式規劃模式。於特殊程式規 劃模式期間，電路32抑能程式驗證。 圖5所示狀態暫存器83為快閃記憶體以之自動電路之另 組件。狀態暫存器8 3係由多個位元組成，該等位元係介 面土快閃記憶體24之外界。寫入態機器28接收來自其支援 電路的回授’藉此允許寫入態機器2 8維持狀態暫存器8 3於 現時以及維持指令使用者介面4 〇為並列。狀態暫存器位元 7指π寫入態機器是否準備接收進一步指令（邏輯丨）或忙碌 執行工作（邏輯0)。狀態暫存器83之位元4指示程式狀態。 :297公釐） 1250529 A7 B7 五、發明説明 若狀態暫存器83之位元4為邏輯！，其指示字元/位元組程 式規劃錯誤。若程式規劃狀態位元4為邏輯〇，則其指示字 元/位元組程式規劃成功。 狀怨暫存态内各於資料匯流排1〇4之位元組DQ0-DQ7被驅出 於C E #或〇 E #下降緣，視何者係於讀取週期最後發生。任 一接腳須被驅高，然後再度被驅低，俾發送更新後的内容 給輸出緩衝器53及54。主機處理器22隨後透過資料線1〇4 讀取狀態暫存器8 3之輸出信號。 圖7為狀態圖，顯示進入、退出及抑能快閃記憶體24之 特殊程式規劃模式之程序。圖7中以括號括出的資訊指示 指令使用者介面40。括出資訊下方圓内部資訊指示快閃記 憶體2 4之輸出多工器4 5之態。 特殊程式規劃模式程序始於作業或態15〇，主機處理器2 2 透過線路26發送特殊程式規劃模式指令給快閃記憶體24， 欲儲存於指令使用者介面4〇。於本發明之一具體實施例， 單特殊私式規劃模式指令用來進入特殊程式規劃模式。 =另一具體實施例（容後詳述），一特殊序列指令用來致使 才曰令使用者介面讓電路3 2進入特殊程式規劃模式。 &於態152,指令使用者介面4〇已經進入特殊程式規劃模式 怨。輸出多工器4 5輸出狀態信號。於態152，指令使用者 介面40讓寫入態機器28之電路32進入特殊程式規劃模 式。於特殊程式規劃模式，電路3 2抑能快閃記憶體24進行 内部程式驗證。 其次王機電腦22發送資料流設定指令給快閃記憶體24之

1250529 A7 B7 五、發明説明（14 ~~———--—-— — 者…面4 0俾獲得態154。於態154，指令使用者介 面4 0係於资祖、、士 、 、/、针机^定態（亦即D S設定態）。於態154，輸出 "" 5輸出狀態信號。資料流設定態154讓寫入態機器 决門屺fe體2 4讓資料字元流程式規劃入快閃記憶體 陣列2 0。於一 3 #曲点 、〃、租實施例，資料字元流無需循序位址。於 具體實施例，資料字元流係用於循序位址。於態154, 指令^用者介面40、寫入態機器2 8及特殊程式規劃模式電 路3 2白係於#料流設定模式的等候欲流入資料輸入快閃記 憶體24用以儲存於陣列2〇。 其z人發生事件為資料由主機處理器2 2透過資料匯流排104 /,ib入丨夬閃记丨思體2 4。於本發明之一具體實施例，資料匯流 排104寬16位元，各個資料字元為16位元寬之資料字元。 資料流為一系列欲窝入快閃記憶體陣列2〇之資料字，始於 起點位址。於一具體實施例，資料字元流無需循序位址。 於另一具體實施例，資料字元流係用於循序位址。起點位 址由主機處理器2 2透過位址匯流排1〇2發送至快閃記憶體 24。一旦資料透過資料匯流排1〇4被發送至快閃記憶體 2 4，快閃圮憶體指令使用者介面4 〇進入態I%，態156為資 料流怨。於態156 ’輸出多工器4 5輸出狀態信號。於態 156，寫入悲機器2 8及特殊程式規劃模式電路3 2也係於資 料流態。 於資料流態期間，資料字元流由主機處理器22透過資料 匯流排104被送至快閃記憶體2 4。寫入態機器2 8及電路3 2 讓資料流字元被儲存於快閃記憶體陣列2〇之位址。於一具 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) l25〇529

五、發明説明（15 ) —~~~~~—~~一—~~—~一~~ 月旦男施例，位址為非循序。於該具體實施例，主機處理器 22透過位址匯流排102發送多種位址，而未持續發送原先 位址。於另一具體實施例，主機處理器22透過位址匯流排 102發送的位址仍屬原先起點位址。寫入態機器2 8及電路 32循序步進通過位址計數器63，造成資料字元被儲存於快 閃記憶體陣列2 0内部之一系列循序位址。 如圖7所示，被發送的資料等於資料χ，資料又指示一系 列資料字被發送至快閃記憶體24。於一具體實施例，位址 等於前一位址，其仍然為資料流的起點位址。但於另一具 體實施例，可發送各個位址。指令使用者介面4〇、寫入態 機器2 8及特殊程式規劃模式電路3 2維持於資料流態156， 直到遭遇資料流結束條件。 " 證、指令-資料-驗證等。 為程式規劃後，寫入態賴 器位元7於邏輯1態指示 劃。 資料流態156與先前技藝之程式規劃作業不同。於先前技 蟄之程式規劃作業，如圖3所示，對資料流之每個資料字 凡’將有一個程式規劃指令40Η，接著為單一資料字及位 址，接著為程式驗證。換言之，先前技藝為了程式規劃第 二資料字元與第二位址，任一程式規劃指令40Η須被發送 給快閃記憶體。第二資料字及位址被發送至快閃記憶體， ，後進行程式驗證作業。如此於先前技藝，當步進預 疋位址時，將發生順序指令-資料_驗證、指令_資料-驗 寫入態機器進入 於先前技藝，於各個字元經驗證 器進入「就序」態，如狀態暫存 ，假設資料字元經過適當程式規 1250529 A7 B7 五、發明説明 相反地，於參照圖7所示本發明之具體實施例，窝入賤 機器28於態156維持忙碌，直”個資料字元之完整㈣ 流被程式規劃入快閃記憶體陣列2〇為止。寫入態機器以之 忙=」態係以邏輯〇儲存於狀態暫存器83之位元7指示。 參恥圖7說明《特殊程式規劃模式順序假設欲程式規劃 的圮丨思體區塊先前已經經抹消。對快閃記憶體陣列Μ，當 快閃胞元被抹消時，快閃胞元儲存邏輯i。當快閃胞元: 程式規劃時’快閃胞元儲存邏輯Q。為了抹消快閃陣列 2〇，快閃陣列20必須一次抹消一區塊。換言之一個資料區 塊'可被抹消的最小資料單位。當一個資料區塊被抹消 時，邊區塊内邵的各個胞元變成儲存邏輯丨。快閃記憶體 車歹】2 0之各別位元或胞元可由邏輯i態程式規劃成邏輯〇 怨。雖言如此，各別位元無法由邏輯〇態被程式規劃為邏 輯1態。若試圖未經抹消區塊而程式規劃位元或胞元由邏 輯〇怨至邏輯1態，則各別胞元單純不回應（換言之不會保 有電荷或維持該態）。 、圖8顯示於特殊程式規劃模式期間關聯資料流態156之程 序202。於處理方塊2〇4’快閃記憶體24於特殊程式規劃模 式期間，快閃記憶體24透過資料匯流排104接收來自主機 處理器22的資料。送至快閃記憶體24之資料為資料流，資 料成係始於快閃記憶體陣列2 〇内部起點位址之資料字元 〇。於處理方塊2 0 ό ,寫入態機器2 8及特殊程式規劃模式 包路3 2致使快閃記憶體陣列2 〇被致能進行程式規劃。 於處理方塊208，寫入態機器28開始將由主機處理器22 ——. -19 - 本紙張尺度標準7^:s) A4規格 ---— 1250529 A7

五、發明説明（17 送出的資料流之第—資料字程式規劃成陣列2G。由於快閃 1己憶體性質，唯有欲由邏輯丨程式規劃成邏輯〇之資料字元 才實際被程式規劃。於程式規劃前，於欲程式規劃之陣列 2 0區塊的各個“ 7L已經於邏輯i態（亦即卿關）。需要由 1變為0的位元係經由程式規劃各別胞元而被程式規劃。 於處理万塊208，只有單一程式規劃脈波被用於各個欲程 式規劃的胞兀。換言之於特殊程式規劃模式期間，如同非 特殊程式規龍式操作期間之—般情況，多重程式規劃脈 波未被送至各個胞元。如此有助於加速字元的程式規劃。 若特殊程式規劃模式欲用於工廠測試快閃記憶體24，則新 製快閃記憶體24，如此單一程式規劃脈波通常足以成功地 程式規劃快閃記憶體胞元。此係與老舊快閃記憶體相反， 後者於正常程式規劃模式需要多重程式規劃脈波讓一胞元 完整程式規劃。 於處理方塊210,寫入態機器28及特殊程式規劃模式電路 3 2核對資料流結束條件。核對係經由檢查資料匯流排 及位址匯流排102，了解此等匯流排是否有適當結束資訊達 成。若資料匯流排104及位址匯流排102繼續指示欲發送額 外資料字，其意圖被程式規劃成快閃記憶體2〇，則處理 202移動至處理方塊212。於處理方塊212，寫入態機器^遞 增内部快閃記憶體位址計數器6 3而步進至次一位址。於一 具體實施例，位址為循序。於另一具體實施例，位址為非 猶序，主機22發送各個位址。該另一具體實施例中，位址 计數器未遞增。取而代之，次一位址係接收自主機2 2。處 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1250529 A7 B7 五、發明説明（18 ) 理流程隨後返回處理方塊208。一具體實施例中，欲程式規 劃之次一字由内部位址計數器6 3指示，被程式規劃於快閃 言己憶體陣列2 0之次一位址。於另一具體實施例，次一位址 來自主機2 2。然後處理流程繼續前進至處理方塊21〇。寫 入態機器28及特殊程式規劃模式電路32經由監視資料匯流 排104及位址匯流排1〇2，而再度核對資料流結束條件。若 未遭逢資料流結束條件，則於處理方塊212，内部位址計數 器6 3再度藉寫入態機器2 8遞增。於另一具體實施例，取而 代足，次一位址係來自主機2 2。然後處理流程前進至處理 方塊208，資料流之次一字元藉寫入態機器2 8及特殊程式 規劃模式電路3 2被程式規劃入快閃記憶體陣列2 〇。若内部 位址計數器6 3指示，該字元被程式規劃至次一位址。另一 具體實施例中，次一位址取而代之係來自主機22。然後處 理流程再度前進至處理方塊21〇，此時核對資料流結束條 件-〇 由處理方塊208移動至處理方塊21〇至處理方塊212，及返 回處理方塊208之順序持續至資料流中全部資料字元皆被程 式規劃為止。 特殊程式規劃模式電路32確保於特殊程式規劃模式期間 於該資料流未由快閃記憶體24執行内部程式確保。如此資 料流藉主機處理器22透過線路26發送至快閃記憶體^未 被王機處理器22發送的任何指令所中斷。換言之，主機處 理器22未對快閃記憶體24欲程式規劃的資料流中的各個字 兀运出分開程式指令。快閃記憶體24也未對任何欲程式規 本紙張尺度適财關家鮮~———^—— 1250529 A7 B7 五、發明説明（19 劃於快閃記憶體2 4之資料字元執行内部程式驗證。 多種資料流結束條件對多個具體實施例皆屬可能。於一 具體實施例，於資料流條件期間，相同位址係於匯流排ι〇2 發送。若主機處理器2 2變更於位址匯流排1〇2發送的耦合 FFFFh資料字元位址，則該條件變成資料流結束條件。^ 舌之’寫入態機器28及特殊程式規劃模式電路32核對位址 匯流排102的位址以及資料匯流排1〇4的資料字元，若發現 位址改變及對應FFFFh資料字元，則發現已經觸發資&流 結束條件。於該具體實施例之變化例，變更位址無需伴隨 著FFFFh資料字元來觸發資料結束條件。 另一具體實施例，其仰賴主機2 2發送各個資料位址，資 料結束條件係發送與]?^171^11資料字元耦合最末位址相同的 位址。對该具體實施例之變化例，相同位址無需伴隨 FFFFh資料字元來觸發資料結束條件。 表本發明之另一具體實施例，相對於態156之資料流結束 仏件係由主機處理器2 2發送全邏輯丨資料字於資料匯流排 104至快閃記憶體24。換言之，資料流之最終資料字規定 為F F h於本發明之一具體貫施例，於工廠之特殊程式 規劃杈式期間測試快閃記憶體24，故測試規格陳述用於測 4目的之欲程式規劃資料流中最末資料字元要求含有全部 邏輯1的資料字元。 本發明之另一具體實施例中，測試規格要求於資料流期 間送出的位址匯流排1〇2的位址對各個記憶體字元遞增。換 a 於此特殊程式規劃模式資料流條件期間，由主機處

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理器2 2透過資料匯流排綱發送的新資料字元之位址遞 增。於該具體實施例，資料流結束條件係由下述情況觸 發’經由位址匯流排1()2的位址未柄合—個打川資料字元 遞增而觸發。換言之，資料流終點係由對資料流中搞合 FFFFh資料字元之最末字元留在相同位址指示。寫入態機 器28及特殊程式規劃模式電路32將核對此種資料流結束條 件於具岐·只私例之變化例，即使未伴隨ρ ρ F F h資料字 元，位址未遞增情況觸發資料結束條件。 如圖8所示，若於處理方塊21〇偵測得資料流結束條件， 則處理流程前進至處理方塊214。於處理方塊214，寫入 態機器28及特殊程式規劃模式電路32抑能進一步程式規劃 脈波，故無額外字元被程式規劃於快閃記憶體陣列2〇。處 理流程前進至處理方塊216，造成寫入態機器28及特殊程 式規劃模式電路3 2抑能快閃記憶體陣列2 〇之進一步程式規 劃。然後處理流程移動至處理方塊21 8，於該點，資料字 元流程式規劃入快閃記憶體陣列2 0結束。 於本發明之一具體實施例，於快閃記憶體陣列2〇區塊邊 界未作為資料流結束條件。換言之，資料流程式規劃可於 快閃記憶體陣列20内部跨區塊邊界。如此，假設各區塊先 前已經被抹消，即使跨快閃區塊邊界，資料字元之程式規 劃仍然持續未中斷。 返回圖7，一旦快閃記憶體陣列2 4接收到資料結束條 件’則處理流程由態156返回態152。於態152，指令使用者 介面係於特殊程式規劃模式態，輸出多工器4 5輸出狀態信

1250529 五、發明説明（21 號。即使資料流已經被程式規劃，快閃記憶體24仍然留在 特殊私式規s!j才旲式態。雖言如此，直到此點皆未藉快閃記 憶體24進行内部驗證步驟156期間資料流是否被成功 式規劃。 特殊私式規劃挺^處理流之次—操作係執行快閃記憶體 24外部的程式驗證。外部驗證處理流程始於主機處理器μ 透過線路26發送讀取陣列指令給指令使用者介面㈣。如圖 7所π，發迗給快閃記憶體24之讀取陣列指令造成處理流 #移動至j 158 °於邊158 ’指令使用者介面4 G係於讀取陣 列毖（吓即RD陣列態）。輸出多工器45輸出讀取陣列信 號。於態158期間，主機處理器22讀取於態156之資料流期 間已經被程式規劃入快閃記憶體陣列2〇的資料。於態158 期間，主機電腦22讀取資料，驗證資料流之資料字元是否 成功地被程式規劃入陣列2 〇。 圖9顯示於快閃記憶體24之特殊程式規劃模式期間外部 程式驗證程序250。於處理方塊252,主機處理器22透過線 路26發送讀取陣列指令給指令使用者介面4〇。然後處理流 程移動至處理方塊254，此時快閃記憶體2 4設定資料比較 位準為驗證位準。 於處理方塊254，替代資料比較器8丨對資料字元執行内部 程式驗證，資料字元未接受内部驗證，即使使用邊際感應 方案進行感應亦如此。處理流程移動至處理方塊256。於處 理方塊256 ’主機2 2發出|買取指令給指令使用者介面$ 〇而 讀取一個資料字元，該字元為已經被程式規劃於快閃記憶 1 _ 24 - 本紙浪尺度適用中襲家標準(CNS) A4規格(210 X 297公董） * "------- 1250529 A.7 _______ Β7 五、發明説明（22 ) 體陣列20之資料流的第一資料字元。當接收到來自主機處 理器2 2的讀取指令時，指令使用者介面4 〇、寫入態機器 28及特殊程式規劃模式電路3 2將造成第一資料字元透過資 料匯流排104被發送至主機處理器22。 寫入怨機器2 8及特殊程式規劃模式電路3 2致使就快閃記 憶體陣列20之讀取操作係出現於程式驗證電壓位準。如此 於處理方塊256,寫入態機器28及特殊程式規劃模式電路 32造成使用邊際感應方案。升高讀取電壓被施用至程式規 劃胞το。電流IPMRGN係由含該程式規劃胞元該行的程式規劃 邊際偏壓讀值導出，電流IpMRGN饋入帶參考電流11>]^；之感應 放大器117a-117p之一，參考電流Ipm^自工廠設定程式參考 屯路111之電泥。若IPMRGN低於IpREF，則感應放大器Hh-mp之 特定感應放大器輸出〇。若IpM腦係大於1?·，則感應放大器 llhll7p之感應放大器輸出邏輯1。此等操作使用各個感應 放大器117a-117p對全部字元位元並聯進行。 移動至處理方塊258,主機處理器22執行外部驗證第一資 料丰元。本發明之一具體實施例中，驗證操作258為比較操 作，其中主機處理器22使用處理電路33來比對接收自快閃 記憶體陣列24之資料字元與儲存於記憶體34之記憶體字 元。儲存於記憶體34之記憶體字元為原先主機處理器22意 圖儲存於快閃記憶體陣列20的字元。如此，主機電腦22使 用記憶體3 4儲存主機處理器22發送給快閃記憶體24之資 料流作為資料流操作的一部分。然後，於記憶體3 4之資料 比較儲存於快閃記憶體陣列22之資料俾執行外部資料驗

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A7 B7 五、發明説明（23 證。 然後處理流程移動至處理方塊260。於處理方塊260，主 機22透過線路26發送另一讀取指令給指令使用者介面 4 0。如此造成主機2 2透過資料匯流排1〇4由快閃記憶體陣 列2 0謂取資料流之第二資料字元。於處理方塊26〇，主機 2 2也透過位址匯流排1〇2發送欲讀取資料字元位址至快閃 兄fe f豆2 4。於處理方塊260，快閃記憶體2 4之寫入態機器 2 8及特殊程式規劃模式電路3 2使用邊際電壓感應位準，對 第二資料字元執行讀取作業，並透過資料匯流排1〇4發送第 二資料字元至主機處理器22。 然後處理流程移動至處理方塊262。於處理方塊262，主 機22對欲程式規劃之資料字元執行第二資料字元驗證（亦 即比對）。比對係查核資料字元是否已經於資料陣列2〇成 功地被程式規劃。 處理流程持續進行。主機22發㈣取指令連同位址給快 閃記憶體陣列24而讀取次—資料字元。快閃記憶體24回應 於此’執行於邊際感應位準的讀取，且透過線路26發送讀 取資料字元給主機處理器 ^ Z Z然後王機處理器2 2就次一資 料字元執行驗證。 / 處理流程持續進行。最攸力人声 ,,, 取、、、；&處理万塊270,主機處理器22 1買取資料流之最末資料念 ”恭m ”料子7^。义處理方塊270,主機處理器 2 2發运唄取指令及位址給彳 、 、 ‘丨思月豆2 4。快閃記憶體2 4 ^回應係使用邊際電壓讀取最一 恭、、〜、田士、欠 取禾貝枓子兀，且透過線路2 6 發运孩取末資料孝分认士泌+ 、'、口機處理器2 2。然後處理流程移動 26 1250529 A7 B7 五、發明説明（24 ) 至處理方塊272。於處理方塊272，主機處理器22經由相對 於儲存於記憶體34之資料流之最末資料字元執行比對而驗 證該最末資料字元。 然後外部驗證程序250移動至處理方塊274。於處理方塊 274 ’王機處理器2 2核對於主機處理器2 2所監督之外部驗 證過程中，於資料流的全部字元是否成功地比對。若相對 於意圖程式規劃於快閃記憶體2 4之資料字元，全部資料字 元皆成功地比對，則處理流程移動至處理方塊276，此時結 束外部驗證程序。 若於處理方塊274,主機處理器22獲得結論為並非全部字 元白被成功地比對作為外邵驗證的一部分，則處理流程移 動至處理方塊278。於處理方塊278，主機處理器2 2重新程 式規劃不合格的資料字元。重新程式規劃方式為主機處理 器2 2透過線路2 6發送資料流設定指令給快閃記憶體2 4的 指令使用者介面4 0。於圖7顯示為由態158移動至態154。然 後主機處理器22透過線路26發送具有位址的資料字元給快 閃記憶體2 4。如此造成指令使用者介面4 〇由態ι54前進至 態156。於態156，不合格資料字元以流線方式再度被程式 規劃入快閃記憶體陣列2 0。若只有一個不合格資料字元， 則於各別位址只有該不合格資料字元被重新程式規劃入快 閃記憶體陣列2 0。 然後’主機處理器2 2發送資料流結束觸發信號給快閃記 憶體2 4。然後指令使用者介面4 〇由態ι56跳至態152。圖9 所示外部驗證處理流程250移動至處理方塊280。於處理方 -27- —--- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1250529 A7 B7 五、發明説明（25 塊280 ’主機處理器2 2執行經過重新程式規劃字元之外部 讀取及驗證。特別，主機處理器22透過線路26發送讀取陣 列指令給指令使用者介面40。然後指令使用者介面由態 152移動至怨158 ’如圖7所示。主機處理器2 2相對於各個經 過重新程式規劃之資料字元發送一個讀取指令。快閃記憶 骨豆陣列2 4於邊際感應位準讀取重新程式規劃的資料字元， 且透過線路26發送該等字元給主機記憶體22。然後主機處 理器2 2驗證（亦即比對）其接收的各個資料字元與儲存於刮 接襯塾冗憶體3 4之預期資料字元。 然後處理流程移動至處理方塊282，如圖9所示。於處理 方塊282,主機處理器22核對是否有任何重新程式規劃的 子7L未被驗證，如此未通過外部驗證測試。若有任何重新 私式規劃之貝料字元仍然不合格，則處理流程移動至步騾 286表步驟286 ’主機處理器2 2對快閃記憶體2 4之程式規 劃發現錯誤。換言之於步騾286，主機處理器指示快閃記憶 體24未通過作為特殊程式規劃模式一部分之測試。 於本發明之另一具體實施例，若於處理方塊274，並非全 部字元皆被成功地比對，則主機處理器22將跳出特殊程式 規劃模式，試圖使用普通程式規劃技術（涉及藉快閃記憶 體Μ進行内部驗證）重新程式規劃不合格的資料字元。作 為重新程式規劃之-部分，快閃記憶體24將對各字元施加 複數個程式規t]脈波，意圖程式_該等字元。若於該替 代程序中，重新程式規劃之字元未能成功地被重新程式規 劃，則快閃記憶體24於狀態暫存器83指示未能重新程式規 1250529 A7 B7 五、發明説明（26 劃該等資料字元。 仁杰處理方塊282，若主機電腦判定全部經過重新程式規 剎的字元皆被正確地驗證，而無任一者未能被適當程式規 ^ /、】處理程移動至處理方塊284。於處理方塊284，主 機處理器指示快閃記憶體陣列對程式規劃資料字元流的測 試成功地結束。 杰特殊私式規劃模式期間，若指令使用者介面4 0接收到 任何無效指令，則指令使用者介面4〇經常係移動至態 158，態158為讀取陣列態。 一主機處理器於特殊程式規劃模式期間完成其全部測 試，則主機處理器將希望跳出特殊程式規劃模式。無論快 閃記憶體24是否通過主機處理器22所做多種程式規劃測 试，主機處理器2 2皆希望跳出特殊程式規劃模式。 為了跳出特殊程式規劃模式，主機處理器2 2透過線路2 6 發运跳出特殊程式規劃模式指令給快閃記憶體2 4。跳出特 殊私式規劃模式由快閃記憶體2 4之指令使用者介面4 〇接 收。然後指令使用者介面進入態16〇。於態16〇，指令使用 者介面係於狀態態。於態160,輸出多工器45輸出狀態信 號。於態160，快閃記憶體陣列24不再處於特殊程式規劃 杈式。一旦快閃記憶體陣列不再處於特殊程式規劃模式， 則快閃圮憶體陣列2 4可執行其尋常的内部程式驗證作業。 本發明之一具體實施例中，特殊程式規劃模式可對快閃 記憶體24永久性抑能。於一具體實施例，永久性抑能係於 快閃記憶體2 4於特殊程式規劃模式期間成功地完成程式規 :297公釐） 1250529 A7 B7 五、發明説明（27 j "、J 4後進行。特殊程式規劃模式被抑能，，睛買快閃記憶 把2 4之客戶操法進入特殊程式規劃模式。換言之，對該具 體實施例，特殊程式規劃模式為排它地用於工廒測試的特 殊工廠程式規劃模式。 為了永久性抑能特殊程式規劃模式，處理流程移動至態 162。於態162,主機處理器22透過線路26發送抑能特殊程 弋規W模式扣令給扣令使用者介面4 〇。然後處理流程前進 土處理方塊164。於處理方塊164，快閃記憶體2 4永久性抑 能特殊程式規劃模式。特別於處理方塊164，寫入態機器 2—8及特殊程式規劃模式電路32設纟内部暫存器或·(内 谷可足址記憶體），阻止寫入態機器28及特殊程式規劃模 j電路32進一步進入特殊程式規劃模式。當特殊程式規劃 模式被永久性抑能時，終端使用者不再進入特殊程式規劃 模式。如此表示即使主機電腦22欲發送特殊程式規劃模式 指令給快閃記憶體24，寫入態機器及電路32也不允許快閃 記憶體陣列進入特殊程式規龍式。#殊程式規劃模式被 抑能，隨後快閃記憶體陣列的程式規劃於其正常模式進 仃，包括對各次程式規劃一個資料字元進行内部程式驗 證。 另一具體實施例中，此種特殊程式規劃模式可被半永久 f生抑此半永久性抑能方式係設定一位元為控制電路3 2及 寫入態機器2 8之代碼。於該替代具體實施例，某些指令順 序可用來變更特殊程式規劃模式的抑能。該等指令順序將 不告知使用者反而僅為快閃記憶體製造者所已知。又另一 _________-30- 本紙張尺度it财闕家鮮(CNS) Α4·(21()Χ297公董)—--——---— 1250529 A7 B7 五、發明説明（28 ) 具體實施例中，就特殊程式規劃模式之抑能電路雖然係位 在暫存器或CAM，可由製造商存取與變更，即使該位元或 暫存器被設定為永久抑能特殊程式規劃模式亦可存取與變 更。 於一具體實施例，將一特殊程式存取碼載入指令使用者 介面40，致能記憶體之特殊程式規劃模式。容後詳述，隨 後多個字元可被程式規劃入記憶體。因特殊程式規劃模式 被致能，故内部驗證被抑能。然後退出記憶體之特殊程式 規劃模式。 圖9 A顯示一具體實施例之另一種程式規劃順序。首先， 於處理方塊300讀取狀態暫存器。於一具體實施例，當狀態 暫存器讀取0時，程式（PGM)相準備開始，如處理方塊302 所示。其次於處理方塊304，資料寫入記憶體。如處理方塊 306所示，資料被連續發送至程式時間（Xns)失效（亦即逾時） 為止。其次於處理方塊308，核對最末資料。若最末資料字 元未被發送至記憶體，則程式處理如處理方塊304、306所 示重複進行。若最末資料字元被送至記憶體，則程式相經 由將FFFF寫於區塊位址而結束，如處理方塊310所示。 圖9B顯示一具體實施例之替代驗證順序。驗證可由外部 驗證處理器或由記憶體内部驗證處理器（若被致能）完成。 首先，於處理方塊312、31 3核對狀態，判定驗證相是否就 序。其次，於程式規劃相期間發送的相同資料字元於處理 方塊314再度被送至記憶體，再度被發送的資料字元比較於 程式相期間發送至記憶體之資料字元。至於替代例，資料 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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五、發明説明 I 牟元可於程式規劃相期間送至記憶體及第二記憶體。一具 體實施例中，若於驗證步騾314期間未能驗證任一字元，則 整個夺元方塊如前述被重新程式規劃入記憶體。然後重複 驗證。於另一具體實施例中，若於驗證步驟314期間未能驗 從任牟元’未驗證的字元必須被重新程式規劃且重複驗 證。其次，於處理方塊3 1 5、316核對狀態，判定是否進行 驗證相。若最末資料字元經過驗證，則如處理方塊318所 示’經由將FFFF寫至不同位址而結束程式規劃相。 圖10顯示包括雜湊之特殊程式規劃模式之程式規劃及驗 證程序320。用於圖1 〇所示操作320，概略適用圖7所示處理 流程，但藉快閃記憶體2 4加入雜湊除外。 於操作320 ’有關聯各資料字元之雜湊作業，替代關聯讀 取各資料字元的驗證作業。於資料流之程式規劃終點，有 個涉及比對雜湊值的單一驗證步騾。 如圖1 0所示，程式流程320始於處理方塊322。於處理方 塊322，快閃記憶體陣列24進入特殊程式規劃模式。如此 快閃記憶體陣列2 4藉主機處理器發送特殊程式指令給快閃 記憶體24而進入特殊程式規劃模式態152。 處理流程移動至處理方塊324。於處理方塊324，資料流 $又足指令藉主機處理器2 2透過線路2 6發送至快閃記憶體陣 列24。如此進入態154。 處理流程移動至處理方塊326 ’此時，主機處理器2 2透過 線路2 6發送資料流的第一資料字元給快閃記憶體2 4用以程 式規劃入陣列2 0。指令使用者介面4 0之態移動至態156， 一 -32· 本紙張尺度適用中國國家標準(CNS) Αϋ(21〇 Χ 297公釐）~~~~~~ 一~~~" !25〇529 A7 B7 五、發明説明（30 ) 其為資料流態。於態156,快閃記憶體接收被程式規劃入快 閃記憶體陣列2 0之資料字元流。於一具體實施例，資料字 元流無須循序位址。於另-具體實施例，資料字元流係用 於循序位址。 處理流程前進至處理方塊328，於該處，快閃記憶體陣列 對已經被程式規劃的第—資料字元執行雜湊處理。於處理 方塊328執行的雜湊為動態雜凑，原因在於其係相對於各個 程式規劃入快閃記憶體陣列2〇之資料字元執行。換言之， 每次對一個字執行雜凑作業。 於處理方塊328,寫人態機器28及特殊程式_模式電路 32經由讓第-資料字元通過雜凑演算法演算而執行雜凑， 將資料濃縮成為更小的資料字元’該字元為雜凑演算法之 輸出。寫人態機器28及電路32暫時儲存處理方塊328產生 的雜凑值於快閃記憶體陣列2G内部位置。陣列观儲存雜 演算法。於本發明之另-具體實施例，寫入態機器28及 電路32係以微代碼儲存雜湊演算法於窝入態機器μ。 然後處理流程移動至處理方塊33〇。於處理方塊33〇，第 二資料字元被程式規劃人快閃記憶體陣列2()。此乃資料流 之第二資料字元。 斤處理流程移動至處理方塊说，於該處，快閃記憶體Μ =資!!字元執行雜凑操作，該第：資料字元已經連同 -貪料竽元之雜湊而被程式規劃。換 =-雜凑作業結果及第二資料字元二者作::::: …輸入雜湊中間輸出’該輸出信號係儲存於快閃記 -33 1250529 A7

體陣列2 0。 處理流程靖資科流之次一系列資料字元繼 :資料字元被程式規劃入快間記憶體陣列2〇 =24對各個經程式規劃的資料字元執行動態雜凑。^ 遺异法使用新程式規劃資料字元，以及先前雜凑操社 ^形成新雜凑值，結果儲存於陣列2Q。處理流程％二續 則進至處理万塊3 50，此時資料流的最末字元藉快閃纪悻 =程式規劃入陣列2〇。於處理方塊352，寫入態機器 及特殊程式規劃模式電路32致使雜凑演算法 執行的最末資料字元以及料„法的先前“執行= 作業。結果所得雜湊值儲存於陣列2 〇。 然後處理流程前進至處理方塊354。於處理方塊354,主 機處理器22比對儲存於快閃記憶體陣列2〇之雜凑值與主機 處理器22已經儲存於記憶體34之雜湊值，俾判定其是否相 等儲存Λ憶體3 4之雜湊值為儲存於記憶體3 4之資料流字 元的動態雜湊結果，該等字元由主機處理器22發送用以程 式規劃入快閃記憶體24。換言《，主機處理器22對欲程式 規劃入快閃記憶體24之資料字元，執行如同快閃記憶體“ 之相同雜湊續算法。若儲存於陣列2 〇及記憶體3 4之雜湊值 相同，則處理流程移動至處理方塊356，其表示資料流的資 料字元皆已成功地被程式規劃入快閃記憶體24。原因在於 雜湊作業表示高度可能雜湊作業結果為獨特值。雜湊值比 對的可能性極低，即使資料流字元未能成功地被程式規劃 入快閃記憶體24亦如此。若於處理方塊354比對雜湊值， 本紙張尺度相中S S家標準(CNS) Α4規格(灿X 297公箸) 1250529 A7 B7 五、發明説明（32 則相當可能資料流成功地被程式規劃入快閃記憶體2 4。 一旦完成雜湊技術320，主機處理器2 2將使快閃記憶體 2 4退出特殊程式規劃模式。 於處理方塊354,若主機處理器22決定雜湊值不相等，則 處理流程移動至處理方塊358 ,此時主機處理器2 2指示快 閃記憶體2 4之程式規劃錯誤。若雜湊值不相等，則高度可 能一或多個資料字元未成功地被程式規劃入快閃記憶體 24 ° 於本發明之一具體實施例，若於處理方塊358指示錯誤情 況，則對資料流的全部資料字元重複雜湊處理流程32〇。 於本發明（另一具體實施例，若於處理方塊358指示錯 戾、’則特殊程式規劃模式被退出，主機處理器2 2試圖使用 正常程式規劃技術（涉及藉快閃記憶體24作内部程式驗證） 重新程式規劃快閃記憶體24。 万；本發明〈另-具體實施例，處理流程32()除了動態雜湊 經程式規劃的資料字元外，也包”Μ存於㈣記憶體 =之狀態資訊。狀態資訊可包括儲存錄態暫存州的狀 態值以及其它狀態資訊。主機處理器22可於其記憶體㈣ 存由雜湊資料流字元所得預期雜凑值，以及得自快閃記憶 月丘預期狀悲貝訊。除了資料字元外，雜漠狀態資訊將 ^午主機處理器22除了正確程式規劃資料流之外也查核快 =憶體24是否正確操作。例如若出現區塊錯誤，則另一 基Ί序可捕陷該項錯誤。若狀態資訊及資料字元經雜 湊，則窝入態機器28及特殊程式規劃模式電路32將忽略雜 '35- 本紙 A4*^( 1250529 A7 ____ B7 五、發明説明（33 ) ——~" — — ~~ 湊演算法的執行。 圖U說明進入特殊程式規劃模式之另一種程序4〇h替代 使用單一特殊程式規劃模式指令由主機處理器2 2發送給快 閃記憶體24，程序402使用終端使用者無法遵循的指令順 序。如此私序402讓終端使用者較可能進入特殊程式規劃模 式製1^商維持程序402保密，例如使用此種程序進行快閃 記憶體2 4之工廠測試。 特殊順序402操作如後。主機處理器2 2透過線路2 6發送 讀取陣列指令給指令使用者介面4〇，造成快閃記憶體24進 入匕、404。於怨404，指令使用者介面處於讀取陣列態，輸 出多工器4 5輸出讀取陣列信號。於態404，快閃記憶體2 4 非於特殊程式規劃模式。若主機處理器22發送程式設定指 令給指令使用者介面4 〇，則處理流程移動至態418，其中 才曰令使用者介面40處於程式設定模式，輸出多工器45輸出 讀取陣列信號。另外，若處理流程始於態4〇4，主機處理器 2 2發送抹消設定指令給指令使用者介面4 〇，則指令使用者 介面40移動至態416，其中指令使用者介面4〇處於抹消設 定態，輸出多工器4 5輸出讀取陣列信號。 若處理流程始於態404,則為了進入特殊程式規劃模式， 主機處理器2 2於匯流排2 6之循序匯流排週期發送一系列特 殊程式規劃模式指令給快閃記憶體24。當第一特殊程式規 劃模式指令係由主機處理器22發送時，指令使用者介面4〇 進入悲406，其為特殊程式規劃模式i號態，以及輸出多工 | 器指示讀取陣列信號。

, I 適用中國ϋ標準(CNi) A4規格(21GX297公釐)— ~_—---

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若指令使用者介面4 Ο處於特殊程式規劃模式態1號，其 為處理方塊406，接收任一特殊程式規劃模式指令，造成指 令使用者介面4 0進入態408，其為特殊程式規劃模式2號 怨，輸出多工器4 5輸出讀取陣列信號。主機處理器2 2發送 給指令使用者介面40之另一特殊程式規劃模式指令造成跳 二怨410 ’其為指令使用者介面4 〇之特殊程式規劃模式3號 ®，而輸出多工器4 5輸出讀取陣列信號。 /、b循序特殊程式規劃模式指令造成指令使用者介面4 〇 處於類似態。若送出n“特殊程式規劃模式指令，則態412 由指令使用者介面40進入。於態412，指令使用者介面4〇 處万“争殊程式規劃模式n_ i態，輸出多工器4 5輸出讀取陣 列信號。 於態4〇6、408、_及412，快閃記憶體24非於真正特殊程 當指令使用者介面4〇係於態鄕、罐、糊及 412時’非特殊程式規龍式指令被指令 可，成指令使用者介面進入正常態，例如讀取陣歹: 、、 私式设疋態418、或抹消設定態416。換言之， 進入特殊程式規劃模式。 曰 面跳：:/係於第n個匯流排週期接收，則指令使用者介 用者介：:4:f為特殊程式規劃模式。於態414，指令使 面係於真正特殊程式規劃模式態，以 45輸出狀態信號。 输出夕工态 〜圖u之處理流程402,主機處理器發送要求順序的特 本紙張尺度適用中 ' "' ".....11 11 "» I II ...... I »" I II ΙίΙΙΙ——η— &標準(CNS) Α4規格(210X297公釐） 37- 1250529 五、發明説明

殊程式規劃模式指令爽讜&叫、i 祛砝p來快閃記憶體進入態414,態414為 特殊私式規剎楱式態。一旦 體2 4處於態4 i 4，則i切…“吏用者，I面4 〇及快閃記憶 機處理哭22Ί ’、田在特殊程式規劃模式態’直到主 出跳出特殊程式規劃模式指令，致使快閃記 ^進悲160’態⑽為指令使用者介面40之狀態態。 如此’唯有—系列n個特殊程式規劃模式態。於本發明 一具體實施例，整數“ n，，A τ n 主-+ 要n為10，表不有1〇個特殊程式規劃 模式指令。但其它η值亦屬可能。 』土万、圖1 1所tf替代具體實施例，於特殊程式規劃模式已 經被退出，俾於未來永久抑能程式402,造成快間記憶體 24進入特殊程式簡模式後，主機處理器Μ可發送抑能特 殊程式規劃模式指令給快閃記憶體24。換言之，主機處理 器22可發送抑能特殊程式規劃模式指令，該指令將永久性 抑能特殊程式規劃模式。 -有關私序402之替代之道亦屬可行。但可增加額外循環或 複雜程序來辅助防止使用者陷入特殊程式規劃模式。如此 可能對特殊程式規劃模式指令順序增加額外複雜度，更進 一步增加進入特殊程式規劃模式的困難。若特殊程式規劃 模式未被永久性抑能，則可能使用此等進一步保全措施。 例如快閃記憶體2 4製造商可能不想永久性抑能快閃特殊程 式規劃模式，原因在於製造商希望於快閃記憶體2 4於現場 由顧客使用後’使用特殊程式規畫彳模式來作快閃記憶體2 4 的故障排除。進入特殊程式規劃模式程序複雜，將有助於 防止使用者蓄意或意外地進入特殊程式規劃模式，但仍然 裝 訂 t

L -38- 本紙最尺度適用中國國家標準(CNS) A4規格(210X297公釐）

1250529 A7 ... _B7 _____________ 五、發明説明（36 ) 讓製造商業務代表遵循適當程序進入特殊程式規劃模式。 前文說明已經參照特定具體實施例說明本發明。但顯然 可未悖離隨附之申請專利範圍陳述之本發明之廣義之精髓 及範圍做出多種修改及變化。如此說明書及附圖被視為說 明性而非限制性。 圖式元件符號說明 20 快閃記憶體陣列 2 0 a - 2 0 χ 陣列方塊 22 主機電腦 24 非揮發性快閃記憶體 26 線路 28 控制電路 32 特殊程式規劃模式電路 33 處理電路 34 記憶體 40 指令使用者介面電路 4 1 程式規劃/抹消電壓開丨 45 輸出多工器 47 輸入/輸出邏輯 5 1 輸入緩衝器 52 輸入緩衝器 53 輸出緩衝器 54 輸出緩衝器 55 輸入緩衝器 6 1 位址輸入緩衝器 62 位址閃鎖 1 _ -39. I紙張尺度適用中國國家標準(CNS) R— 1250529 A7 B7 五、發明説明（37 63 位址計數器 7 1 X解碼器 72 Y解碼器 73 功率降低控制電路 74 Y閘控/感測電路 8 1 資料比較器 83 狀態暫存器 85 識別符暫存器 9 1 資料暫存器 102 位址匯流排 104 資料匯流排 106 控制匯流排 111 工廠設定程式參考電路 113 頁面緩衝器 115 資料進入緩衝器 1 17a-l17p 感應放大器 _40_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

1. A BCD 1250529 六、申請專利範圍 1. 一種進入一記憶體之一特殊程式規劃模式之方法，該方 法包含： 經由載入特殊程式存取碼於一狀態控制器而致能該記 憶體之特殊程式規劃模式，其中該記憶體包括用於程式 驗證之自動電路，以及其中進入該特殊程式規劃模式係 抑能由該記憶體所為的内部程式驗證； 程式規劃複數個字元至該記憶體，而無需該記憶體進 行内部程式驗證；以及 該退出記憶體的特殊程式規劃模式。 2. 如申請專利範圍第1項之方法，其進一步包含以一驗證 處理器藉由將先前送至該記憶體的複數個字元重新發送 而驗證該等複數個被程式規劃於記憶體的字元。 3. 如申請專利範圍第2項之方法，其中該驗證處理器為一 外部主機處理器。 4. 如申請專利範圍第2項之方法，其進一步包含致能藉記 憶體執行内部程式驗證，以及其中該驗證處理器係該記 憶體之一内部程式驗證處理器。 5. 如申請專利範圍第1項之方法’其中該驗證進一步包含： 決定於該等複數個字元的全部字元是否皆經過驗證； 若該等複數個字元中只有一個字元未經驗證，則重複 程式規劃該等複數個字元全體且重複驗證；以及 若全部多個字元經過驗證，則退出該記憶體之特殊程 式規劃模式。 6. 如申請專利範圍第2項之方法，其中該驗證進一步包括：

   本紙張尺度適用中國國家標準(CNS) A4規格(210 >< 297公釐) 1250529 A8 B8 C8 D8 六、申請專利範圍 決定於該等複數個字元中是否全部字元皆經過驗證； 若該等複數個字元中有任一字元未經驗證，則重複程 式規劃該未驗證的字元且重複該驗證；以及 若全部該等複數個字元經過驗證，則退出該記憶體之 特殊程式規劃模式。 7.如申請專利範圍第1項之方法，其中退出該記憶體特殊 程式規劃模式導致永久性抑能該特殊程式規劃使用者介 面。 8·如申請專利範圍第1項之方法，其中退出該記憶體特殊 程式規劃模式導致致能該記憶體之内部程式驗證。 9. 如申請專利範圍第1項之方法，其中該等複數個字元進 入記憶體之程式規劃包含對該等複數個字元中各個字元 的各個位元僅使用單一程式規劃脈波。 10. 如申請專利範圍第1項之方法，其中程式規劃該等複數 個字元進入該記憶體而無需該記憶體執行内部程式驗證 一直持續，直到遭遇程式規劃結束條件為止。 11·如申請專利範圍第1 〇項之方法，其中該程式規劃結束條 件為一預先選定的時間。 12.如申請專利範圍第1 〇項之方法，其中該程式規劃結束條 件為一結束位址。 13·—種進入一特殊程式規劃模式之裝置，包含： 一兒憶體，包含自動電路，除非其被抑能，否則執行 内部程式驗證； 特殊程式規劃模式電路，當該特殊程式規劃模式電路 1 一 2 本紙張尺度適用

   申請專利範圍 ^^-- 被致能時，抑能由該記憶體所進行的内部程式驗誇； 一主機處理器，包括： 用以於該特殊程式規劃模式期間發送複數個欲被程式 規劃入該記憶體的字元給記憶體之電路，而無需該記憶 體執行内部程式驗證；以及 用於在该特殊程式規劃模式的結束時退出該特殊程式 規劃模式之電路。 14·如申請專利範圍第13項之裝置，進一步包括驗證電路， 用於驗證該等複數個被程式規劃入該記憶體之字元。 15. 如申請專利範圍第1 4項之裝置，其中該驗證電路係該主 機處理器之一部分。 16. 如申請專利範圍第丨4項之裝置，其中該自動電路包括一 内部程式驗證處理器。 17·如申請專利範圍第丨4項之裝置，其中該驗證電路包括： 一第二記憶體，其係耦合至該主機處理器；以及 比較電路，其係用於比較儲存於該第二記憶體之複數個字 元與由該主機處理器自該記憶體讀取之複數個字元。 18·如申請專利範圍第17項之裝置，其進一步包括： 用於若該等複數個字元有任一字元未經驗證，重新程 式規劃全體複數個字元之電路。 19·如申請專利範圍第1 7項之裝置，其進一步包括： 重新程式規劃未驗證之各字組之電路。 2〇·如申請專利範圍第1 3項之裝置，其中用於退出特殊程式 規劃模式之電路抑能該特殊程式規劃模式電路。 本紙張尺度適财關家辟(CNS) A4規格; 1250529 申請專利範圍 A8 B8 C8 D8 21’如申凊專利範圍第1 3項之裝置，其中用於退出特殊程式 規劃模式之電路致能由該記憶體所進行的内部程式驗 證。 "（ 22. 如申請專利範圍第1 3項之裝置，其中當遭遇程式規劃結 束條件時，該特殊程式規劃模式電路被抑能。 23. 如申請專利範圍第22項之裝置，其中該程式規劃結束條 件為一預選定的時間。 24. 如申請專利範圍第22項之裝置，其中該程式規劃結束條 件為一結束位址。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)