CN117422029B - eFuse控制模块的验证方法 - Google Patents
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Abstract
本发明公开了一种eFuse控制模块的验证方法。为解决现有技术对芯片验证时存在验证盲点、验证功能点不完备等技术问题，本发明通过产生不同读写模式的随机数据激励序列和合法范围内的随机时序激励序列，并通过驱动器对二者组合后以随机时序发送至eFuse控制模块的接口和参考模型的接口，在比较结果计分板中，对比eFuseIP的输出数据与eFuse控制模块中寄存器数据、eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据，最后检查前述仿真所生成的日志和波形，确定是否发生时序违例，克服现有技术缺陷，解决了eFuse控制模块的验证技术问题，提升了芯片在流片前的验证准确性和全面性。本发明适于芯片验证领域。
Description
技术领域
本发明涉及一种验证方法，具体涉及一种eFuse控制模块的验证方法。
背景技术
芯片在设计时，常需要考虑数据的存储位置。电子熔断器（Electronic Fuse，eFuse）是一种可编程电子保险丝，由于具有非易失存储、一次性可编程的特性，被广泛用于芯片设计及验证之中。
由于eFuse技术成熟，市面上已存在多种半导体知识产权（IntellectualProperty，IP或IP核），在芯片设计阶段，只需按需购买eFuseIP，并增加对应的控制模块，便可将eFuseIP快速应用于自研芯片中。
根据元器件的不同，芯片可以分为模拟电路芯片与数字电路芯片两大类。为解决eFuse控制模块的验证问题，这两类电路分别已有下述的解决方法：
1）、对于模拟电路，可以通过元器件直接操作eFuseIP并观察操作现象的方法，来验证电路设计的正确性。
2）、对于数字电路，可以通过现场可编程门阵列（Field Programmable GateArray, FPGA）搭建元器件电路直接操作eFuseIP观察操作现象，也可以仿真eFuse网表，建立数据表格，仿真控制写数据后，通过对比表格与网表数据来验证其正确性。
与eFuse相关的一些现有技术，主要有：
现有技术1：CN116011367A，一种eFuse模块快速读写验证方法及系统；
现有技术2：CN112433970A，eFuse控制器、芯片及eFuse读写系统；
现有技术3：CN115688654A，一种用于FPGA验证启动的eFuse模型及FPGA验证启动的方法；
现有技术4：CN114492267A，一种模拟eFuse的电路模型及基于eFuse的模拟方法。
但是，前述基于模拟的、FPGA的验证方法并没有直接验证eFuse控制模块，存在验证风险（盲点）；此外，仅控制数据的控制系统不适用于带时序的控制系统，存在验证功能点不完备风险。
基于此，本发明提出一种eFuse控制模块的验证方法，以提升不同eFuse控制模块在芯片流片前的验证准确性和全面性，提高了芯片成功流片的概率。
发明内容
为了解决或部分解决上述部分或全部技术问题，本发明是通过如下技术方案实现的：
一种eFuse控制模块的验证方法，包括如下步骤：
步骤S1：获取待验证eFuseIP的行数、列数、接口真值表，以及时序表，根据这些特征计算并产生不同读写模式的随机数据激励序列和合法范围内的随机时序激励序列；
步骤S2：生成测试平台，其包含eFuse控制模块、eFuseIP和验证环境，其中验证环境包括数据发生器、时序发生器、驱动器、内置eFuseIP的参考模型，以及比较结果计分板；
步骤S3：通过仿真实现：驱动器接收数据发生器生成的随机数据激励序列和时序发生器生成的随机时序激励序列，对二者组合后以随机时序发送至eFuse控制模块的接口和参考模型的接口；
步骤S4：在比较结果计分板中，对比eFuseIP的输出数据与eFuse控制模块中寄存器数据，检查二者是否一致；
步骤S5：在比较结果计分板中，对比eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据，检查二者是否一致；
步骤S6：检查前述仿真所生成的日志和波形，确定是否发生时序违例。
在某实施例中，在所述步骤S1中，在配置随机时序激励序列时，还配置有时序规格范围外的时序激励序列。
在某实施例中，所述步骤S3，还包括：当eFuse控制模块和参考模型对接收到的随机时序响应工作完成后，比较结果计分板对eFuseIP的输出数据与eFuse控制模块中寄存器数据进行采样，并且对eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据进行采样，用于对比和计分。
在某实施例中，所述随机时序激励序列作为时序激励序列本身传入eFuse控制模块，或者作为参数控制驱动器下发时序激励序列。
在某实施例中，在所述步骤S4中，使用比较结果计分板内置的计时器计算当前激励序列下的应采样时间点。
在某实施例中，若仿真发现比较结果计分板报错，则通过波形和日志信息确定错误是发生在eFuse控制模块中，还是发生在内置eFuseIP的参考模型之中。
在某实施例中，在所述步骤S5中，使用比较结果计分板内置的计时器计算应采样时间点，且步骤S5中的应采样时间点与步骤S4中的应采样时间点不一致。
在某实施例中，在步骤S6中，由数字后端生成网表进行仿真检查，确定是否发生时序违例。
在某实施例中，比较结果计分板执行的所述计分，通过如下方式实现：配置一个计分变量，若发现一次比较结果不一致，就对该计分变量加一。
在某实施例中，仿真结束后将所述计分变量和发生比较结果不一致的仿真时间点在日志中上报。本发明所披露的多种实施例，分别具有如下有益的技术效果之一或多个，更多的有益效果将在具体实施例中介绍：
1）可快速应用于待验证的eFuse控制模块，可重用性好，有利于检出意料外的错误或边界问题。
2）弥补了现有技术无法对eFuse可配置时序控制模块的可配置时序验证，可以确保控制模块时序满足要求，提升了芯片流片成功概率，对芯片能够成功流片起重要验证价值。
3）能够检查eFuse控制模块是否具有相应的保护机制。
4）适配两种不同的设计框架，拓宽了应用范围，降低了开发、验证成本。
5）可以同时检查eFuse控制模块对eFuseIP的采样数据正确性和采样时间正确性。
上述技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案及技术特征，与后续具体实施方式部分公开的技术特征，以相互合理组合的方式披露更多的技术方案。
本发明任意位置所披露的所有技术特征所组合出的技术方案，用于对技术方案的概括、专利文件的修改、技术方案的披露。
附图说明
图1是本发明实施例中测试平台结构逻辑图；
图2是本发明实施例中验证方法流程图。
具体实施方式
结合本文中所公开的实施例中描述的各方法步骤或模块，能够以硬件、软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用或设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为在本发明所要求保护的范围之外。
本发明任意位置中的“第一”、“第二”等序号仅仅用于描述上的区分标记，并不暗示时间或空间上的绝对顺序，也不暗示冠以这种序号的术语与冠以其它定语的相同术语必然是不同的指代。
由于不能穷尽描述各种替代方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案中的要点内容进行清楚、完整地描述。对于下文未详细披露的其它的技术方案和细节，一般均属于本领域通过常规手段即可实现的技术目标或技术特征，限于篇幅，本发明不对其详细介绍。
本发明会对各种用于组合成各种不同具体实施例的要点进行描述，这些要点将被组合至各种方法、产品中。在本发明中，即便仅在介绍方法/产品方案时所描述的要点，意味着对应的产品/方法方案也明确地包括该技术特征。
本发明中任意位置处描述存在或包括某步骤、模块、特征时，并不暗示这种存在是排它性地唯一存在，本领域技术人员完全可以根据本发明所披露的技术方案而辅以其它技术手段而获得其它实施例。基于本发明中具体实施例描述的要点，本领域技术人员完全可以对某些技术特征施加替换、删减、增加、组合、调换顺序等手段，获得一个仍遵循本发明构思的技术方案。这些未脱离本发明技术构思的方案也在本发明保护范围之内。
术语解释：
eFuse：即电子熔断器，通常包括编程器和熔丝，是一种可编程的存储器。可以用于存储片上系统（SoC）中的敏感信息，例如密钥、证书、序列号等，也可用于芯片设计及验证。与传统的存储器不同，eFuse的编程是一次性的，一旦编程就无法更改。编程器用于将数据编程到熔丝中，而熔丝则用于存储数据。当编程器将数据编程到熔丝中时，它会改变熔丝中的物理结构，从而使其不可更改。一旦熔丝被编程，它将永久保存数据，即使SoC失去电源，熔丝中的数据也不会丢失。
eFuseIP：是工艺厂提供的、具有全套资料且经过测试可直接调用的硬件IP核，其内部通常还会集成有读写控制等电路，eFuseIP须在一定的读写时序下才能工作。
本发明所提及的其它技术术语均为本领域的惯用术语及缩写，其含义可以借助本领域公知常识来确定。
参考图1，其展示的是本发明实施例中测试平台结构逻辑图。测试平台主要包括eFuseIP、eFuse控制模块，以及验证环境。
参考图2所示的eFuse控制模块的验证方法流程图，并结合图1所示的各模块，本发明所披露的eFuse控制模块的验证方法，具体包括如下步骤：
步骤S1：获取待验证eFuseIP的行数、列数、接口真值表，以及时序表，根据这些特征计算并产生不同读写模式的随机数据激励序列（data_sequence）和合法范围内的随机时序激励序列（clk_sequence）；
不同的eFuseIP具有各自的行数、列数（简称行列数）、工作模式、时序要求等特征，本发明首先根据这些特征产生合理的激励范围。
在本发明一实施例中，根据行列数生成一组烧写位个数、烧写位地址都完全随机的随机数据激励序列data_sequence且其具有不同的读写模式，以及一组满足eFuseIP时序规格要求时序控制参数的随机时序激励序列clk_sequence且其在合法范围之内。
优选地，这些激励序列覆盖eFuse控制模块操作、eFuseIP单次烧写或读取、连续多次烧写或读取的工作场景。考虑到绝大多数eFuseIP在不同工作模式下时序规格要求不同，随机的激励序列保证了eFuse控制模块操作eFuseIP时动作时序的多变性。换言之，本发明该步骤中所产生的两组激励序列能够最大化地覆盖应用场景，有利于检出意料外的错误或边界问题。
进一步优选地，在配置时序激励序列时，还配置时序规格范围外的时序激励序列，以此检查eFuse控制模块是否具有相应的保护机制，这是本发明所披露的一种异常情况检测方法。
由于eFuseIP具有电熔特性，使其在过短或过长的通电时间下都有可能导致存储数据出错甚至直接损坏，所以具有时序保护机制的eFuse控制模块在可靠性上将更高。
步骤S2：生成测试平台（testbench），其包含eFuse控制模块（DUT）、eFuseIP和验证环境（ENV），其中验证环境包括数据发生器（data_agent）、时序发生器（clk_agent）、驱动器（driver）、内置eFuseIP的参考模型（RM，Reference Model），以及比较结果计分板（scoreboard）。
在某一实施例中，数据发生器和时序发生器随机地选取激励序列并发送到驱动器中，驱动器对这两种激励序列进行组合，并同时分别下发至eFuse控制模块的接口和参考模型的接口。进一步地，当eFuse控制模块和参考模型对接收到的随机时序响应工作完成后，比较结果计分板对eFuseIP的输出数据与eFuse控制模块中寄存器数据，以及eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据进行采样，用于对比和计分。
此处记分的目的是如果比较结果不一致，即可快速定位仿真时间和不一致的位置，便于回溯波形检查不一致的原因。具体的记分方式，举例而言，可以是通过配置一个记分变量，比较结果不一致一次就对计数变量加一，仿真结束后将所述计数变量和发生比较结果不一致的仿真时间点在日志中上报。
步骤S3：通过仿真实现：驱动器接收数据发生器生成的随机数据激励序列（data_sequence）和时序发生器生成的随机时序激励序列（clk_sequence），对二者组合后以随机时序发送至eFuse控制模块（DUT）的接口和参考模型（RM）的接口；
在该步骤中，对于本发明，根据不同的eFuse控制模块设计，时序激励序列可以又分为如下两种激励方法：作为时序激励序列本身传入eFuse控制模块、作为参数控制驱动器下发时序激励序列。本发明对这两种eFuse控制模块设计均可适用，只要根据其设计方案，相应地调整验证环境各个组件的功能细节即可。换言之，本发明的一套系统可以适配两种不同的设计框架，拓宽了应用范围，降低了验证成本。
步骤S4：在比较结果计分板中，对比eFuseIP的输出数据与eFuse控制模块中寄存器数据，检查二者是否一致。
该步骤是用于确保eFuse控制模块采样eFuseIP的数据与时序的正确性。
在本发明一实施例中，比较结果计分板对数据的采样比较时间，可以根据设计方案采用不同的标准。优选地，采用比较结果计分板内置计时器计算当前激励序列下应采样时间点的方法，这种方法的优势是可以同时检查eFuse控制模块对eFuseIP的采样数据正确性和采样时间正确性。
在该方法下，若比较时eFuseIP的输出数据与eFuse控制模块寄存器的数据一致，则eFuse控制模块采样的时间和数据都正确；若不一致，则有可能是采样时间错误，eFuse控制模块没有在窗口内正确采集，也有可能是寄存器逻辑功能有误，如采样数据正确但存放的寄存器地址不符合预期等错误。
如果仿真发现比较结果计分板报错，则通过波形和日志信息确定错误是发生在eFuse控制模块中还是发生在参考模型之中。如果是前者，则将错误信息和原因流转给数字设计人员，数字设计人员根据错误信息和原因修改eFuse控制模块；如果是后者，则由数字验证人员修改参考模型。通过多次、多方对设计的eFuse控制模块、验证的参考模型进行验证，以确保其正确性。
步骤S5：在比较结果计分板中，对比eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据，检查二者是否一致；
该步骤用于确保控制模块的数据与时序正确性。若二者不一致，则再判断是eFuse控制模块或参考模型的问题并予以修改，由此确保控制模块的数据与时序正确性。
优选地，依然采用比较结果计分板内置计时器计算应采样时间点。在通常的设计方案中，应区分步骤S4和步骤S5的采样时间计时器，这两个应采样时间点不是一致的。若比较时eFuse控制模块与参考模型的接口与寄存器数据一致，则eFuse控制模块的时序控制和数据采样都正确；若不一致，则与步骤S4的比较结果一起对照，确认是时序控制的错误，还是数据采样的错误。
步骤S6：检查前述仿真所生成的日志和波形，确定是否发生时序违例。
步骤S1至S5为逻辑功能检查，在步骤S6中，由数字后端生成网表进行仿真检查，确定是否发生时序违例。步骤S6中发现的时序违例，通常与逻辑功能无关，而是与生成网表时添加的路径时序约束有关，该步骤用于确保控制模块时序满足要求。
若该步骤中没有发现时序违例，说明芯片能够满足规格，正常工作；反之，即便芯片在逻辑功能上满足要求，但也无法正常工作。综上所述，本发明的上述验证方法对芯片能否成功流片起到重要的检查或验证作用。
尽管已经参考本发明的具体特征和实施例描述了本发明，但是在不脱离本发明的情况下仍可以对其进行各种修改、组合、替换。本发明的保护范围旨在不限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例，并且这些方法、模块可能还被实施在相关联、相互依赖、相互配合、前/后级的一个或多个产品、方法当中。
所附的权利要求中所提及的若干技术特征可能存在替代的技术特征，或者对某些技术流程的顺序、物质组织顺序可以重组。本领域普通技术人员知晓本发明后，容易想到该些替换手段，或者改变技术流程的顺序、物质组织顺序，然后采用了基本相同的手段，解决基本相同的技术问题，达到基本相同的技术效果，因此即便权利要求中明确限定了上述手段或/和顺序，然而该些修饰、改变、替换，均应依据等同原则而落入权利要求的保护范围。
Claims (10)
1.一种eFuse控制模块的验证方法，其特征在于，包括如下步骤：
步骤S1：获取待验证eFuseIP的行数、列数、接口真值表，以及时序表，根据这些特征计算并产生不同读写模式的随机数据激励序列和合法范围内的随机时序激励序列；
步骤S2：生成测试平台，其包含eFuse控制模块、eFuseIP和验证环境，其中验证环境包括数据发生器、时序发生器、驱动器、内置eFuseIP的参考模型，以及比较结果计分板；
步骤S3：通过仿真实现：驱动器接收数据发生器生成的随机数据激励序列和时序发生器生成的随机时序激励序列，对二者组合后以随机时序发送至eFuse控制模块的接口和参考模型的接口；
步骤S4：在比较结果计分板中，对比eFuseIP的输出数据与eFuse控制模块中寄存器数据，检查二者是否一致；
步骤S5：在比较结果计分板中，对比eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据，检查二者是否一致；
步骤S6：检查前述仿真所生成的日志和波形，确定是否发生时序违例。
2.根据权利要求1所述的eFuse控制模块的验证方法，其特征在于：
在所述步骤S1中，在配置随机时序激励序列时，还配置有时序规格范围外的时序激励序列。
3.根据权利要求1所述的eFuse控制模块的验证方法，其特征在于：
所述步骤S3，还包括：当eFuse控制模块和参考模型对接收到的随机时序响应工作完成后，比较结果计分板对eFuseIP的输出数据与eFuse控制模块中寄存器数据进行采样，并且对eFuse控制模块的接口和寄存器数据与参考模型的接口和寄存器数据进行采样，用于对比和计分。
4.根据权利要求3所述的eFuse控制模块的验证方法，其特征在于：
所述随机时序激励序列作为时序激励序列本身传入eFuse控制模块，或者作为参数控制驱动器下发时序激励序列。
5.根据权利要求4所述的eFuse控制模块的验证方法，其特征在于：
在所述步骤S4中，使用比较结果计分板内置的计时器计算当前激励序列下的应采样时间点。
6.根据权利要求5所述的eFuse控制模块的验证方法，其特征在于：
若仿真发现比较结果计分板报错，则通过波形和日志信息确定错误是发生在eFuse控制模块中，还是发生在内置eFuseIP的参考模型之中。
7.根据权利要求5所述的eFuse控制模块的验证方法，其特征在于：
在所述步骤S5中，使用比较结果计分板内置的计时器计算应采样时间点，且步骤S5中的应采样时间点与步骤S4中的应采样时间点不一致。
8.根据权利要求1所述的eFuse控制模块的验证方法，其特征在于：
在步骤S6中，由数字后端生成网表进行仿真检查，确定是否发生时序违例。
9.根据权利要求4所述的eFuse控制模块的验证方法，其特征在于：
比较结果计分板执行的所述计分，通过如下方式实现：配置一个计分变量，若发现一次比较结果不一致，就对该计分变量加一。
10.根据权利要求9所述的eFuse控制模块的验证方法，其特征在于：
仿真结束后将所述计分变量和发生比较结果不一致的仿真时间点在日志中上报。
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