TWI249195B - Method and device for forming contact - Google Patents

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1249195 玖、發明說明： 【發明所屬之技術領域】 本發明的具體實施例係有關於 β關於电路裝置以及製造裝置接 點。 【先前技術】 吾人可藉由裝置的接點來存取及操作基板上的裝置(例 如電晶體、電阻器、電容器），例如半導體（例如珍）基板上 的電路裝置。舉例來說，於製造或形成金屬氧化物半導體 (MOS)電晶體半導體裝置期間，重要的係必須確保閑極接 點不會與主動區中的接面區（例如摻雜區或源極/汲極區）產 生電氣短路（「短路」）。因此，目前的技術必須讓閘極接點 的佈置與主動區相隔一段距離，用以避免和相鄰的源極/汲 極產生短路。舉例來說，記憶體單元（例如靜態隨機存取記 憶m (SRAM)或快閃記憶體）的多晶珍閘極接點係形成於電 場區之上’因為閘極電極相當窄，所以主動區中小量的接 點光罩不對齊現象便可能導致閘極接點和源極/汲極產生 短路。 【發明内容】 吾人需要一種用以製造記憶體早元主動區頂端上之多晶 矽閘極層接點的技術，但卻不需要限制與源極-汲極區的靠 近程度。 【實施方式】 本文敘述的係製造且整合半導體裝置之積體電路（IC)閘 極接點。舉例來說，具體實施例提供的係利用一不同於接 87285 1249195 面接點所使用的光罩，用以形成至少向下至閘極層但卻未 及接面層的開孔’用㈣邏輯或記憶體（例如靜態隨機存取 記憶體（SRAM)、快閃記憶體）、單元主動區或範圍中形成 多晶石夕閘極層接點開孔。 「A个又尸/Γ现疋的敘述中，「聚（p〇iy)」、「聚矽（p〇iysiiic⑽）」 、「多晶矽（P〇iycrystalline silicon)」可交換使用。同時，二 文所使用的術語「閘極J、「閘極區」、「閘極層」以及「閘 極電極」亦可交換使用。同樣地，本文中的術語「源極;、 「汲極」、「源極/汲極」、「接面」以及「摻雜區」亦可交換 使用。同樣地，本文中的術語「源極接點」、「汲極接點」、 :源極/汲極接點」、「接面接點」以及「摻雜區接點」亦」可 叉換使用。最後，「主動區」以及「主動範圍」等術語亦可 於本文中交換使用。 具體實施制設計的技術可將？晶⑦閘極層接點放置在 主動區之中，使得未對齊的接點不會與相鄰的接面或源極/ 汲極區產生短路。舉例來說，圖i為形成於該主動區上之記 憶體單元(例如SRAM、快閃記憶體、或其它的記憶體單元) 的閘極接點的基板的俯视圖。如圖i所示，記憶體單元_ 包括周圍的電場區1〇2、接面區（亦稱為「源極/沒極區」或 「摻雜區」）104、閘極區(1〇6與11〇)、以及另一接面區⑽ 。閘極區或「閘極」（例#多晶碎之類的閉極電極）係位於刚 處的主動區之上’其會延伸至11〇處的部份電場區之中。主 動區（亦稱為「主動範圍」或「主動區」）係由下面各部份所 組成：接面區104所示的中間區段、閘極區106的中間區段 87285 1249195 、以及接面區108。電場區（亦稱為「電場範圍」或「非主 動區」）係由周圍的電場區1〇2以及閘極區11〇所組成。一般 來說，閘極區或閘極106以及接面區1〇4、1〇8之上會覆蓋或 塗体各個其它層。舉例來說，閘極及接面區之上可塗佈矽 化物、蝕刻阻止層、及/或平整化層間介電質（ild)，其係由 下面的材料所氣成·二氧化矽（Si〇2)、矽化磷玻璃（MG， 摻雜磷的Si〇2)、氮化矽（以川4)、以及碳化矽（sic)。因此， 可藉由製造一開孔穿過覆蓋該閘極或該閘極之上的各層， 用以形成一主動區閘極接點開孔13〇，並且向下延伸至閘極 106或延伸至覆蓋閘極1〇6的導電矽化物層（例如圖η中 1307所π )。根據具體實施例，閘極導電矽化物層材料包括 矽化鈦（TiSi2)、矽化鈷（c〇Si2)、以及矽化鎳（NiSi)。而後便 可利用導電材料（例如金屬）來填充該等開孔丨3〇，用以形成 閘極106的接點或連接線（或是如圖13所示的導電層丨3〇7)。 再者，根據具體實施例，可製造閘極1〇6的接點開孔13〇 ，使得即使未產生對齊（如圖i所示般地朝接面區i 〇8偏移而 未對齊），該接點仍然不會與接面區1〇4或1〇8任一者產生短 路。本文將遠些未與接面區產生短路的未對齊的接點開孔 及接點稱為「自行對齊的」接點。其中一種技術需要以下 面兩項分離的或不同的光罩作業來形成自行對齊的接點： 其中一項作業係針對源極/汲極或接面接點開孔，而另一項 作業則係針對主動區中的自行對齊的閘極接點開孔。該等 用以形成接面接點開孔的不同的或分離的光罩作業可於該 等用以形成多晶矽閘極接點開孔的光罩作業之前及/或之 87285 1249195 後來實施。此外，可以利用各種技術及/或系統來形成該等 自行對齊的閘極接點開孔，用以提供自行對齊的接點。 舉例來說，具體貫施例發現閘極係位於含有該等接面巴 之基板的上方，並且發現該閘極上方的ILD的厚度因而會比 基板或接面區上方的ILD的厚度還薄。因此，可預測出，相 較於蝕刻或移除ILD材料以形成接面區的開孔所花費的時 間，蝕刻或移除基板或ILD以形成閘極的開孔所花費的時間 會比較短。所以，如果藉由分離的蝕刻/光罩作業以抵達主 動區中的閘極並且藉由選擇蝕刻閘極接點的時間長短的話 ，當不對齊的現象時，便可製造出深達該閘極但卻未深達 接面區或接面範圍的開孔。換言之，可直接於閘極上方形 成該等閘極接點，而不會與鄰近的源極/汲極或接面產生短 路。因此，參考圖丨，使用不同的或分離的光罩可充份地控 制基板的移除或蝕刻情形，用以製造出至少向下至閘極層 106但卻未及接面層104、108的接點開孔13〇。 更明確地說，必要時，可以利用一分離的光罩於製造ic 、半導體、MOS裝置期間形成分時的蝕刻主動區閘極接點 開孔。圖2為從圖}之ra」透視方向所獲得的基板的剖面圖 ，其圖解的係利用分時接點蝕刻所形成的自行對齊的閘極 接點。如圖2所示，電晶體裝置2〇〇包括半導體層203，根據 本技術的實際情況，其可能包括不同的材料或層。舉例來 說，半導體層203可能包括一下方矽基板層，其上具有井區 半導把層203於其中形成源極/沒極或接面區、閘極2〇6( 例如多晶矽閘極）、以及另一源極/汲極或接面區2〇8。 87285 -9- 1249195 電晶體裝置200還包括保形蝕刻阻止層224，如圖所示， 其係形成於接面區204與208以及閘極206之上。還可設計出 具體貫施例有或不具有位於閘極邊緣處的介電質肩區2⑽ 的具體實施例；及/或於閘極電極2〇6與接面區2〇4、中 其中一者或兩者中其中一部份之中形成矽化物，例如矽化 鈦（TiSi2)。可以利用蝕刻阻止層224來保護閘極2〇6與接面 區204、208。於蝕刻阻止層224之上可形成或沉積一介電層 226(例如平整化的層間介電質（ILD))。適合作為介電層 及/或蝕刻阻止層224的材料有丁面數項：Si〇2、pS(3、以3队 、SiC、以及其它各種適合製造自行對齊特徵的合宜材料。 圖2還顯示出接點開孔23〇(例如第一或初始接點開孔），其會 延伸穿過介電層226，抵達該保形蝕刻阻止層224。舉例來 說’可以利用一微影蝕刻與蝕刻製程來構成接點開孔23〇， 其中位於介電層226之上的光罩會曝露出接點開孔23〇的範 圍’利用適合以化學方式移除（蝕刻）介電層226的化學藥劑 來触刻介電層226便可形成接點開孔230。於其中一具體實 施例中’介電層226及触刻阻止層224的材料經過選擇之後 便可被選擇性地蝕刻（例如可選擇一蝕刻化學藥劑以蝕刻 介電層226 ’但卻不會蚀刻姓刻阻止層224，或是蚀刻介電 層226的速度快於蝕刻蝕刻阻止層224的速度）。 圖3為圖2之結構於形成一接續開孔，讓一初始開孔延伸 穿過一保形蝕刻阻止層抵達該閘極後的示意圖。於圖3中， 可形成接續或第二開孔232，讓初始開孔230穿過保形蝕刻 阻止層224抵達閘極206。可以利用各種技術及/或系統於電 87285 -10- 1249195 晶體裝置主動區或範圍（104、106及108)中形成初始開孔230 及接續開孔232。舉例來說，利用對介電層226的選擇性大 於對保形蝕刻阻止層224的選擇性的蝕刻化學藥劑（例如可 選擇一姓刻化學藥劑以蚀刻介電層2 2 6，但卻不會蚀刻姓刻 阻止層2 2 4，或是触刻介電層2 2 6的速度快於蚀刻姓刻阻止 層224的速度）來蝕刻保形蝕刻阻止層224的開孔便可形成 初始開孔230。同樣地，藉由讓蝕刻時間長度（例如分時蝕 刻）介於蝕穿閘極區206上之保形蝕刻阻止層224所需要的 時間以及蝕穿保形蝕刻阻止層224且抵達接面區204、208所 需要的時間之間，便可形成閘極206的接續開孔232。 因此，舉例來說，可藉由分時氧化物蚀刻來形成接點開 孔230，其可向下穿過平整化Si02 226之ILD層抵達多晶矽 閘極層上方的Si3N4蝕刻阻止層224，但卻不會深及源極/汲 極區2 0 4、2 0 8。接績的S i 3 N 4分時接點姓刻的時間足以向下 抵達多晶矽閘極區206的頂端，不過長度卻不足以到達源極 /汲極區204、208，則可鑿穿閘極206，但卻不會鑿穿源極/ 汲極區204、208。 具體實施例還設計出於接面區204與208及/或閘極206之 上並未具有蝕刻阻止層（例如不具有224)的電晶體裝置200 。因此，藉由讓蝕刻時間長度介於蝕穿閘極區上之介電層 226抵達閘極206所需要的時間以及蝕穿介電層226且抵達 接面區204、208所需要的時間之間，便可形成閘極206的開 孔（類似圖3的230與232)(不具有蝕刻阻止層224)。 圖4為圖3之結構於形成一閘極插塞以及一閘極接點之後 87285 -11 - 1249195 的示意圖。相同地，圖13為圖3之結構於形成一問極插塞以 及-覆蓋該閘極之導電矽化物層之閘極接點之後的示意圖 。如圖4所示，可以導電材料(例如金屬或其它合宜的材科) 來填充所生成的閘極接點開孔，並且經過平整化之後以形 成閘極插塞260。如上面針對圖J之閘極接點開孔13〇所述般 ’可以形成閘極接點開孔，向下抵達閑極（如圖钟裏所示） 或是抵達覆蓋該閘極的導電矽化物層（如圖13中13〇7所示） 。接著可利用相同或不同的半導體、金屬、或其它合宜的 材料來覆蓋閘極插塞260，用以作為閘極接點262。 同時，可以導電材料（例如與閘極接點26〇所使用的相同 或不同的材料）來填充分開形成的源極/汲極接點開孔，並且 經過平整化之後以形成源極/汲極插塞27〇。如上面針對閘 極接點開孔130所述般，可以形成源極/汲極接點開孔，向 下抵達源極/汲極204/208或是抵達覆蓋該源極/汲極的導 電矽化物層（如圖13中1305所示）。根據具體實施例，源極/ 汲極的導電矽化物層材料包括TiSi2、c〇Si2、以及NiSi。同 樣地，如上面針對106所述的閘極接點般，可以形成源極/ 汲極接點’用以接觸或連接源極/汲極2〇4/2〇8或是用以接觸 或連接覆蓋該源極/汲極的導電矽化物層（如圖丨3中丨3〇5所 不）。因此’插塞270可形成如圖4所示般的源極/汲極2〇4/2〇8 的接點，或是形成覆蓋該源極/汲極的導電矽化物層（如圖i 3 中1305所不）的接點。而後，可以與用以形成源極/汲極接點 272相同或不同的導體或金屬來覆蓋源極/汲極插塞27〇。同 時’本發明還考慮同時或以任何順序分開於閘極及/或源極 87285 -12- 1249195 /沒極開孔中沉積導電材料，以及同時或以任何順序分開形 成閘極接點及/或源極/汲極接點。 再者，本文所述的技術涵蓋各種金屬化技術，舉例來說 包括：沉積鎢（w)並且平整化用以形成插塞，而後沉積鋁 (A1)以形成接點；及/或鑲嵌製程，例如大型蝕刻用以於一較 小較深的初始接點開孔附近形成一較大較淺的開孔，然後 利用銅（Cu)對兩者進行填充，並且經過平整化之後以形成 閘極插塞與接點及/或源極/汲極插塞與接點。 根據其它具體實施例，必要時，可以使用一分離的光罩 於製造1C、半導體、記憶體單元及各種其它裝置期間形成 雙層介電質主動區閘極接點開孔。圖5為利用雙層介電質所 形成的自行對齊的閘極接點的基板的剖面圖。如圖5所示， 於此範例中，電晶體裝置300係由具有接面區3〇4及接面區 308的半導體層303所組成。同時還具有閘極3〇6以及厚度為 0.05微米的保形触刻阻止層324。如圖5所示，本具體實施 例於触刻阻止層324之上形成兩層介電層336、g38，兩者係 由兩種具有不同蝕刻速率的介電質所構成（例如兩層金屬· 多晶矽ILD)。可以形成第一介電層336，以形成一具有部份 I虫刻阻止層3 2 4的平坦表面。舉例來說，必要時，剛開始可 沉積或形成第一介電層336，用以於主動區（參看圖1的1〇4 、106及108)及其它區的電晶體裝置300中形成一保形介電 層（參看圖10的524與525)。於初步的沉積或形成之後，便可 平整化（例如藉由機械或化學機械研磨方式）保形的第一介 電層，用以曝露出保形的蚀刻阻止層324。平整化第一介電 87285 -13- 1249195 層336之後，便可於該電晶體裝置上形成一不同的第二介電 層 338。 如圖5所不，可形成第一閘極接點開孔34〇，使其穿過第 二介電層338，抵達第一介電層336。可以利用各種技術及/ 或系統於主動區中形成初始開孔34〇。舉例來說，利用對第 二介電層338的選擇性大於對第一介電層336與保形姓刻阻 止層342的選擇性的蝕刻化學藥劑來蝕刻第一介電層的開 孔便可形成第一閘極接點開孔34〇。 適口作為第一介電層336、不同的第二介電層338、以及 蝕刻阻止層324的材料有下面數項：Si〇2、pSG、&&、 、以及其它各種能夠提供接點蝕刻選擇性（例如各種蝕刻速 率)用以製造自行對齊特徵的合宜介電質。舉例來說，包含

Si〇2的第二介電層338以及包含以川4或Sic的第一介電層 336便可提供相當高的蝕刻選擇性’並且將未對齊的多晶矽 接點與鄰近的源極/没極區產生短路的情形降至最小程度 。同樣地，第二/頂端介電層338可能包括矽化磷玻璃 ’摻雜磷的Si〇2)’而第一 /底部介電層㈣則可能包括未摻 雜的Si02。 圖6為圖5之結構於形成一第二閘極接點開孔用以讓該閉 極，點開孔延伸至該閘極之後的示意圖。如圖6所示，於形 成第-接點開孔340之後，便可形成第二間極接點開孔M2 用以讓該閘極接點開孔延伸至閘極3〇6。可以利用各種技術 及/或系統於主動區中形成接續閘極接點開孔342。舉例來 說’藉由蝕刻一開孔，使其穿過保形蝕刻阻止層324抵達閘 87285 -14- 1249195 極306，便可形成閘極接點開孔342。 因此，藉由讓蝕刻時間長度（例如分時蝕刻）介於蝕穿閘 極區（例如閘極306)上之保形蝕刻阻止層324所需要的時間 以及蚀穿第一介電層336及/或蚀刻阻止層324且抵達接面 區3 04、3 08所需要的時間之間，便可形成第二閘極接點開 孔3 4 2。如上述及圖4所示，而後相較於形成源極/沒極插塞 及/或接點，可以利用所生成的閘極接點開孔（例如340與 342)同時或以任何順序分開地形成閘極插塞及/或接點。 另外，根據其它具體實施例，必要時，可以使用一分離 的光罩於製造1C、半導體、記憶體單元及各種其它裝置期 間形成介電蝕刻阻止層主動區閘極接點開孔。圖7為利用添 增介電蝕刻阻止層所形成的自行對齊的閘極接點的基板的 剖面圖。如圖7所示，電晶體裝置400係由具有接面區404及 接面區408的半導體層403所組成。同時還具有閘極406以及 保形蝕刻阻止層424。於蝕刻阻止層424之上會形成第一介 電層436，例如金屬-多晶矽層間介電層（ILD)。同樣地，如 圖7所示，具體實施例還在介電層43 6上以及於閘極層406上 之部份蝕刻阻止層424上形成第二蚀刻阻止層450。第二蝕 刻阻止層450可能係一薄層（例如厚度為0.05微米）、一平坦 層、及/或相對於保形姓刻阻止層4 2 4可能於過蚀刻第一介 電層436之後才形成。於第二蝕刻阻止層450之上，具體實 施例還設計第二介電層4 3 8，例如金屬-多晶石夕層間介電層 (ILD)，其可能與第一介電層436具有相同或不同的材料。 為形成第一介電層436,可先於該裝置之主動區上之蝕刻 87285 -15 - 1249195 阻止層424上沉積一介電質，作為保形蝕刻阻止層（參看圖 10的524與525)。於初步的沉積或形成之後，便可平整化或 過蝕刻保形的第一介電層436,用以曝露出保形的蝕刻阻止 層424。平整化或過蝕刻第一介電層436之後，便可於平整 化的第一介電層436之上形成第二蝕刻阻止層45〇且與第一 介電層436產生接觸，並且與閘極4〇6上部份的保形蝕刻阻 止層424產生接觸。而後便可平整化第二蝕刻阻止層45〇。 具體實施例會於該裝置之主動區上之第二蝕刻阻止層45〇 上形成第二介電層438。雖然第二介電層438可能與第一介 電層436具有相同或不同的材料，不過其與第二蝕刻阻止層 450卻具有不同的材料。同樣地，第二蝕刻阻止層45〇亦; 能與保形蝕刻阻止層424具有相同或不同的材料。 適合作為第一姓刻阻止層424、第一介電層43 6、第二蝕 刻阻止層450、及/或第二介電層438的材料有下面數項：Si〇2 、PSG、Si#4、SiC、以及其它各種能夠提供接點蝕刻選擇 性用以製造自行對齊特徵的合宜介電質。舉例來說，第一（ 底部）層436及第二（頂端）介電層438可能皆包括金屬-多晶 碎（ILD)(例如SiC、Si〇2)，而保形姓刻阻止層424及第二（平 坦的）介電蚀刻阻止層45〇(沉積於該等ilD層之間）則可能皆 包括Si#4。同樣地，可於由Si〇2所組成的頂端ILD層438及 底部ILD層436之間沉積一薄的蝕刻阻止層45〇(例如s“N4 或SiC) ’用以讓未對齊的閘極接點向下蝕刻至源極/汲極區 且產生短路的情形降至最小程度。 根據具體實施例，可以利用各種技術及/或系統於主動區 87285 -16- 1249195 中形成初始開孔及接續開孔，抵達閘極4〇6。舉例來說，如 圖7所示’可形成第一或初始閘極接點開孔440，穿過第二 J私層438，抵達第二蚀刻阻止層450。此處，舉例來說， 利用對第一介電層43 8的選擇性大於對第二蚀刻阻止層45〇 的選擇性的蝕刻化學藥劑來蝕刻第二蝕刻阻止層45〇的開 孔便可形成第一閘極接點開孔44〇。圖8為圖7之結構於形成 一接續閘極接點開孔，使其穿過該第二蝕刻阻止層抵達該 保形蝕刻阻止層後的示意圖。圖8中顯示出第二或接續閘極 接點開孔442，其可穿過第二蝕刻阻止層45〇抵達蝕刻阻止 層424。舉例來說，利用對第二蝕刻阻止層45〇的選擇性大 於對蝕刻阻止層424的選擇性且大於對第一介電層426的選 擇性的蝕刻化學藥劑來蝕刻蝕刻阻止層424的開孔便可形 成接續閘極接點開孔442。圖9為圖8之結構於形成一第三閘 極接點開孔用以讓該閘極接點開孔延伸至該閘極之後的示 意圖。如圖9所示，可形成第三閘極接點開孔4料，用以讓 該閘極接點開孔延伸至閘極4〇6。舉例來說，藉由讓蝕刻時 間長度介於蝕穿閘極區上之保形蝕刻阻止層424所需要的 時間以及蝕穿第一介電層436及/或蝕刻阻止層424且抵達 接面區404、408所需要的時間之間，便可形成第三閘極接 點開孔444。 再者，具體實施例涵蓋於相同蝕刻期間所形成的第二接 點開孔442與第三接點開孔444，用以讓該閘極接點開孔延 伸至閘極406。舉例來說，利用對第二蝕刻阻止層45〇且對 蝕刻阻止層424(例如第二蝕刻阻止層45〇與第一蝕刻阻止 87285 -17- 1249195 層424為相同材料Si^4)的選擇性大於對第一介電層的選擇 性的姓刻化學藥劑便可姑刻形成開孔，使其穿過第二蝕刻 阻止層450且穿過蚀刻阻止層424，並且抵達閘極4〇6。於此 例中，藉由讓蝕刻時間長度介於蝕穿閘極區上之蝕刻阻止 層450且蝕穿蝕刻阻止層424所需要的時間以及蝕穿第二蝕 刻阻止層450且蝕穿第一介電層436及/或蝕刻阻止層424且 抵達接面區404、408所需要的時間之間，便可形成第二接 點開孔442與第三接點開孔444。舉例來說，如上面圖*所述 與圖解，接著相較於形成源極/汲極插塞及/或接點，便可利 用所生成的閘極接點開孔（例如440、442與444)同時或以任 何順序分開地形成閘極插塞及/或接點。 再者，根據額外的具體實施例，必要時，可以利用一分 離的光罩於製造1C、半導體、記憶體單元、以及各種其它 主動裝置期間形成部份平整化的介電主動區閘極接點開孔 。圖10為利用部份平整化閘極層上面的介電層或蝕刻阻止 層所形成的自行對齊的閘極接點的基板的剖面圖。如圖10 所不’電晶體裝置500係由具有接面區504及508的半導體層 503所組成。同時還具有閘極5〇6。於該閘極與接面區之上 ’本具體貫施例包括一相當厚的（例如〇·丨微米）保形第一介 電質（例如ILD介電層或蝕刻阻止層）524，其已經於部份的 閘極506之上被部份平整化或触刻525。可以利用各種技術 及/或系統於主動區中形成部份平整化的介電層524。舉例 來說’剛開始可沉積或形成介電層524，用以於電晶體裝置 500的主動區（1〇4、1〇6及1〇8)及其它區中形成一厚的保形介 87285 -18- 1249195 電層（例如524與525)。該厚的保形介電層（例如524與525) :該接面區-部份上的高度為「γ」，其小於該閘極的高度 「ζ」。於初步的形成之後，便可平整化或蝕刻（例如移除525 部）介電層524，用以產生該保形蝕，刻阻止層。 圖11為圖10之結構於該部份平整化介電層上形成一不同 的第二介電層，並且形成一第一閘極接點開孔，使其穿過 琢不同的第二介電層抵達該部份平整化介電層後的示意圖 。如圖π所示，本具體實施例包括部份平整化的介電層524 ，其於該閘極一部份上具有一不同的第二高度，高度「X」 (例如0.03微米），小於該接面區一部份上的高度「γ」（例如 〇·ΐ微米）。於部份平整化第一介電層524之後，便可於該電 晶體裝置的單元主動區上形成不同的第二介電層526。同樣 地，如圖11所示，可形成第一閘極接點開孔54〇，使其穿過 第二介電層526抵達第—介電層524。可以利用各種技術及/ 或系統於主動區中形成初始開孔54〇。舉例來說，利用對該 不同的第二介電層526的選擇性大於對該第一介電層^以的 選擇性的蝕刻化學藥劑來蝕刻該第一介電層的開孔便可形 成第一閘極接點開孔540。 圖12為圖11之結構於形成一第二閘極接點開孔用以讓該 閘極接點開孔延伸至該閘極之後的示意圖。如圖12所示， 於形成第一閘極接點開孔54〇之後，便可形成第二閘極接點 開孔550，讓該閘極接點開孔延伸至該閘極5〇6。可以利用 各種技術及/或系統於主動區中形成接續開孔55〇。舉例來 說，藉由蝕刻一開孔，使其穿過該部份平整化的介電層 87285 -19- 1249195 抵達問極506,便可形成第二閘極接點開孔55〇。再者，藉 由讓蝕刻時間長度（蝕刻時間）介於蝕穿該閘極上的不同第 一同度（南度「X」）所需要的時間以及蝕穿該第一高度（高 度「Y」）且抵達接面區所需要的時間之間，便可形成第二 閘極接點開孔550。此外，藉由部份移除介電層或蝕刻阻止 層524 ’使得高度「X」遠小於或實質小於（iq倍以上）高度 「Y」便可提高效率。 適合作為第一介電層或蝕刻阻止層524及/或不同的第二 介電層526的材料有下面數項：Si〇2、ps(}、&Ν4、si(：、 以及其它各種能夠提供接點蝕刻選擇性用以製造自行對齊 特徵的合宜介電質。舉例來說，包含Si〇2的第二介電層526 以及包含SisN4或SiC的部份平整化第一介電層524便可提 供相當高的蝕刻選擇性，並且避免未對齊的多晶矽接點與 鄰近的源極/汲極區產生短路的情形。同樣地，可以使用由 PSG製成的第二/頂端介電層526，以及由未摻雜的以〇2製成 的4份平整化介電層524。再者，本具體實施例還於閘極與 接面區包括一標準的保形蝕刻阻止層（例如424)，於該標準 的蝕刻阻止層424之上形成一保形的部份平整化區524，而 且其係由不同於標準的蝕刻阻止層424的介電材料所製成 。如上述及圖4所示，而後相較於形成源極/汲極插塞及/或 接點’可以利用所生成的閘極接點開孔（例如54〇與55〇)同時 或以任何順序分開地形成閘極插塞及/或接點。 根據上述的技術及/或系統，可於閘極裝置（例如電晶體） 的主動區上形成閘極接點。於主動區中形成閘極接點的其 87285 -20- 1249195 中一項優點係不需要任何的主動區間隔限制便可製造閘極 層的接點。因此，舉例來說，可於主動閘極區上繪製多晶 矽接點’從而產生較小的半導體電路佈置（例如SRAm記憶 體單元）。因此，可於製造1C、半導體、MOS記憶體單元、 SRAM、快閃記憶體、以及各種其它記憶體單元期間繪製出 較小型的單元及/或放寬該單元中的「金屬1」尺寸，其中 可如本文所述般地提供接點開孔。 因此，可以利用一不同的或分離的光罩於主動區上形成 多晶矽閘極接點開孔，用以充份地控制基板移除或蝕刻， 以便製造出至少向下至閘極層但卻未及接面層的接點開孔。 雖然已經說明本發明的各種具體實施例，不過，熟習本 技術的人士將會瞭解本發明的潛在具體實施例並不僅限於 本文所述的具體實施例，相反地，可以隨附申請專利範圍 之精神與範疇内的修改例與替代例來實現本發明。因此， 本說明應視為解釋本發明確地說，而非限制本發明。 【圖式簡單說明】 圖1為形成於該主動區上之記憶體單元的閘極接點的基 板的俯視圖。 圖2為從圖1之「a」透視方向所獲得的基板的剖面圖，其 圖解的係利用分時接點蝕刻所形成的自行對齊的閘極接點。 圖3為圖2之結構於形成一接續開孔’讓一初始開孔延伸 穿過一保形蝕刻阻止層抵達該閘極後的示意圖。 圖4為圖3之結構於形成一閘極插塞以及一閘極接點之後 的示意圖。 87285 -21 - 1249195 圖5為利用雙層介電質所形成的自行對齊的閘極接點的 基板的剖面圖。 圖6為圖5之結構於形成一第二閘極接點開孔用以讓該閘 極接點開孔延伸至該閘極之後的示意圖。 圖7為利用添增介電蝕刻阻止層所形成的自行對齊的閘 極接點的基板的剖面圖。 圖8為圖7之結構於形成一接續閘極接點開孔，使其穿過 菽第二蝕刻阻止層抵達該保形蝕刻阻止層後的示意圖。 圖9為圖8之結構於形成一第三閘極接點開孔用以讓該閘 極接點開孔延伸至該閘極之後的示意圖。 圖10為利用部份平整化閘極層上面的介電層或蝕刻阻止 層所形成的自行對齊的閘極接點的基板的剖面圖。 圖11為圖10之結構於該部份平整化介電層上形成一不同 的第一介電層，並且形成一第一閘極接點開孔，使其穿過 該不同的第二介電層抵達該部份平整化介電層後的示意圖。 圖12為圖11之結構於形成一第二閘極接點開孔用以讓該 閘極接點開孔延伸至該閘極之後的示意圖。 圖13為圖3之結構於形成一閘極插塞以及一導電石夕化物 層之閘極接點之後的示意圖。 【圖式代表符號說明】 100 記憶體單元 102 周圍的電場區 104 接面區 106 閘極區 87285 -22- 接面區 閘極區 閘極接點開孔 導電矽化物層 導電矽化物層 電晶體裝置 半導體層 接面區 閘極 接面區 介電質肩區 蚀刻阻止層 介電層 接點開孔 接績開孔 閘極插塞 閘極接點 源極/沒極插塞 源極/汲極接點 電晶體裝置 半導體層 接面區 閘極 接面區 -23- I虫刻阻止層 第一介電層 第二介電層 第一閘極接點開孔 蚀刻阻止層 電晶體裝置 半導體層 接面區 閘極 接面區 蚀刻阻止層 第一介電層 第二介電層 第一閘極接點開孔 第二閘極接點開孔 第三閘極接點開孔 第二蝕刻阻止層 電晶體裝置 半導體層 接面區 閘極 接面區 第一介電質 被部份平整化或蝕刻的部份 -24- 1249195 526 第 二介電層 540 第 一閘極接點開孔 550 第 二閘極接點開孔 87285 - 25 -

Claims (1)

1249195 22749號專利申請案

第092122749號專利申請案 中文申請專利範圍替換本(94年9月） 拾、申請專利範固： 1 · 一種形成接點之方法，包括·· 形成一主動區； 於該主動區内形成一閘極裝置，該閘極裝置具有在一閘 極區中之一閘極，一接面區，及在該閘極、該閘極區及 該接面區之上的一介電層； 形成穿過該介電層至該閘極的一接點開孔，包括讓蝕刻 時間長度介於#穿閘極區上之介電層所需要的時間以及 餘穿該介電層且抵達接面區所需要的時間之間；以及 於該接點開孔内形成一至該閘極裝置的閘極之接點。 2·如申請專利範圍第1項之方法，其中於形成至該閘極之接 點之前，該方法進一步包括： 利用一第一光罩形成一接點開孔，使其穿過該介電層， 抵達該閘極裝置的接面區；以及 利用一不同的第二光罩形成一接點開孔，使其穿過該介 電層，抵達該閘極裝置的閘極。 3·如申請專利範圍第1項之方法，其中於形成該閘極裝置的 介電層之前，先於該閘極裝置的接面區與閘極上形成一 保形蝕刻阻止層。 4·如申請專利範圍第3項之方法，其中形成穿過該介電層至 該閘極的開孔進一步包括： 形成一初始開孔，使其穿過該介電層，抵達該保形蚀刻 阻止層 形成一接續開孔，使其穿過該保形蝕刻阻止層，抵達該 87285-940914.DOC 1249195 閘極；以及 其中形成該接續開孔包括讓蝕刻時間長度介於餘穿該 閘極區上之保形蝕刻阻止層所需要的時間以及餘穿該保 形姓刻阻止層且抵達接面區所需要的時間之間。 5.如申請專利範圍第3項之方法，其中形成該閘極裝置上的 介電層進一步包括： 形成該主動區中該閘極裝置上的保形第一介電層； 平整化該第一保形介電層，以曝露出該閘極一部份之上 的保形蝕刻阻止層； 形成該主動區中該閘極裝置上不同的第二介電層；以及 其中，形成-接點開孔，使其穿過該介電層且抵達該閉 極進一步包括： 利用對該第二介電層的選擇性大於對該第—介電層 與蚀刻阻止層的選擇性的㈣化學藥劑㈣刻該不同 的第二介電層的初始閘極接點開孔；以及 蝕刻-接續閘極接點開孔，使其穿過該㈣阻止層， 抵達該閘極。 6‘ ：;Γ=範圍第5項之方法，其中㈣-接續閘極接〗 二包：讓触刻時間長度介於姓穿該問極區上之蚀刻f 止層所⑸要的時間以 r A 久蝕穿邊蝕刻阻止層且抵達該接丨 區所耑要的時間之間。 7·如申請專利範圍第3項 -介電層進—步包括其中於該閑極裝置上形j 形成該主動區中該 ]杠裝置上的第一保形介電層； 87285-940914.DOC -2- 1249195 平整化該第一保形介電層，以曝露出該閘極一部份之上 的保形蝕刻阻止層； 形成該第一介電層與該保形蝕刻阻止層上的第二姓刻 阻止層； 形成該弟一姓刻阻止層上的第二介電層；以及 其中，形成一接點開孔，使其穿過該介電層且抵達該閘 極進一步包括： 触刻該第二蚀刻阻止層的初始閘極接點開孔；以及 蝕刻該閘極的接續閘極接點開孔。 _ 8.如申請專利範圍第7項之方法，其中蝕刻一接續閘極接點 開孔包括讓蝕刻時間長度介於蝕穿該閘極區上之保形蝕 刻阻止層所需要的時間以及蝕穿該第二蝕刻阻止層、敍 穿該保形蝕刻阻止層、以及蝕穿該第一介電層且抵達該 接面區所需要的時間之間。 9·如申請專利範圍第7項之方法，其中蝕刻一接續閘極接點 開孔包括： 利用對該第二蝕刻阻止層具有極佳選擇性的蝕刻化學 籲 藥劑來蚀刻，用以形成一開孔，使其穿過該第二蝕刻阻 止層’抵達該保形蝕刻阻止層；以及 利用對該保形蝕刻阻止層的選擇性大於對該第一介電 層的選擇性的蝕刻化學藥劑來蝕刻，用以形成一開孔， 使其穿過該保形餘刻阻止層，抵達該閘極。 1〇·如申請專利範圍第2項之方法，其中形成該閘極裝置上的 介電層進一步包括： 87285-9409l4.DOC 1249195 形成該主動區中該閘極裝置上的第—保形介電層，其於 該接面區之-邵份上具有-小於該閘極高度的第_高度.、 向下蝕刻該第一保形介電層’用以於該閉極之-部：上 形成-不同的第二高度’該不同的第二高度實質小於診 第一高度； 、μ 形成該主動區中該_裝置上的不同的第二介電層a 及 其中，形成-接點開孔’使其穿過該介電層且抵 極進一步包括： 形成一初始開1，使纟穿過該不同的第二介電層，抵 達該第一介電層；以及 - 形成一接續開孔，使其穿過該第-介電層，抵達該閘 極0 11. 12. 13 如申請專利範圍㈣項之方法，其中形成—接續開孔包 括讓蝕刻時間長度介於蝕穿該閘極區上之不同的第二高 度所而要的時間以及蚀穿該第—高度且抵達該接面區所 需要的時間之間。 如申明專利範圍第1〇項之方法，其中蝕刻該初始開孔包 括利用對Θ不同的第二介電層的選擇性大於對該第一介 電層的選擇性的蝕刻化學藥劑來蝕刻。 一種電路裝置，包括·· 一主動區； 位於该王動區的閘極裝置，該閘極裝置具有一閘極； 在该閘極裝置上的—介電層，其在該閘極上有一第一厚 87285-940914.DOC 1249195 度，並且鄰接該閘極具有一較該第一厚度更大之一第二 厚度； 一位於該主動區，延伸經過該第一厚度而達該閘極裝置 的孩閘極 < 接點，並且延伸經過該第二厚度的一部份， 其中孩第二厚纟的該_分在厚度上和t亥第一#度不相同 14·如申請專利範園第13項之裝置，其中該閘極裝置包括至 少一 SRAM單元。

15.如申請專利範圍第13項之裝置’其中該接點係一第一接點 ，而該主動區進一步包括： 第一接點，穿過孩介電層，抵達該閘極裝置的接面區。 16. 如申請專利範Μ 15項之裝置，其中該介電層包括由下 面所組成之群中選出的材料：叫、削、si况以及沉。 17. 如申請專利範圍第15項之裝置，其中該閘極裝置上的介 電層進-步包括一位於該閘極裝置之接面區與閘極區上 的保形敍刻阻止層。

’其中該保形蝕刻阻止層 的材料：Si02、PSG、Si3N4 18·如申請專利範圍第17項之裝置 包括由下面所組成之群中選出 以及SiC。 其中該第一接點包括： 19·如申請專利範圍第17項之裝置 延伸穿過該介電層以及 穿過該保形蚀刻阻止層，抵達該閘極。 2〇·如申請專利範圍第項之裝 不政、 哀置其中孩閘極裝置上的介 黾層進一步包括·· 87285-940914.DOC 1249195 一位於該閘極裝置之主動區中的平整化第一介電層，用 以曝露出該閘極一部份之上的保形餘刻阻止層； 一位於該主動區中該閘極裝置上不同的第二介電層；以 及 其中，該第一接點延伸穿過該不同的第二介電層，該平整第 介黾層’以及該保形蚀刻阻止層，至該閘極。 21·如申請專利範圍第17項之裝置，其中該閘極裝置上的介 電層進一步包括： 一位於該閘極裝置之主動區中的平整化第一介電層，用 以曝露出該閘極一部份之上的保形蚀刻阻止層； 一位於該第一介電層與該保形蝕刻阻止層上的第二触 刻阻止層； 一位於該第二蝕刻阻止層上的第二介電層；以及 其中’該第一接點延伸穿過該第二介電層，該第二餘 刻阻止層，該平整第一介電層，以及該保形蝕刻阻止層 ，至該閘極。 22·如申請專利範圍第15項之裝置，其中該閘極裝置上的介 電層進一步包括： 一位於該主動區中該閘極裝置上的第一部分平整化保 形介電層，其於該接面區之一部份上具有一小於該閘極 鬲度的第一高度，並且於該閘極之一部份上具有一實質 小於該第一高度的不同的第二高度； 一位於該主動區中該閘極裝置上的不同的第二介電層 ;以及 87285-940914.DOC 1249195 其中，該第一接點延伸穿過該不同的第二介電層及該 第一邵分平整化保形介電層而至該閘極。 3 · —種形成一接點開口的方法，包括： 形成一主動區； 於該主動區内形成一電晶體裝置； 於茲主動區内該電晶體裝置上形成一介電層； 利用帛—光罩形成一接點開孔，使其穿過該介電層， 抵達該電晶體裝置的接面區；以及 利用-不同的第二光罩形成—接點開孔，使其穿過該介 電層，抵達該主動區中該電晶體裝置的閘極。 .如申請專利範圍第23項之方法，其中於形成該電晶體裝 置上的介電層之前於該電晶體裝置的接面區與閘極上形 成一保形蝕刻阻止層。 25·如申請專利範圍第24項之 層之開孔進一步包括·· 方法，其中形成一穿過該介電 形成一初始開孔 阻止層； 形成一接續開孔 閘極；以及 使其穿過該介電層，抵達該保形蝕刻 使其穿過該保形蝕刻阻止層，抵達該 其中形成該接續開1台& $ ……包括㈣虫刻時間長度介於触" 保形姓刻阻止層所需要的時間以及姑穿該保 形蚀刻阻止層且抵達該接面區所需要的時間之間 87285-940914.DOC