TWI243612B - Digital transmission system and clock reproducing device - Google Patents

Digital transmission system and clock reproducing device Download PDF

Info

Publication number
TWI243612B
TWI243612B TW093123399A TW93123399A TWI243612B TW I243612 B TWI243612 B TW I243612B TW 093123399 A TW093123399 A TW 093123399A TW 93123399 A TW93123399 A TW 93123399A TW I243612 B TWI243612 B TW I243612B
Authority
TW
Taiwan
Prior art keywords
frequency
audio
clock pulse
aforementioned
pll
Prior art date
Application number
TW093123399A
Other languages
English (en)
Other versions
TW200509699A (en
Inventor
Masaru Miyamoto
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW200509699A publication Critical patent/TW200509699A/zh
Application granted granted Critical
Publication of TWI243612B publication Critical patent/TWI243612B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/4104—Peripherals receiving signals from specially adapted client devices
    • H04N21/4122—Peripherals receiving signals from specially adapted client devices additional display device, e.g. video projector
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/60—Receiver circuitry for the reception of television signals according to analogue transmission standards for the sound signals
    • H04N5/602—Receiver circuitry for the reception of television signals according to analogue transmission standards for the sound signals for digital sound signals

Description

1243612 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於將音頻資料以外之視頻資料等之內容資 料，及音頻資料，由送訊側傳送給收訊側，在收訊側進行 處理之數位傳送系統，及再生設置於此數位傳送系統之收 訊側的音頻用之時鐘脈衝之裝置。 【先前技術】 將來自視頻光碟再生裝置或磁帶再生裝置，或者個人 電腦等之訊號源之視頻訊號當成數位視頻資料傳送之情形 的規格，稱爲DVI ( Digital Video Interface :數位視頻介 面）之規格受到考慮。 在此D VI規格中，係作爲就RGB (紅、綠、藍）各 色之訊號以畫素單位將視頻訊號予以數位化之資料，藉由 DVI纜線（以DVI規格所規定之纜線）予以傳送者，將 視頻資料設爲畫素單位之資料故，可以傳送高品質之畫像 〇 但是，此DVI規格係關於視頻資料的傳送者，在與 視頻資料同時傳送音頻資料之情形，需要將音頻資料藉由 與DVI纜線不同的傳送手段來傳送。可是，如此一來， 傳送系統之構造會變得複雜。 因此’在專利文獻 1 ( W0 02/07 83 3 6 ( PCT/JP02/02 824 ))中，如下述般，提出了將音頻資料多 重化於視頻資料中而予以傳送之方法。 -4- 1243612 (2) 具體爲，在專利文獻1之方法中，在視頻資料的水平 空白期間或者垂直空白期間重疊音頻資料，以傳送視頻資 料及音頻資料。 如依據此，藉由如DVI規格之既存的視頻資料傳送 格式及DVI纜線之類的一種傳送手段，可同時傳送視頻 資料及音頻資料。 但是，在此方式中，資料處理用之時鐘脈衝係視頻資 料用之畫素時鐘脈衝（基準時鐘脈衝）爲直接傳送，但是 ，音頻資料用之時鐘脈衝，即音頻時鐘脈衝並非直接傳送 ，而是傳送顯示畫素時鐘脈衝與音頻時鐘脈衝之間的分頻 比之資訊，在收訊側中，由此分頻比資訊和畫素時鐘脈衝 ，藉由PLL( Phase Locked Loop:鎖相迴路）以在生音頻 時鐘脈衝。 具體爲，如第6圖所示般，畫素時鐘脈衝之頻率fp 例如爲27MHz，音頻時鐘脈衝之頻率fa係因應音頻取樣 頻率 fs，例如在 fs = 48kHz 時，爲其之 3 84 倍之 18·4 3 2ΜΗζ，在 f s = 4 4 · 1 k Η z 時，爲其之 3 84 倍之 1 6.9344MHz，音頻時鐘脈衝頻率fs係以： fa = 3 84fs= ( N/M ) fp "· ( 1 ) 所表示，並非表示音頻時鐘脈衝本身或音頻取樣頻率 fs之資訊，而是傳送顯示分頻比Μ、N之資訊。 如第6圖所示般，分頻比Μ、Ν在音頻取樣頻率fs -5- 1243612 (3) 爲48kHz時，M = 27000 ’ N= 1 843 2 ’音頻取樣頻率fs爲 44.1kHz 時，M = 3 0000’ N=18816。 而且，在收訊側中’藉由如第7圖所示之音頻PLL ’ 由從送訊側所傳送之畫素時鐘脈衝及分頻比Μ、N之資訊 ，再生音頻時鐘脈衝。 具體爲，此音頻PLL60具有VC061 ’ fp = 27MHz之畫 素時鐘脈衝被以分頻器71而分頻爲1/M ’由分頻器71可 以獲得fr = fp/M之頻率的基準訊號，VC061之輸出時鐘脈 衝被以分頻器72而分頻爲1/Ν’設VC061之輸出時鐘脈 衝的頻率爲f〇，則由分頻器72可以獲得fc = f〇/N之頻率 的比較訊號，基準訊號及比較訊號的相位在相位比較器 73被做比較，其結果結果之誤差訊號被供應給迴路Μ波 器74，迴路濾波器74之輸出電壓係被當成控制電壓Vet 1 而供應給VC061，成爲VC061之振盪頻率’即輸出時鐘 脈衝的頻率f〇受到控制之構造。 即M = 27000、N=18432時，來自分頻器72之比較訊 號的頻率fc變成與來自分頻器71之基準訊號之頻率fr相 等的1kHz，VC061受到控制而成爲VC061之振盪頻率fo 成爲1 8.43 2MHz，作爲 VC061之輸出時鐘脈衝而可獲得 18.432MHz之音頻時鐘脈衝.，在M = 30000、N=18816時， 來自分頻器72之比較訊號之頻率fc成爲與來自分頻器71 之基準訊號之頻率fr相等之900Hz，VC061受到控制而 成爲 VC061之振盪頻率 f〇成爲 1 6.9 3 44MHz，作爲 VC061之輸出時鐘脈衝而可獲得16.9344MHz之音頻時鐘 1243612 (4) 脈衝，音頻P L L 6 0即是如此構成。 以上所舉之先前技術文獻，係如下述。 [專利文獻 l]WO 02/07 83 3 6 ( PCT/JP02/02824 ) 【發明內容】 但是，如第7圖般，音頻PLL60係一個之VC061有 一個之振盪頻率範圍，要對應1 8.43 2MHz與16·93 44ΜΗζ 之 2種的音頻時鐘脈衝頻率很難，實際上，設置 1 8.432MHz用之振盪頻率範圍之VCO，和16.9344MHz之 振盪頻率範圍之 VCO，需要因應再生的音頻時鐘脈衝之 頻率而切換兩者。 但是，在前述之數位傳送系統之稱爲 HDMI ( High Definition Multimedia Interface:高解析多媒體介面）之 規格中，作爲鎖住收訊側之音頻時鐘脈衝再生用PLL用 之資訊，無法將顯示音頻取樣頻率fs之資訊與音頻資料 重疊而予以傳送。 因此，考慮藉由與傳送視頻資料或音頻資料之DVI 纜線般之傳送手段不同的傳送手段，將顯示音頻取樣頻率 fs之資訊由送訊側傳送於收訊側，在收訊側中，藉由該資 訊以切換VCO之振盪頻率範圍。 但是，如此一來，不單是需要別的傳送手段，在送訊 側及收訊側都需要顯示音頻取樣頻率fs之資訊用的編碼 窃及解碼益’傳送系統之構造變得複雜。 且’在與視頻資料或音頻資料一同傳送之畫素時鐘 『1243612 (5) 脈衝及分頻比Μ、N之資訊及顯示音頻取樣頻率fs 訊之間，由於傳送時間之差，而產生時間偏差，即使 訊號之訊號源在送訊側被切換，音頻取樣頻率fs改 分頻比Μ、N改變，但是，在收訊側中，V C 0之振盪 範圍未能即刻切換，產生不恰當，或者由於送訊側之 錯誤等，顯示音頻取樣頻率fs之資訊成爲與所傳送 頻資料不對應，產生無法獲得對應於所傳送之音頻資 音頻時鐘脈衝之不恰當的情形。 因此，本發明係做成爲··即使不由送訊側對收訊 送作爲鎖住收訊側之音頻時鐘脈衝再生用PLL用之 的顯示音頻取樣頻率之資訊，也可因應音頻取樣頻率 變’即刻而正確地切換收訊側之音頻時鐘脈衝再生用 的VCO之振盪頻率範圍，可以確實地再生對應音頻 頻率之頻率的音頻時鐘脈衝。 [解決課題之手段] 本發明之數位傳送系統，係： 在送訊側中，將音頻資料多重化於音頻資料以外 容資料中，附加前述內容資料用的基準時鐘脈衝，及 此基準時鐘脈衝與因應音頻取樣頻率之頻率的音頻時 衝之間的分頻比之資訊，送訊給收訊側； 在收訊側中’藉由前述基準時鐘脈衝，處理前述 資料’由前述基準時鐘脈衝及前述分頻比資訊，藉由 (Phase Locked Loop :鎖相迴路）再生音頻時鐘脈衝 之資 音頻 變， 頻率 編碼 之音 澇之 側傳 資訊 的改 PLL 取樣 之內 顯不 鐘脈 內容 PLL ，藉 -8 - 1243612 (6) 由該被再生之音頻時鐘脈衝，以處理前述音頻資料之數位 傳送系統， 於前述P L L中，設置有，由內部所獲得之訊號檢測 音頻取樣頻率的變化，在判斷音頻取樣頻率已經改變時， 切換構成前述 PLL 之 VCO ( Voltage Controlled Oscillator :電壓控制振盪器）之振盪頻率範圍之控制手段。 [發明效果] 如依據本發明，即使不由送訊側對收訊側傳送作爲鎖 住收訊側之音頻時鐘脈衝再生用PLL用之資訊的顯示音 頻取樣頻率之資訊，也可因應音頻取樣頻率的改變，即刻 而正確地切換收訊側之音頻時鐘脈衝再生用PLL的VCO 之振盪頻率範圍，可以確實地再生對應音頻取樣頻率之頻 率的音頻時鐘脈衝。 【實施方式】 [數位傳送系統之實施形態：第1圖] 在此實施形態之數位傳送系統中，由送訊側I 〇的訊 號源1 1可以獲得視頻訊號及音頻訊號。訊號源1 1係由 TV (電視機）調諧器或個人電腦、或者光碟或磁帶等之 記錄媒體再生視頻訊號或者音頻訊號之裝置等’關於視頻 訊號與音頻訊號，可以是同一個或者個別的。 由訊號源Π所獲得之視頻訊號係在視頻處理部I 2， 藉由來自PLL14之畫素時鐘脈衝而被做處理，由視頻處 1243612 (7) 理部1 2可以獲得處理後之視頻資料。畫素時鐘脈衝頻率 fp例如爲27MHz，處理後之視頻資料例如係就每一 RGB (紅 '綠 '藍）各色之訊號以畫素單位被數位化之資料。 由訊號源1 1所獲得之音頻訊號係在音頻處理部1 3中 ’藉由來自PLL14之音頻時鐘脈衝而被做處理，由音頻 處理部1 3獲得處理後之音頻資料。音頻取樣頻率fs例如 爲48kHz或者44.1kHz，音頻時鐘脈衝頻率fa例如爲音 頻取樣頻率fs之384倍之18.432MHz或者16.9344MHz， 處理後之音頻資料係以特定格式被數位化之資料。 在分頻比運算部15中，由畫素時鐘脈衝頻率fp及音 頻時鐘脈衝頻率fa或者音頻取樣頻率fs可算出分頻比Μ 、Ν。具體爲，分頻比運算部15具有描述畫素時鐘脈衝 頻率fp及音頻取樣頻率fs與分頻比Μ、Ν之對應關係的 表格，由該表格可做成分頻比Μ、Ν得以讀出之構造。 而且，在多重化調變送訊部16中，來自視頻處理部 1 2之視頻資料、來自音頻處理部1 3之音頻資料、來自 PLL14之畫素時鐘脈衝、及來自分頻比運算部15之分頻 比Μ、Ν之資訊被多重化，經過調變爲傳送用，藉由如 DVI纜線般之纜線1，傳送於收訊側20。具體爲，音頻資 料被重疊在視頻資料的水平空白期間或垂直空白期間。 另外，訊號源11、視頻處理部12、音頻處理部13、 PLL14、分頻比運算部15及多重化調變送訊部16係藉由 控制器1 7所控制。 在收訊側2 0中，藉由纜線1由送訊側1 0所傳送來之 • 10- 1243612 (8) 訊號，在收訊解調分離部2 1中被收訊解調，而分離成視 頻資料、音頻資料、畫素時鐘脈衝及分頻比Μ、N之資訊 〇 所被分離之視頻資料在視頻處理部22中，藉由所被 分離之畫素時鐘脈衝而做處理，由視頻處理部22可以獲 得處理後之視頻訊號。該視頻訊號係被供應給畫像顯示裝 置25，可在畫像顯示裝置25之畫面上顯示畫像。 另一方面，如後述般，在音頻PLL24中，由所被分 離之畫素時鐘脈衝及分頻比Μ、Ν之資訊，可再生音頻時 鐘脈衝，所被分離之音頻資料係在音頻處理部2 3中，藉 由以音頻PLL2 4所再生之音頻時鐘脈衝而被處理，由音 頻處理部23可獲得處理後之音頻訊號。該音頻訊號被供 應給音響輸出裝置26，音響（聲音）被由音響輸出裝置 26所輸出。 [音頻PLL之實施形態··第2圖〜第5圖] (第1例：第2圖及第3圖） 第2圖係顯示音頻PLL24之第1例。 此例之音頻P L L 2 4係對應如前述般，音頻取樣頻率 fs在送訊側1 〇被切換爲48kHz和44.1 kHz，具備作爲振 盪部30之2個之VC031、32及切換選擇電路33。 VC031係可以獲得fa = 384fs爲18.432MHz之音頻時 鐘脈衝者，VC032係可以獲得fa = 3 84fs爲1 6.9344MHz之 音頻時鐘脈衝者，個別設爲振盪頻率範圍窄而可確保一定 -11 - 1243612 (9) 之顫動性能之同時，隨著輸入之控制電壓V ct 1變大， 有振盪頻率直線地變高之特性。 音頻PLL24係藉由此種振盪部30、分頻器41及 、相位比較器43、迴路濾波器44、及VCO控制部50 構成。 在分頻器41中，fp = 27MHz之畫素時鐘脈衝被分頻 1/M，可以獲得fr = fp/M之頻率的基準訊號，在分頻 42中，振盪部30之輸出時鐘脈衝被分頻爲1/N’如 振盪部3 0之輸出時鐘脈衝的頻率爲f〇，則可以獲 fc = fo/N之頻率的比較訊號。 在相位比較器43中，來自分頻器41之基準訊號與 自分頻器42之比較訊號的相位被比較，該比較結果之 差訊號在迴路濾波器44被加以平滑化。而且，迴路濾 器 44的輸出電壓係作爲控制電壓 Vctl而被供應 VC031及32，VC031及32的振盪頻率受到控制。 進而，此例之VC0控制部50係被設爲，由迴路濾 器44的輸出之控制電壓Vctl，即相位比較器43的輸 之誤差訊號檢測音頻取樣頻率fs之變化，切換振盪部 之振盪頻率範圍，即選擇VC03 1和VC032中之其中一 者。 . 第3圖係顯示VC0控制部50之具體例。在此例中 迴路濾波器44的輸出之控制電壓Vctl，一方面介由緩 器45而被供應給VC031及32，同時，另一方面，介 緩衝器46而被供應給VC0控制部50。 具 42 所 爲 器 設 得 來 誤 波 給 波 出 30 方 衝 由 -12- 1243612 (10) VCO控制部50係藉由：低通濾波器51、2個之比 器53及54、及狀態保持用之RS正反器55所構成。 低通濾波器51係令控制電壓Vctl具有一定之時間 數者，此低通濾波器5 1之輸出電壓Vc係在比較器5 3 54分別被與高電壓側之臨界値電壓Vth及低電壓側之 界値電壓Vtl比較，比較器53及54的輸出訊號C1及 分別被供應給RS正反器5 5之設定側及重置側。 而且，RS正反器55之一方的輸出訊號S1係作爲 制訊號而被供應給VC 031，另一方之輸出訊號S2係作 控制訊號而被供應給VC 032。 另外，具體上在第3圖之例子中，第2圖所示之切 選擇電路33，其構成爲，VC031之輸出時鐘脈衝與控 訊號S1係被供應給AND閘35 ’ VC032之輸出時鐘脈 與控制訊號S2係被供應給AND閘36，AND閘35及 的輸出訊號係被供應給〇R閘37，OR閘37之輸出訊號 被取出爲振盪部3 0之輸出時鐘脈衝。 在以上之例子中，如第6圖以實例1所示般， fs = 48kHz、M = 27000、N=18432 時’藉由 VCO 控制部 之後述的檢測控制，控制訊號s 1成爲有源（a c t丨v e )( 位準），控制訊號S2成爲非有源（低位準），VC03 1 爲有源，VC032成爲非有源。 因此，此時，VC031之輸出時鐘脈衝係作爲振盪 30的輸出時鐘脈衝而被取出的同時’來自分頻器42之 較訊號之頻率fc變成與來自分頻器4 1之基準訊號的頻 較 常 及 臨 C2 控 爲 換 制 衝 36 係 在 50 高 成 部 比 率 -13- 1243612 (11) fr相等之 1kHz，VC031的振盪頻率成爲 1 8.4 3 2 Μ Η z， VC031如此受到控制，作爲振盪部30的輸出時鐘脈衝， 可以獲得1 8.43 2MHz之音頻時鐘脈衝。 此時，音頻PLL24係VCO控制部50之低通濾波器 51之輸出電壓Vc，即迴路濾波器44之輸出的控制電壓 Vctl在第5圖之電壓Vs附近成爲穩定之鎖住狀態。第5 圖係顯示輸出電壓Vc (控制電壓Vctl )對於比較訊號之 頻率fc ( =f〇/N )之特性圖，在比較訊號之頻率fc與基準 訊號之頻率 fr ( =fp/M )相等時，即在 M = 27000、 N= 1 843 2之情形，於fc = fr=lkHz時，則輸出電壓Vc (控 制電壓Vctl )成爲電壓Vs。 第5圖中，電壓Vmax及電壓Vmin係分別爲輸出電 壓Vc (控制電壓Vctl )的最大値及最小値，電壓Vth及 電壓V11分別爲第5圖所示之高電壓側之臨界値電壓及低 電壓側之臨界値電壓。 由此狀態起，如第6圖以實例2所示般’音頻取樣頻 率fs變化爲44.1kHz，分頻比Μ、N —變化爲M = 30000、 N=18816，則來自分頻器41之基準訊號的頻率fr成爲 900 Hz，但是，VC 031維持有源狀態，以48kHz之3 84倍 的1 8.4 3 2 MHz振盪，該1 8 ·· 4 3 2 Μ Η z之時鐘脈衝係作爲振 盪部3 0之輸出時鐘脈衝而被供應給分頻器42故’來自分 頻器 42 之比較訊號之頻率 fc 成爲 18.432MHz/18816 = 980kHz。 其結果爲，迴路濾波器44之輸出的控制電壓Vctl隨 -14- 1243612 (12) 著第5圖之特性而降低，使得比較訊號之頻率fc接近 900Hz，使得VC031之振盪頻率接近900Hz之18816倍 之16.9344MHz，由於 VC031之振盪頻率範圍窄之故， VC031之振盪頻率不降低至1 6.93 44MHz，控制電壓Vctl (低通濾波器51之輸出電壓Vc)成爲貼近比低電壓側之 臨界値電壓Vtl還低之最小値Vmin之狀態。 因此，在第3圖之VCO控制部50中，比較器54之 輸出訊號C2由高位準變化爲低位準，RS正反器55被重 置，RS正反器55之一方的輸出之控制訊號S1由有源（ 高位準）變化爲非有源（低位準），另一方之輸出的控制 訊號S 2由非有源（低位準）變化爲有源（高位準）。 藉此，VC031成爲非有源，VC032成爲有源， VC032之輸出時鐘脈衝被當成振盪部30的輸出時鐘脈衝 而取出，來自分頻器42之比較訊號之頻率fc成爲與來自 分頻器41之基準訊號之頻率fr相等之900Hz，VC032之 振盪頻率成爲1 6.9344MHz，VC032如此受到控制，作爲 振盪部30之輸出時鐘脈衝，可以獲得1 6.93 44MHz之音 頻時鐘脈衝。 此時，音頻P L L 2 4係V C Ο控制部5 0的低通濾波器 51之輸出電壓Vc，即迴路攄波器44的輸出之控制電壓 Vctl在第5圖之電壓Vs附近成爲穩定之狀態。 由此狀態起，如第6圖中以實例1所示般，音頻取樣 頻率fs變化爲48kHz，分頻比M、N —變化爲M = 27000 、N = 1 84 3 2，則來自分頻器41之基準訊號的頻率fr雖成 •15· 1243612 (13) 爲1kHz，但是，VC032維持有源之狀態，以44.1kHz之 384倍的ι6·93 44ΜΗζ振盪，其之1 6.93 44MHz之時鐘脈 衝係作爲振盪部3 0之輸出時鐘脈衝而被供應給分頻器42 故’來自分頻器 42 之比較訊號之頻率 fc成爲 1 6.9344MHZ/1 8432 = 9 1 9Hz。 其結果爲，迴路濾波器44之輸出的控制電壓Vet 1隨 著第5圖之特性而上升，使得比較訊號之頻率fc接近 1kHz，使得VC032之振盪頻率接近1kHz之1 843 2倍之 18·432ΜΗζ，由於VC032之振盪頻率範圍窄之故，VC032 之振盪頻率不上升至18.432MHz，控制電壓 Vctl (低通 濾波器51之輸出電壓Vc)成爲貼近比高電壓側之臨界値 電壓Vth還高之最大値Vmax之狀態。 因此，在第3圖之VCO控制部50中，比較器53之 輸出訊號C1由高位準變化爲低位準，RS正反器55被重 置，RS正反器55之一方的輸出之控制訊號S1由非有源 (低位準）變化爲有源（高位準），另一方之輸出的控制 訊號S2由有源（高位準）變化爲非有源（低位準）。 藉此，VC031成爲有源，VC032成爲非有源， VC031之輸出時鐘脈衝被當成振盪部30的輸出時鐘脈衝 而取出，來自分頻器42之比較訊號之頻率fc成爲與來自 分頻器41之基準訊號之頻率fr相等之1kHz，VC031之 振盪頻率成爲1 8.43 2MHz，VC031如此受到控制，作爲振 盪部30之輸出時鐘脈衝，可以獲得1 8·4 3 2ΜΗζ之音頻時 鐘脈衝。 -16- 1243612 (14) 如前述般，在第2圖及第3圖之例子中’即使不由 訊側對收訊側傳送作爲鎖住收訊側之音頻PLL24用之 訊的顯示音頻取樣頻率fs之資訊’也可因應音頻取樣 率fs的改變，即刻而正確地切換收訊側之音頻PLL24 VCO之振盪頻率範圍，可以確實地再生對應音頻取樣 率fs之頻率fa的音頻時鐘脈衝。 (第2例：第4圖） 第2圖及第3圖之例子係VCO控制部50由迴路濾 器44的輸出之控制電壓Vctl，即相位比較器43的輸 之誤差訊號檢測音頻取樣頻率fs之變化，以切換振盪 30之振盪頻率範圍之情形，但是，VCO控制部50也可 由振盪部3 0的振盪頻率，即振盪部3 0之輸出時鐘脈衝 頻率fo，檢測音頻取樣頻率fs之改變，以切換振盪部 的振盪頻率範圍而構成。 第4圖係顯示該情形之例子。此例之VC0控制部 係藉由：頻率辨別電路56、2個之比較器57及58、及 態保持用RS正反器5 5所構成。 頻率辨別電路5 6係辨別振盪部3 0的輸出時鐘脈衝 頻率fo之電路，雖著頻率fo變高，可以獲得値係直線 大之輸出電壓Vf。 此頻率辨別電路56之輸出電壓Vf係在比較器57 5 8中，分別被與高電壓側之臨界値電壓V h及低電壓側 臨界値電壓V 1比較，比較器5 7及5 8的輸出訊號C 1 送 資 頻 的 頻 波 出 部 以 的 30 50 狀 之 變 及 之 及 -17- 1243612 (15) C 2分別被供應給R S正反器5 5之設定側及重置側。 而且，RS正反器55之一方的輸出訊號S1係作爲控 制訊號而被供應給VC 031，另一方之控制訊號S2係作爲 控制訊號而被供應給VC032。 其他係與第2圖之例子相同。切換選擇電路3 3係如 第3圖之例子般，可以藉由2個之AND閘35及3及0R 閘3 7所構成。 在此例中，如第6圖以實例1所示般，在f s =4 8 k Η z 、Μ = 27000、Ν = 18432時，藉由VC0控制部50之後述的 檢測控制，控制訊號S 1成爲有源（高位準），控制訊號 S2成爲非有源（低位準），VC031成爲有源，VC032成 爲非有源。 因此，此時，VC031之輸出時鐘脈衝係作爲振盪部 30之輸出時鐘脈衝而被取出的同時，來自分頻器42之比 較訊號之頻率fc成爲與來自分頻器41之基準訊號之頻率 fr相等之 1kHz ’ VC031之振盪頻率成爲 1 8 · 4 3 2 Μ Η z， VC031如此受到控制，作爲振盪部30之輸出時鐘脈衝， 可以獲得1 8.4 3 2MHz之音頻時鐘脈衝。 由此狀態起，如第6圖以實例2所示般，音頻取樣頻 率fs變化爲44.1kHz’分頻比Μ、N—變化爲M = 30000、 N= 18816，則來自分頻器 41之基準訊號的頻率 fr成爲 900Hz，但是，VC 031維持有源狀態，以48kHz之3 84倍 的1 8.4 3 2MHz振盪，該1 8.43 2MHz之時鐘脈衝係作爲振 盪部3 0之輸出時鐘脈衝而被供應給分頻器4 2故，來自分 -18- (16) 1243612 頻器 42 之比較訊號之頻率 fc 成爲 1 8.432MHz/188 16 = 980kHz。 其結果爲，迴路濾波器44之輸出的控制電壓Vet 1隨 著第5圖之特性而下降，使得比較訊號之頻率fc接近 900Hz，使得VC031之振盪頻率接近900Hz之18816倍 之1 6.93 44MHz，由於 VC031之振盪頻率範圍窄之故， VC031之振盪頻率不降低至 16.9344MHz，而成爲比 1 8.43 2MHz低，比1 6.9344高些許之某頻率。 因此，藉由將低電壓側之臨界値電壓V 1設爲與比此 頻率高些許之頻率相當之電壓値，此時，頻率辨別電路 56的輸出電壓Vf變得比臨界値電壓VI低，比較器58的 輸出訊號C2由高位準變化爲低位準，RS正反器55被重 置，RS正反器55的一方之輸出的控制訊號S1由有源（ 高位準）變化爲非有源（低位準），另一方之輸出的控制 訊號S2由非有源（低位準）變化爲有源（高位準）。 藉此，VC031成爲非有源，VC032成爲有源， VC032的輸出時鐘脈衝當成振盪部30的輸出時鐘脈衝被 取出，來自分頻器42之比較訊號之頻率fc成爲與來自分 頻器41之基準訊號之頻率fr相等之9 00 Hz，VC 032之振 盪頻率成爲1 6.9344MHz，VC032如此受到控制，作爲振 盪部30之輸出時鐘脈衝，可以獲得16·9344ΜΗζ之音頻 時鐘脈衝。 由此狀態起，如第6圖中以實例1所示般，音頻取樣 頻率fs變化爲48kHz，分頻比Μ、N —變化爲M = 2 7000 -19- 1243612 (17) 、N= 1 84 3 2，則來自分頻器41之基準訊號的頻率fr雖成 爲1 kHz，但是，VC 032維持有源之狀態，以44.1kHz之 384倍的16.9344MHz振盪，其之16.9344MHz之時鐘脈 衝係作爲振盪部3 0之輸出時鐘脈衝而被供應給分頻器42 故，來自分頻器 42 之比較訊號之頻率 fc成爲 16.9344MHz/l 8432 = 9 1 9Hz。 其結果爲，迴路濾波器44之輸出的控制電壓Vet 1隨 著第5圖之特性而上升，使得比較訊號之頻率fc接近 1kHz，使得VC032之振盪頻率接近1kHz之1 84 3 2倍之 18.432MHz，由於VC032之振盪頻率範圍窄之故，VC032 之振盪頻率不上升至18.432MHz，而成爲比16.9344高， 比1 8.43 2MHz低些許之某頻率。 因此，藉由將高電壓側之臨界値電壓Vh設爲與比此 頻率低些許之頻率相當之電壓値，此時，頻率辨別電路 56的輸出電壓Vf變得比臨界値電壓Vh高，比較器57的 輸出訊號C1由高位準變化爲低位準，RS正反器55被設 定，RS正反器55的一方之輸出的控制訊號S1由非有源 (低位準）變化爲有源（高位準），另一方之輸出的控制 訊號S2由有源（高位準）變化爲非有源（低位準）。 藉此，VC031成爲有源，VC032成爲非有源， VC031的輸出時鐘脈衝當成振盪部30的輸出時鐘脈衝被 取出，來自分頻器42之比較訊號之頻率fc成爲與來自分 頻器41之基準訊號之頻率fr相等之1kHz，VC031之振 盪頻率成爲1 8.43 2MHz，VC03 1如此受到控制，作爲振盪 -20- 1243612 (18) 部30之輸出時鐘脈衝，可以獲得18.432MHz之音頻時鐘 脈衝。 如前述般，在第4圖之例子中，即使不由送訊側對收 訊側傳送作爲鎖住收訊側之音頻P L L 2 4用之資訊的顯示 音頻取樣頻率fs之資訊，也可因應音頻取樣頻率fs的改 變，即刻而正確地切換收訊側之音頻PLL24的VCO之振 盪頻率範圍，可以確實地再生對應音頻取樣頻率fs之頻 率fa的音頻時鐘脈衝。 [其他的實施形態] 前述之實施形態雖係音頻取樣頻率fs被切換爲2種 之情形，但是，即使在音頻取樣頻率fs被切換爲3種以 上之情形，藉由將振盪部30及VCO控制部50作成與其 對應之構造，也可以使用本發明。 另外，前述之實施形態係畫素時鐘脈衝頻率fp爲 27MHz之情形，但是，本發明在畫素時鐘脈衝頻率爲 27MHz以外之頻率的情形，進而畫素時鐘脈衝頻率被切 換爲27MHz與74MHz等，被切換爲複數種之情形，也可 以使用。 進而’前述之貫施形態·雖係在視頻資料多重化音頻薈 料予以傳送之情形，但是，本發明也可以使用於在音頻茲 了以外之資訊資料等之內容資料多重化音頻資料予以傳送 之情形。 -21 - 1243612 (19) 【圖式簡單說明】 第Ϊ圖係顯示本發明之數位傳送系統之一實施形態圖 〇 第2圖係顯示收訊側之音頻pLL之一例圖。 第3圖係顯示第2圖之音頻PLL之VCO控制部之具 體例圖。 第4圖係顯示收訊側之音頻PLL之其他的例圖。 第5圖係顯示控制電壓對於比較訊號之頻率之特性圖 〇 第6圖係顯示音頻取樣頻率、音頻時鐘脈衝頻率及分 頻比之例圖。 第7圖係顯示習知之音頻PLL圖。 【主要元件符號說明】 10 送 訊 側 11 訊 號 源 12 視 頻 處 理 部 13 音 頻 處 理 部 14 鎖 相 迴 路 (PLL) 15 分 頻 比 運 算 部 16 多 重 化 調 變 送訊部 17 控 制 器 20 收 訊 側 2 1 收 訊 解 調 分 離部 2 2 視 頻 處 理 部 -22- 1243612 (20) 23 音 頻 處 理 部 24 ：gl 頻 m 相 迴 路（PLL ) 25 畫 像 顯 示 裝 置 26 音 響 輸 出 裝 置 30 振 盪 部 4 1 分 頻 器 42 分 頻 器 43 相 位 比 較 器 44 迴 路 濾 波 器 50 VCO 控 制 部 5 1 低 通 濾 波 器 53 比 較 器 54 比 較 器 55 RS正反器 56 頻 率 辨 別 電 路 -23-

Claims (1)

1243612 (1) 十、申請專利範圍 1 · 一種數位傳送系統，是針對在送訊側中，將音頻 資料多重化於音頻資料以外之內容資料中，附加前述內容 資料用的基準時鐘脈衝，及顯示此基準時鐘脈衝與因應音 頻取樣頻率之頻率的音頻時鐘脈衝之間的分頻比之資訊， 送訊給收訊側； 在收訊側中，藉由前述基準時鐘脈衝，處理前述內容 資料’由前述基準時鐘脈衝及前述分頻比資訊，藉由PLL (Phase Locked Loop ··鎖相迴路）再生音頻時鐘脈衝，藉 由該被再生之音頻時鐘脈衝，以處理前述音頻資料之數位 傳送系統，其特徵爲： 於前述鎖相迴路（PLL )中，設置有，由內部所獲得 之訊號檢測音頻取樣頻率的變化，在判斷音頻取樣頻率已 經改變時，切換構成前述鎖相迴路（PLL )之 VCO ( Voltage Controlled Oscillator:電壓控制振邊器）之振盪 頻率範圍之控制手段。 2 ·如申請專利範圍第1項所記載之數位傳送系統， 其中，前述控制手段係由構成前述鎖相迴路（PLL )之相 位比較器的輸出之誤差訊號，檢測音頻取樣頻率之改變。 3 ·如申請專利範圍第.1項所記載之數位傳送系統， 其中，前述控制手段係由前述電壓控制振盪器（VCO )之 振盪頻率，檢測音頻取樣頻率之改變。 4 · 一種時鐘脈衝再生裝置，是針對由基準時鐘脈衝 ，及顯示此基準時鐘脈衝與因應音頻取樣頻率之頻率的音 -24- 1243612 (2) 頻時鐘脈衝之間的分頻比之資訊，藉由鎖相迴路（PL L ) 以再生音頻時鐘脈衝之裝置，其特徵爲：具備有， 由前述鎖相迴路（PLL )的內部所獲得之訊號檢測音 頻取樣頻率之改變，在判斷音頻取樣頻率已經改變時，切 換構成前述鎖相迴路（PLL )之電壓控制振盪器（VCO ) 的振盪頻率範圍之控制手段。 5 ·如申請專利範圍第4項所記載之時鐘脈衝再生裝 置，其中，前述控制手段係由構成前述鎖相迴路（PLL ) 之相位比較器的輸出之誤差訊號，檢測音頻取樣頻率之改 變。 6 ·如申請專利範圍第4項所記載之時鐘脈衝再生裝 置，其中，前述控制手段係由前述電壓控制振盪器（VC0 )之振盪頻率，檢測音頻取樣頻率之改變。 -25-
TW093123399A 2003-08-19 2004-08-04 Digital transmission system and clock reproducing device TWI243612B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003295257A JP3800337B2 (ja) 2003-08-19 2003-08-19 デジタル伝送システムおよびクロック再生装置

Publications (2)

Publication Number Publication Date
TW200509699A TW200509699A (en) 2005-03-01
TWI243612B true TWI243612B (en) 2005-11-11

Family

ID=34269063

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093123399A TWI243612B (en) 2003-08-19 2004-08-04 Digital transmission system and clock reproducing device

Country Status (5)

Country Link
US (2) US7474358B2 (zh)
JP (1) JP3800337B2 (zh)
KR (1) KR101055089B1 (zh)
CN (1) CN100442836C (zh)
TW (1) TWI243612B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800337B2 (ja) * 2003-08-19 2006-07-26 ソニー株式会社 デジタル伝送システムおよびクロック再生装置
JP2006148214A (ja) * 2004-11-16 2006-06-08 Pioneer Electronic Corp データ伝送端末装置及びデータ伝送方法
JP4469758B2 (ja) 2005-07-04 2010-05-26 パナソニック株式会社 音声処理装置
JP4499009B2 (ja) * 2005-09-15 2010-07-07 ローム株式会社 分周回路、クロック生成回路、およびそれを搭載した電子機器
JP4950464B2 (ja) * 2005-09-15 2012-06-13 ローム株式会社 クロック生成回路、およびそれを搭載した電子機器
JP4519746B2 (ja) * 2005-09-22 2010-08-04 ローム株式会社 クロック生成回路、およびそれを搭載した電子機器
JP2007150855A (ja) * 2005-11-29 2007-06-14 Toshiba Corp 受信システム
JP2008159238A (ja) * 2006-11-30 2008-07-10 Matsushita Electric Ind Co Ltd 音声データ送信装置および音声データ受信装置
US20080133249A1 (en) * 2006-11-30 2008-06-05 Hashiguchi Kohei Audio data transmitting device and audio data receiving device
JP5270288B2 (ja) 2007-10-01 2013-08-21 パナソニック株式会社 送信装置
CN101409776B (zh) * 2007-10-12 2011-03-30 瑞昱半导体股份有限公司 应用于多媒体接口的声音时钟产生方法
KR100935594B1 (ko) * 2008-02-14 2010-01-07 주식회사 하이닉스반도체 위상 동기 장치
CN101960847A (zh) * 2008-04-11 2011-01-26 松下电器产业株式会社 发送装置及接收装置
JP4315462B1 (ja) 2008-04-23 2009-08-19 シリコンライブラリ株式会社 オーディオ参照クロックを生成可能な受信装置
US7940140B2 (en) * 2008-06-03 2011-05-10 Lsi Corporation Self-calibrated wide range LC tank voltage-controlled oscillator (VCO) system with expanded frequency tuning range and method for providing same
US8082462B1 (en) 2008-11-13 2011-12-20 Xilinx, Inc. Direct synthesis of audio clock from a video clock via phase interpolation of a dithered pulse
JP5310135B2 (ja) * 2009-03-12 2013-10-09 富士通株式会社 デジタルｐｌｌ回路
US20110013078A1 (en) * 2009-07-15 2011-01-20 Hiroshi Shinozaki Head-separated camera device
WO2011067625A1 (en) * 2009-12-01 2011-06-09 Nxp B.V. A system for processing audio data
JP5254376B2 (ja) * 2010-01-29 2013-08-07 パナソニック株式会社 再生装置
JP2011188077A (ja) * 2010-03-05 2011-09-22 Renesas Electronics Corp 位相同期回路及びその制御方法
US8508308B2 (en) * 2011-09-01 2013-08-13 Lsi Corporation Automatic frequency calibration of a multi-LCVCO phase locked loop with adaptive thresholds and programmable center control voltage
US9036762B2 (en) * 2013-04-16 2015-05-19 Silicon Laboratories Inc. Generating compatible clocking signals
US10021618B2 (en) 2015-04-30 2018-07-10 Google Technology Holdings LLC Apparatus and method for cloud assisted wireless mobility
KR102461324B1 (ko) 2016-02-16 2022-10-31 삼성전자주식회사 오디오 처리 장치 및 그 제어 방법
US10447283B1 (en) * 2018-05-29 2019-10-15 Speedlink Technology Inc. Broadband phase locked loop for multi-band millimeter-wave 5G communication
US10666274B2 (en) * 2018-05-29 2020-05-26 Speedlink Technology Inc. Dual voltage controlled oscillator circuits for a broadband phase locked loop for multi-band millimeter-wave 5G communication
CN109547019B (zh) * 2018-11-15 2021-01-19 西安交通大学 一种应用于宽调谐范围的双lc-vco结构锁相环及校准方法
CN112492240B (zh) * 2019-09-11 2022-06-28 李冰 一种用于hdmi音频回传信号时钟频率鉴别的方法
CN113839671A (zh) * 2020-06-24 2021-12-24 中兴通讯股份有限公司 时钟发送装置及方法、时钟接收装置及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5698660A (en) * 1980-01-09 1981-08-08 Advantest Corp Frequency measuring device
JPS6277770A (ja) * 1985-10-01 1987-04-09 Seiko Instr & Electronics Ltd ビデオ信号のサンプリングクロツク発生回路
US5142420A (en) * 1989-04-28 1992-08-25 Matsushita Electric Industrial Co., Ltd. Sampling frequency reproduction system
US5745314A (en) * 1989-09-27 1998-04-28 Canon Kabushiki Kaisha Clock generating circuit by using the phase difference between a burst signal and the oscillation signal
JPH08186490A (ja) * 1994-11-04 1996-07-16 Fujitsu Ltd 位相同期回路及びデータ再生装置
US6151479A (en) * 1996-06-03 2000-11-21 Echostar Engineering Corp. Single clock 27 MHZ oscillator in MPEG-2 system
EP1213840A1 (en) * 2000-12-07 2002-06-12 Nokia Corporation Radio transceiver having a phase-locked loop circuit
JP3414382B2 (ja) * 2001-01-09 2003-06-09 日本電気株式会社 Ｐｌｌ回路及びその制御方法
TWI282691B (en) 2001-03-23 2007-06-11 Matsushita Electric Ind Co Ltd Data-transmission method, data-transmission device, data-reception method and data reception device
JP2003051745A (ja) 2001-08-03 2003-02-21 Accuphase Laboratory Inc Ｐｌｌ回路
US7088398B1 (en) * 2001-12-24 2006-08-08 Silicon Image, Inc. Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data
JP3928519B2 (ja) * 2002-08-21 2007-06-13 ソニー株式会社 ディジタル信号伝送システムおよび方法、並びに受信装置および方法
JP3800337B2 (ja) * 2003-08-19 2006-07-26 ソニー株式会社 デジタル伝送システムおよびクロック再生装置

Also Published As

Publication number Publication date
JP2005065093A (ja) 2005-03-10
KR20050020657A (ko) 2005-03-04
US7602445B2 (en) 2009-10-13
CN100442836C (zh) 2008-12-10
US20080122977A1 (en) 2008-05-29
CN1585476A (zh) 2005-02-23
TW200509699A (en) 2005-03-01
JP3800337B2 (ja) 2006-07-26
US7474358B2 (en) 2009-01-06
US20050058158A1 (en) 2005-03-17
KR101055089B1 (ko) 2011-08-08

Similar Documents

Publication Publication Date Title
TWI243612B (en) Digital transmission system and clock reproducing device
US20090052599A1 (en) Transmitter and transmitter/receiver
JPH02228183A (ja) 記録再生装置
US8233092B2 (en) Video signal processing device
EP0488225B1 (en) Clock information transmitting device and clock information receiving device
JPWO2009125573A1 (ja) 送信装置および受信装置
JPS6362157B2 (zh)
JP3544198B2 (ja) 映像表示装置
JP3052584B2 (ja) 再生信号処理装置
JP2511858B2 (ja) 色信号処理装置
JP2006101029A (ja) データ受信装置
JP2609936B2 (ja) Ｍｕｓｅ／ｎｔｓｃコンバータ
JP3865015B2 (ja) 画像表示装置
JPH0710109B2 (ja) 色信号処理装置
JPH07226860A (ja) Ｐｌｌ回路
JPH11112833A (ja) 水平同期分離回路
JP2005051543A (ja) ビデオ信号変換装置およびビデオ信号変換方法
JPH10164616A (ja) 映像信号記録装置
JPH10174120A (ja) 映像信号再生装置
JPH0260383A (ja) ビデオカメラ
JPS63146664A (ja) 垂直同期信号分離回路
JPH0918892A (ja) 色信号処理装置
JPS6359184A (ja) 映像信号記録再生装置
JPH0810859B2 (ja) 位相同期回路
JPS61234138A (ja) 位相同期回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees