TWI240284B - Address decode - Google Patents

Description

1240284 玖、發明說01~:- 【發明所屬之技術領域】 本發明關於一用於處理記憶體事件之機器可讀媒體，方 法及裝置。 【先前技術】 計算裝置典型包括一處理器，記憶體及一外部記憶體控 制器以提供處理器及計算裝置之其他組件之至記憶體之存 取。此種計算裝置之性能強烈受到“記憶體讀取等待”及“記 憶體寫入等辱”之影響。通常“記憶體讀取等待”為當處理器· 要求外部記億體控制器自記憶體摘取資料，及當外部記憶 體控制器提供處理器所需資料間之時間長度。同理，“記憶 體寫入等待”通常為處理器要求外部記憶體控制器寫入資料 至記憶體，及外部記憶體控制器對處理器指出資料已寫入 或將寫入記憶體之間之時間長度。 對記憶體事件之等待有關之一因素為記憶體控制器解碼 記憶體事件之位址所需之時間長度。記憶體控制器典型包 括一位址解碼器，由其產生對應記憶體之分層裝置之記憶 體選擇。因為，位址解碼器典型支援數個不同分層裝置， 位址解碼器包含非平凡邏輯，其消耗多個時脈週期以解碼 該位址。 【發明内容】 本發明關於一用以處理記憶體事件之機器可讀媒體，方 法，及一裝置。在一實施例中，處理器或其他外部組件提 供一具有解碼之記憶體位址。記憶體控制器於是以處理器 87290 1240284 解碼位址存系記憶體，而不必解碼位址本身。在另一實施 例中，處理器或外部組件提供具有部分解碼記憶體位址之 記憶體控制器。該記憶體控制器於是自部分解碼之記憶體· 位址產生一解碼位址，及可以產生之記憶體位址存取該記t 憶體。 【實施方式】 以下說明敘述解碼記憶體位址之技術及處理具有解碼之 位址之記憶體事件。在以下說明中各種特殊細節，如邏輯 實施，操作碼_，指定操作碼裝置，分隔/分享/複製實施資-源，系統組鼻間關係及型式，及邏輯區分/統合選擇均予揭 示以便提供對本發明更徹底之瞭解。應瞭解，精於此技藝 之人士而言，本發明可予以實施而不需此等特殊細節。在 另一實施例中，控制結構，閘位準電路及全軟體指令順序 已詳細揭示，以期不致對本發明產生混淆。精於此技藝人 士以所附之說明將可實施適當之功能而不需不當之實驗。 參考說明書内之“一實施例”，“實施例”及“範例實施例” 等係指所述之實施例可能包含特殊特性，結構，或特徵， 但每一實施例不一定包括特殊特性，結構及特徵。此外， 此一詞句不一定指相同實施例。此外，當特性，結構及特 徵之敘述與一實施例有關時，精於此技藝人士應認為可用 其它實施例完成該特性，結構及特徵，不論是否清楚說明。 本發明之實施例可由硬體，固件，軟體或其組合實施。 本發明之實施例亦可由儲存於可讀媒體中之指令實施，其 可由一或多個處理器讀取或被執行。一機器可讀取媒體包 87290 1240284 括任何機構it機器（計算裝置）可讀型式儲存或傳輸資訊。 例如，一機器可讀媒體可包括僅讀記憶體（ROM);隨機存 取計憶體（RAM);磁碟儲存媒體；光學儲存媒體；快速儲 存媒體裝置，電，光，聲音或其他方式傳播之信號（即，載 波，紅外信號，數位信號等）及其他。 圖1中顯示一計算裝置100。計算裝置100可包括處理器102 ，及一記憶體控制器104，其經一處理器匯流排106耦合至 處理器102。一實施例中，記憶體控制器104位於記憶體102 以外之一不租_積體電路，晶片，或模組中。此外，記憶體-控制器104可經由記憶體匯流排110耦合至記憶體108，以提 供計算裝置100之處理器102，及其他組件（如滑鼠，鍵盤， 視頻控制器，硬碟，軟碟等）之至記憶體108之存取。 記憶體108包含各種記憶體裝置’包含可定址儲存位置’ 記憶體控制器104自其讀取資料或寫入資料。記憶體108可 含一或多個不同型式之記憶體裝置，如動態隨機存取記憶 體（DRAM)裝置，同步隨機存取記憶體（SDRAM)裝置，雙資 料速率（DDR): SDRAM裝置，四資料速率（QDR) SDRAM裝置 ，或其他易失及非易失記憶體裝置。此外，如圖2說明，記 憶體108可以分層方式安排。例如，記憶體108可包含一或 多個波道或等級114，每一等級114可包含一或多個存儲體 116，每一存儲體116可含一或多個行或頁118，每一頁118可 含一或多個組塊或列120。另一實施例中，記憶體108包含 多個或較圖2為少之分層位準。 處理器102可包含位址解碼器122以解碼未決之記憶體事 87290 1240284 件之位址。夜址解碼11122可解碼記憶體事件之位址以產生 或多個動態記憶體簡之一分層裝置之記憶體選擇，該選 擇可用以1¾擇§己憶體1G8之特別儲存位置之位址。圖2中所 j之分層裝置，該位址解碼器122可解碼該位址以產生包本 —等級選擇，存儲體選擇，頁選擇及列選擇之解碼後㈣ ，该位址可用來分別選擇記憶體·之等級114，存儲體116 ’頁118，及列120。在另-實施例中’位址解碼器122可部 分解碼位址以產生部分解碼之位址，因此，將位址解碼之 完成留給記㈣控制器1G4。例如，部分解碼之位址可包本 —或多個記憶體選擇(即，等級選擇及存儲體選擇)及一： 解碼部分，記憶體控制㈣何利用該部分產生—或多個額 外記憶體選擇（即’頁選擇及列選擇）u，該部分解 碼《位址可包含—中間型式，記憶體控制器刚可自該型式 產生記憶體選擇，較自非解碼之位址產生記憶體選擇為快 特/?!是4中間型式在—賞施例中可不包括記憶體選擇。 處理器102進一步包含一處理器匯流排介面124，以在處 理器匯流排1.06上處理及發出交易事件。例如，該處理器匯 流排介面124可在處理器匯流排刚上發出記憶體交易事件 ，以便要求記憶體控制器1〇4處理該記憶體交易事件。此外 ，處理器匯流排介面124可響應及/或追蹤交易事件，如其 他匯流排裝置如記憶體控制器綱及其他處理器（未示出煤 處理器匯流排106上發出之交易事件。此外，處理器匯流排 介面124可提供記憶體控制器1〇4以一指示符，其指出該位 址是否包含已解碼及/或部分解碼之位址。例如，在一實施 87290 -9 - 1240284 例中，處理流排介面124可提供記憶體控制器104以一 指示符於一或_多個處理器匯流排106之位址階段。在該實施 例中，該位址可能包含一或多個位元，該位元用來作為格 式指示符，指出位址是否包含已解碼位址，部分解碼位址 或非解碼位址（即，一物理位址，虛位址，I/O位址等）。在 另一實施例中，處理器匯流排介面124可經側帶信號或經處 理器匯流排106之另一階段（請求階段）提供記憶體控制器104 該記憶體事件之格式指示符。 記憶體控制_器104可包含一請求介面126以發出及/或接收 記憶體事件至及/自處理器102。在另一實施例中，請求介 面126可進一步發出/或接收記憶體事件至及/或自其他組件 112。請求介面126可包含一處理器匯流排介面128，以經處 理器匯流排106與處理器102直接通信。請求介面126尚可包 含組件介面130以經匯流排132，如週邊組件互聯（PCI)匯流 排，加速圖形埠（AGP)匯流排，通用率聯匯流排（USB)匯流 排，低引線數（LPC)匯流排，及/或其他I/O匯流排。在其他 實施例中，請求介面126經處理器匯流排介面128晶片組（未 示出）之組件介面134，其可能含一或多個包封之積體電路 ，間接與處理器102及/或組件112通信。 記憶體控制器104進一步包含控制邏輯136，一位址解碼 器138，記憶體介面140耦合至記憶體匯流排110。記憶體介 面140可應用一或多個記憶體選擇，如等級選擇，存儲體選 擇，及頁選擇於記憶體匯流排110，以開啟與記憶體相關之 記憶體108之一頁。記憶體介面140可進一步應用一或多個 87290 -10- 1240284 記憶體選擇如列選擇於記憶體匯流排11()，以選擇已開啟頁 II8之一列12〇以讀取及/或寫入。 記憶體控制器104之位址解碼器138可解碼一記憶體事件· 之位址，以產生一或多個對應記憶體1〇8之分層裝置之記憶 體選擇，其可被用以選擇或定址記憶體丨〇8之特殊儲存位置 。在一實施例中，位址解碼器138可自記憶體事件炙位址產 生警級選擇，存儲體選擇，頁選擇，及一列選擇，其可分 別選擇記憶體108之一等級114，存儲體116，頁18及列12〇。 在另一實施射寸，位址解碼器138可自未解碼部分與部份解 碼位址之解碼部分提供之一或多個記憶體選擇（級選擇及存 儲體選擇）共用，而產生一或多個額外記憶體選擇（即，頁 選擇及列選擇），而完全解碼接收之部分解碼位址。在另一 實施例中Μ立址解碼器138可自料解碼位址提供之中間型 式，產生記憶體選擇（即，存儲體選擇，列選擇）而完全解 碼接收之部分解碼位址。 記憶體控制器104之控制邏輯136可控制接收之記憶體： 件之處理、。例如’控制邏輯断自—或多個接收之^㈣ 事件選擇€憶體事件以便處理。此外，控制邏輯I%可決； 是否使位址解碼器13δ停止位址解碼，解碼位址 記憶體事件之部分解碼士 γ g , _ 刀螂碼《位址。在-實施例中，控制邏ϋ 2根據處理器他為記憶體事件提供之格式指示符，, 决疋事否分止解碼，解碼或完全解碼位址。 在另-實施例中，處理器1〇2可包含 及/或其他機構，並可浐_^卜斤< 制可存备 其了私式化（在系統開始時）以使處理器1〇2 87290 1240284 提供具有記擾#4控制器m 之枚+ ~j格式足位址，例如，解碼 位址）。同理，^財座丨 馬《格式（即物理位址或虛 器或並他機椹 器104可包含-或多個控制寄存 口口次具他機構，其可程式化 了仔 控制器1〇4自處 …44間）以使記憶體 目處理备102收到相同格式之位址 中，控制邏輯136可招# . ^ . 焉她例 ή *广 據一或多個控制寄存器之狀態，决含 起理奋102接收之記憶體事件之位址 " 器138停止解珥，自„ $ $、 °，，使位址解碼 τ止解碼’貞午碼，或完全解碼。在另 理器102僅支·撻楹批兮产触4、仏 /、犯則千，處 …件制器104-具有解碼位址之記· :事卜件。在此實施财，控制邏輯附使位址解碼哭 :停止位址解碼以響應處理器收接收之記憶體事件之: =所八ί方法之實施例，其可由處理請使用以解 .~碼事件（位土止。在200區塊中，處理器脱決定 事否解碼事件之位址。處理器1G2可在數理由下決定不解碼 例如，處理态102可決足不解碼位址以響應一事件並非記 憶體事件之決定（特別事件’ 1/〇事件）。此外，處卿断 決定不解碼以響應記憶能制以料支援處解碼之位 址之決定。處理器102可進一步決定不解碼位址，以響應已 夬疋處理益102及記憶體控制器104並非構型為供處理器位 址解碼之用。例如，計算裝置_之系統開始常式可能未將 處理态102及記憶体控制器1〇4構型為處理器解碼位址，基 於以下理由，（i)BIOS(基本輸入/輸出系統）不包括常式以構 型處理器102及記憶體控制器1〇4為該構型或，（丨丨），用戶經 87290 -12- 1240284 BIOS或操作系說停止此構型。 為響應不解碼位址，處理器1〇2在區塊202經處理器匯流 排介面124在處理匯流排觸發出該事件。特別是，處理哭 匯流排介面124提供記憶體控制器1〇4以該事件及-未解: 之位址（即物理位址或虛位址）。 為響應處理器102決定解碼事件之位址，處理請之位 j解碼备122在區塊204時，解碼或部分解碼該位址。在一 :::中’、位址解碼器122產生一解碼之位址，其包含對應 m、f:滑衣置疋5己、體選擇’及一指出已解碼位址-二之:式指示符。在另一實施例中’位址解碼器122產生 -部分解碼之位址，其中包含一已解碼部分(即，一或多個 :憶：選擇)’—未解碼部分及-格式指示符或部分解碼位 卞已貞：；包含中間型式及—格式指示符。在另-實施例中， =碼：址及部分解碼位址不包括一格式指示符。在此 -'件疋格式指不符可經另一機構提供或決定。 102t^里^解厂碼或部分解碼位址後，在區㈣中之處理器 介面咐處理匯流排1〇6上發出該事件 :=、，處理器匿流排細提供記憶體控制器ι〇4 一 《已㈣❹卩分解碼位址及格式指示符之事件。 ⑽-―事中中：器匯流排介面124提供記憶體控制器 事件之格^解Γ或部分解碼位址，但不提供有 出及/戈自^已;:：。在此貫施例中’格式指示符可能係指 -實施例广或邵分解碼位址單獨提供。例如，在 '、1 ’處理器102及記憶體控制器1〇4可在系統開始 87290 -13 - 1240284 期間予以程式]匕’或硬接線以利用一特別位址格式，因而 消除處理器102提供具有記憶體事件之格式指示符之需求。 在另一貫施例，處理器1〇2將記憶體控制器1〇4程式化以提 供格式指示符’以根據程式化格式處理隨後之記憶體事件 °例如’處理器102可寫入或更新記憶體控制器1〇4之控制 寄存斋’以促使記憶體控制器1〇4根據更新之控制寄存器指 不之格式處理自處理器102之隨後記憶體事件。 參考圖4 ’其中說明一方法，其可由記憶體控制器ι〇4用 以處理選自纪憶體控制器104之一或多個未決記憶體事件之· 元憶體事件。在區塊300中，控制邏輯136決定是否解碼 C擇之屺憶體事件之位址。在一實施例中，控制邏輯136可 根據是否一明示或暗示之格式指示符指出一外部組件，如 處理器102及/或其他組件112已將事件之位址解碼，以決定 停止解碼該位址。 為響應解碼記憶體事件之位址決定，在區塊3〇2中，記憶 控制器104之控制邏輯136決定記憶體事件之位址是否已 由外部組件如處理器102及/或其他組件丨12部分解碼。在一 男訑例中，控制邏輯136根據明示或暗示之格式指示符指出 外4組件已部分解碼該事件之位址，決定該位址已部分 解碼。 如已部分解碼，記憶體控制器104之位址解碼器138在區 塊304處理已部分解碼之位址，以產生一解碼位址，其中包 含對應記憶體108分層裝置之記憶體選擇。在一實施例中， “址解碼态138以解碼部分解碼位址中之未解碼位址部分之 87290 -14- 1240284 二’ Μ生一解碼位址，目而產生更多記憶體選擇及以 :聽體選擇取代未解碼之位址。在另-實施例中，位 ^碼器咖處料包含域體之巾間格式以產生包. 二一〇個記憶體選擇之解碼位址。以部分解碼記憶體事 〈解碼位址’ 一實施例中之處理器1〇2可降低記憶體等待 乂 ^ Q為，屺憶體控制器104之位址解碼器138可解碼部 分解碼之位址，較解碼未解碼之位址為快。 如未部分解碼，記憶體控制器辦之位址解碼器138在區 塊306時將未碼之位址解碼，以產生一解碼之位址，其中 包括對應记憶體108之分層裝置之記憶體選擇。在一實施例 中，位址解碼器138可產生一等級選擇，存儲體選擇，頁選 擇，及一列選擇，其可分別選擇記憶體108之一等級114， 存儲體116，頁118，及一列12〇。 區塊300時停止解碼該位㈣，或S區塊304或306解碼位 址後，區塊308時，控制邏輯136使記憶體介面14〇利用記憶 體事件《已解碼位址，存取記憶體1〇8之儲存位置。例如， 圮憶體面介面140可產生頁位址信號於記憶體匯流排u〇以 開啟記憶體108之一頁ι18，其係根據已解碼位址之一或多 個記憶體選擇，如等級選擇，存儲體選擇及頁選擇。此外 ’記憶體介面140可在記憶體匯流排η〇上產生列位址信號 ，以存取開啟頁118之一列12〇，該信號係根據已解碼位址 之一或多個記憶體選擇，如一列選擇。 在一實施例中，處理器1〇2較記憶體控制器1〇4為快速度 操作。結果，如位址解碼器122，Π8以相同之本地時脈週 87290 -15- 1240284 -月數解碼记丨思體位址，於是處理器1〇2之位址解碼器I”將 幸又记fe、體控制器104之位址解碼器31〇花費較少時間以解碼 一位=，此乃由於處理器時脈週期較短時間之故。此外， 處理為1G2可在其他作業之同時實施所有或部分位址解碼， 因此’消除與位址解碼器122相關之所有或部分等待時間。 在每一情況下，處理器1〇2可提供記憶體控制器104 一解碼 或4刀解碼之位址而降低記憶體等待時間。 :本發明某些特性於參考範例實施例說明後，須知該說 明典限制意，。範例實施例&本發明之其他實施例，對精 於此技藝人士應可作不同修改，該等修改亦在本發 ; 神與範圍之内。 【圖式簡單說明】 本發明將以舉例而不限制之附隨圖式予以說明。為說明 之簡略及清晰計’ ®式中之元件說明未合比例。例如：某 7C件《尺寸對其他元件而言，為清晰計可能誇大。此外， 當適當時’參考號碼在圖中有所重複以指出對應或舞比元 件。 .: . ^ 圖1說明計算裝置一實施例。 圖2說明圖1之計算裝置之分層記憶體裝置之實施例。 、圖3說明圖1之處理器使用之方法之-實施例，用以解辟 或部分解碼一事件之位址。 圖4說明圖1之記憶體控制器使用之一方法之實施例，用 以處理記憶體事件。 【圖式代表符號說明】 87290 -16 - 开算裝置 處理器 記憶體控制器 記憶體 處理器匯流排 記憶體匯流排 其他組件 等級 #儲體 頁 列 位址解碼器 處理器匯流排介面 請求介面 處理器匯流排介面 組件介面 控制邏輯 位址解碼器 記憶體介面 -17-

Claims (1)

1. l24〇284

   '申請專利範園： —種解碼之方法，包含: 费正替換頁

   解碼一記憶體之 及 、發出該事件以提供記憶體控制器_第二位址，及請求 2记丨思髌控制器根據第二位址處理該事件。 如申叫專利範圍第丨項之方法，其中該解碼方法包含產生 3第址，俾苐一位址包含一解碼之位址。 如申叫專利範圍第丨項之方法，其中該解碼方法包含產生 4第二位址，俾該第二位址包含一部分解碼之位址。 4·=申請專利範圍第卜員之方法，其中之解碼方法包含產生 第t址俾忒第二位址包含一中間型式，俾記憶體控 制為較未解碼位址能較快解碼。 如申叫專利範圍第1項之方法，其中該解碼包含產生第二 仫址，俾第二位址包含二或多個對應記憶體之一分層裝 置之記憶體選擇。 如申Μ專利範圍第1項之方法，其中該解碼包含產生第二 亿址，俾第二位址包含二或多個記憶體選擇，及一格式 指示符指出第二位址之格式。 7·如申請專利範圍第丨項之方法，其中該發出包含在一多個 匯流排階段，第二位址之轉移至記憶體控制器。 淺申叫專利範圍弟7項之方法，進一步包含供記憶體控制 器以格式指示符，其指出第二位址之格式。 9· 一種定址之方法，包含： 修， 替換頁 月f 6日 !24〇284 自外部組件接收一記憶體事件之一位址；及 利用接收之位址定址一記憶體以響應該位址包含一解 碼之位址之決定。 10·如申請專利範圍第9項之方法，進一步包含響應該位址不· 含解碼位址之決定： 解碼記憶體事件之之位址以產生一解碼之位址；及 以產生之解碼位址定址記憶體。 1L如申請專利範圍第9項之方法，進一步包含停止解碼接收 0 <位址以響應位址不含已解碼之位址之決定。 12·如申請專利範圍第9項之方法，進一步包含： 根據由位址供應之指示符，決定位址包含一已解碼之 位址。 13·如申請專利範圍第9項之方法，進一步包含： 根據由外組件提供之指示符，以決定位址包含一已解 碼之位址。 14·如申請專利範圍第9項之方法，進一步包含為響應位址包 含部分解碼位址之決^: 響 解碼該部分解碼之位址以產生一解碼之位址；及 利用解碼之位址定址該記憶體。 15_ —種定址之方法，包含： 接收-位址’其中包含自一外組件之複數 擇；及 利用該複數個記憶體選擇定址一記憶體。 16·如申請專利範圍第15項之方法，進一步包含停止位址之 87290 -2 - 1240284

   解碼以響應該位址已完全解碼之決定。 17. 18. 如申請專利範圍第15項之方法，進—步包含為響應該位 址已部分解碼之決定： 解碼該位址以產生一或多個額外記憶體選擇；及 利用一或多個額外記憶體選擇定址該記憶體。 一種處理器，包含： 、一位址解碼器，以根據記憶體事件之位址，以產生一 或多個記憶體選擇；及 一匯流排介面，以發出記憶體事件及提供一包含一或 多個記憶體選擇之位址。 19·如申請專利範圍第18項之處理器，其中該匯流排介面將 進—步提供格式指示符，其指出包含一或多個記憶體選 擇之位址。 20·如申請專利範圍第19項之處理器，其中該位址進一步包 含格式指示符。 21·如申請專利範圍第19項之處理器，其中該匯流排介面進 一步產生一侧帶信號以提供該格式指示符。 22·—種記憶體控制器，包含： —請求介面，以接收一記憶體事件之第一位址； 一死憶體介面，以定址一記憶體；及 制邏輯，以使記憶體介面利用第一位址定址該記憶 姐’以響應該第一位址包含已解碼位址決定。 如申凊專利範圍第2 2項之記憶體控制器，進一步包含一 位址解碼器，其中該控制邏輯為響應該第一位址包一含 87290 12402*84 部分解碼位址之決定，將·

   替換頁 促使位址解碼器自第1址產生已解碼之位址；及 利用已解碼之位址，促使記憶體介面定址該記憶體。 24. 如申π專利範圍第22項之記憶體控制II，進一步包含一 位址解碼器’丨中該控制邏輯為響應該第—位址包含一 部分解碼之位址之決定，將.

   促使位址解碼器自第—位址之未解碼部分產生一或多 個額外記憶體選擇；及 利用第一位址之一或多個記憶體選擇，及自未解碼部 为產生 < 一或多個額外記憶體選擇，促使記憶體介面定 址該記憶體。 25·如申請專利範圍第22項之記憶體控制器，進一步包含一 位址解碼器，其中該控制邏輯，為響應第一位址包含一 邵分解碼位址之決定，將. 促使位址解碼器自第一位址之中間型式產生複數個記 憶體選擇；及 利用複數個記憶體選擇，促使記憶體介面定址該記憶 體。 申叫專利範圍第22項之記憶體控器，進一步包含一位 址解碼為’其中該控制邏輯為響應該第一位址包含一未 解碼位址之決定，將： 促使位址解碼器自第一位址產生一解碼之位址；及 促使兄憶體介面利用解碼之位址定址該記憶體。 27.—種記憶體系統，包含： 87290 -4- 1240284 Μ正替換頁 I年 >月必 易失記憶體，包含以分層方式安排之存儲位置 一處理器，以自記憶體事件之第一位址產生一第二位 址，其包含複數個記憶體選擇，及在處理器匯流排上發- 出記憶體事件以請求記憶體事件之處理，及提供第二位_ 址；及 一記憶體控制器，經處理器匯流排耦合至處理器，及 經記憶體匯流排耦合至易失記憶體，該記憶體控制器經 處理器匯流排接收記憶體事件及第二位址，及應用第二 位址之複數個記憶體選擇在記憶體匯流排上。 28. 如申請專利範圍第27項之系統，其中： 匕該$理器進一步提供記憶體控制器以格式指示符，其 指出第二位址已被解碼；及 _該記憶體控制器將停止第二位址之解碼，以響應指出 第二位址已解碼之格式指示符。 29. 如申請專利範圍第27項之系統，其中： 匕β $理态進一步提供記憶體控制器一格式指示符，其 指出第二位址已部分解碼；及 為響應格式指示符指出第二位址已部分解碼之決定， 孩記憶體控制器將產生一或多個額外記憶體選擇，及利 用複數個記憶體選擇及—或多個額外記龍選擇定址該 易失記憶體。 包含複數個指令以響應在處理器中 3〇· —種機器可讀媒體 被執行之結果： 解碼一 事件之一第 一位址至一記憶體以產生一第二位 87290 1240284

   發出該事件以提供一記憶體控制器以第二位址，及請 求記憶體控制器根據第二位址處理該事件。 — 31. 如申請牟利範圍第30項之機器可讀媒體，其中該複數個· 指令為響應在處理器中被進一步執行之結果： 產生一格式指示符，其指出第二位址已被解碼；及 提供記憶體控制器以格式指示符。

   32. 如申請專利範圍第3 1項之機器可讀媒體，其中該複數個 指令為響應在處理器中被進一步執行之結果，產生第二 位址俾第二位址包含複數個記憶體選擇。 33. 如申請專利範圍第30項之機器可讀媒體，其中複數個指 令，為響應在處理器中被進一步執行之結果： 產生一格式指示符，其指出第二位址已部分解碼；及 提供記憶體控制器以格式指示符。

   34. 如申請專利範圍第33項之機器可讀媒體，其中該複數個 指令，為響應在處理器中被進一步執行之結果，產生第 二位址俾第二位址包含一中間型式。 87290 -6-