CN100377138C - 地址译码的方法与系统 - Google Patents

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Abstract

描述了处理存储器事务的方法和装置。在一些实施方案中，处理器或其他外部组件向存储器控制器提供译码后的存储器地址。然后，存储器控制器自己不必对地址进行译码，就可以利用处理器译码的地址来访问存储器。在其他实施方案中，处理器或其他外部组件向存储器控制器提供部分译码后的存储器地址。然后，存储器控制器由所述部分译码地址生成译码地址，并且用所生成的译码地址来访问存储器。

Description

地址译码的方法与系统
技术领域
本发明涉及用于译码存储器地址的方法和系统。
背景技术
计算设备一般包括处理器、存储器和外部存储器控制器，用于向处理器以及计算设备的其他组件提供对存储器的访问权。这些计算设备的性能在很大程度上受到计算设备的“存储器读延时(latency)”和“存储器写延时”的影响。一般而言，“存储器读延时”是处理器请求外部存储器控制器从存储器取得数据的时刻和外部存储器控制器向处理器提供所请求数据的时刻之间的时间长度。类似地，“存储器写延时”通常是指处理器请求外部存储器控制器将数据写入存储器的时刻和外部存储器控制器向处理器指示数据已被写入或者将被写入存储器的时刻之间的时间长度。
导致存储器事务的延时的一种因素就是存储器控制器为译码存储器事务的地址而花费的时间长度。存储器控制器一般包括地址译码器，它产生与存储器的分层(hierarchal)设置相对应的存储器选择项。由于地址译码器一般支持多种不同的分层设置，所以地址译码器包括使用多个时钟周期来译码地址的非平凡(non-trivial)逻辑。
发明内容
本发明的目的在于提出一种新的对存储器地址进行译码的方法及其相应的处理器和系统。根据本发明的第一方面，提供了一种对存储器地址进行译码的方法，所述方法包括对存储器事务的第一地址进行译码，以生成第二地址；以及发出所述事务，以向存储器控制器提供所述第二地址，并请求所述存储器控制器基于所述第二地址来处理所述事务，其中，所述第二地址包括部分译码地址、中间形式、两个或者两个以上的存储器选择项、以及两个或者两个以上的存储器选择项与指示所述第二地址的格式的格式指示符中的至少一种，其中所述存储器选择项对应于所述存储器的分层设置，所述存储器控制器对所述中间形式的译码快于对未译码地址的译码。
根据本发明的第二方面，提供了一种处理器，所述处理器包括地址译码器，用于基于存储器事务的地址而生成一个或者多个存储器选择项；以及总线接口，用于发出所述存储器事务，并且提供包括所述一个或者多个存储器选择项的地址，其中所述总线接口还提供格式指示符，所述格式指示符指示了所述总线接口提供的地址包括所述一个或多个存储器选择项。
根据本发明的第三方面，提供了一种对存储器地址进行译码的系统，所述系统包括易失存储器，其包括按分层方式设置的存储位置；处理器，用于由存储器事务的第一地址生成包括多个存储器选择项的第二地址，并且在处理器总线上发出所述存储器事务，以请求对所述存储器事务的处理并且提供所述第二地址，其中，所述第二地址包括部分译码地址、中间形式、两个或者两个以上的存储器选择项、以及两个或者两个以上的存储器选择项与指示所述第二地址的格式的格式指示符中的至少一种，其中所述存储器选择项对应于所述存储器的分层设置，所述存储器控制器对所述中间形式的译码快于对未译码地址的译码；以及存储器控制器，所述存储器控制器经由所述处理器总线耦合到所述处理器，并且经由存储器总线耦合到所述易失存储器，所述存储器控制器经由所述处理器总线接收所述存储器事务和所述第二地址，并且将所述第二地址的所述多个存储器选择项施加到所述存储器总线。
附图说明
在附图中以示例的方式而非限制的方式图示了这里所描述的发明。为了图示说明的简单明了，在附图中所示出的元件不一定是按照比例来绘制的。例如，为清楚起见，某些元件的尺寸可能相对于其他元件被放大了。此外，在适当的地方，在各个附图中重复使用标号来指示相应的或相似的元件。
图1图示了计算设备的一种实施方案。
图2图示了图1中计算设备的层次化存储器布局的一种实施方案。
图3图示了可被图1中的处理器用来对事务的地址进行译码或部分译码的方法的一种实施方案。
图4图示了可被图1中的存储器控制器用来处理存储器事务的方法的一种实施方案。
具体实施方式
以下内容描述了用于译码存储器地址的技术和用于处理已经译码了地址的存储器事务的技术。在以下描述中，阐述了大量具体的细节，例如逻辑实现、操作码、指定操作数的方式、资源划分/共享/复制实现、系统组件的类型和相互关系、以及逻辑划分/综合选择，以便提供对本发明更完整的理解。然而，本领域的技术人员将会理解，没有这些具体的细节也可以实现本发明。此外，没有详细地示出控制结构、门级电路和全部软件指令序列，以免模糊了本发明。本领域的普通技术人员利用所包括的描述，无需非常规的试验(undueexperimention)就能够实现适当的功能。
在说明书中提及“一种实施方案”、“实施方案”、“一种示例性的实施方案”等都是指所描述的实施方案可以包括具体的特点、结构或特性，但是并非每种实施方案都一定要包括所述具体的特点、结构或特性。而且，这些短语不一定是指同一种实施方案。此外，当关于某种实施方案来描述具体的特点、结构或特性时，认为无论是否明确地指出，本领域的技术人员在其知识范围内都可以结合其他实施方案来实现这种特点、结构或特性。
可以用硬件、固件、软件或它们的组合来实现本发明的实施方案。本发明的实施方案也可以实现为存储在机器可读介质上的指令，这些指令可被一个或多个处理器读取并执行。机器可读介质可以包括用于存储或发送机器(例如计算设备)可读形式的信息的任何机制。例如，机器可读介质可以包括只读存储器(ROM)；随机访问存储器(RAM)；磁盘存储介质；光盘存储介质；闪存器件；电、光、声或其他形式的传播信号(例如载波、红外线信号、数字信号等)；以及其他介质。
计算设备100的一种示例性实施方案如图1所示。计算设备100可以包括处理器102和经由处理器总线106耦合到处理器102的存储器控制器104。在一种实施方案中，存储器控制器104位于处理器102之外的不同集成电路、芯片或模块中。此外，存储器控制器104可以经由存储器总线110耦合到存储器108，以向计算设备100的处理器102和其他组件112(例如鼠标、键盘、视频控制器、硬盘、软盘、固件等等)提供对存储器108的访问。
存储器108可以包括各种存储器件，这些器件包括可寻址存储位置(location)，存储器控制器104可从这些位置读数据和/或向其写数据。存储器108可以包括一种或多种不同类型的存储器件，例如动态随机访问存储器(DRAM)器件、同步动态随机访问存储器(SDRAM)器件、双倍数据率(DDR)SDRAM器件、四倍数据率(QDR)SDRAM器件、或者其他易失或非易失存储器件。此外，如图2所示，可以按分层方式设置存储器108。例如，存储器108可以包括一个或者多个通道(channel)或级(rank)114，每一级114可以包括一个或者多个库(bank)116，每一库116可以包括一个或者多个行或页118，而每一页118可以包括一个或者多个块或列120。在其他实施方案中，存储器108可以比图2包括更多或更少的层级。
处理器102可以包括地址译码器122，用于对待决存储器事务的地址进行译码。地址译码器122可以译码存储器事务的地址，以生成一个或多个存储器选择项，这些选择项对应于存储器108的分层设置，并且可被用来选择或寻址存储器108中的一个具体存储位置。参照图2中所示的分层设置，例如地址译码器122可以对地址进行译码以生成译码地址，所述译码地址包括级选择项、库选择项、页选择项和列选择项，它们可被分别用来选择存储器108的级114、库116、页118和列120。在另一种实施方案中，地址译码器122可以对地址进行部分译码，以生成部分译码地址，从而让存储器控制器104来完成地址译码。例如，部分译码地址可以包括一个或多个存储器选择项(例如，级选择项和库选择项)以及未译码部分，存储器控制器104可以由所述未译码部分生成一个或多个附加的存储器选择项(例如，页选择项和列选择项)。作为另一个实施例，部分译码地址可以包括中间形式，相对于由未译码地址生成存储器选择项而言，存储器控制器104可以由所述中间形式更快地生成存储器选择项。具体地说，在一种实施方案中的中间形式可以不包括任何存储器选择项。
处理器102还可以包括处理器总线接口124，用于处置并在处理器总线106上发出事务。例如，处理器总线接口124可以在处理器总线106上发出存储器事务，以便请求存储器控制器104处理所述存储器事务。此外，处理器总线接口124还可以对由其他总线主体(bus agent)(例如存储器控制器104和未示出的其他处理器)在处理器总线106上发出的事务进行响应和/或跟踪。而且，处理器总线接口124可以向存储器控制器104提供一个指示符，该指示符指示了地址是否包括译码地址和/或部分译码地址。例如，在一种实施方案中，处理器总线接口124可以在处理器总线106的一个或多个地址阶段(phase)期间，向存储器控制器104提供所述指示符。在这样一种实施方案中，地址可以包括一个或者多个被用作格式指示符的位，所述格式指示符指示了所述地址是否包括译码地址、部分译码地址或未译码地址(例如物理地址、虚拟地址、I/O地址等)。在另一种实施方案中，处理器总线接口124可以经由边带信号或者经由处理器总线106的另一个阶段(例如请求阶段)所提供的请求类型，向存储器控制器104提供用于存储器事务的格式指示符。
存储器控制器104可以包括请求接口126，用于从处理器120接收和/或向处理器102发送存储器事务。在另一种实施方案中，请求接口126还可以接收来自其他组件112的存储器事务和/或向这些组件发送存储器事务。请求接口126可以包括处理器总线接口128，用以经由处理器总线106直接与处理器102通信。请求接口126还可以包括组件接口130，用以经由总线132直接与其他组件112通信，所述总线132例如包括外设部件互连(PCI)总线、加速图形端口(AGP)总线、通用串行总线(USB)总线、低引线数(LPC)总线、和/或其他I/O总线。在其他实施方案中，请求接口126经由处理器总线接口128和芯片组(未示出)的组件接口134，与处理器102和/或组件112间接通信，所述芯片组可以包括一个或多个封装集成电路器件。
存储器控制器104还可以包括控制逻辑136、地址译码器138以及耦合到存储器总线110的存储器接口140。存储器接口140可以向存储器总线110施加一个或多个存储器选择项，例如级选择项、库选择项和页选择项，以打开存储器108中与存储器事务相关联的页118。存储器接口140还可以向存储器总线110施加一个或者多个诸如列选择项的存储器选择项，以选择所打开的页118中的一列120以供读和/或写。
存储器控制器104的地址译码器138可以对存储器事务的地址进行译码，以生成一个或多个存储器选择项，这些存储器选择项对应于存储器108的分层设置，并且可被用来选择或寻址存储器108中的具体存储位置。在一种实施方案中，地址译码器138可以从存储器事务的地址生成级选择项、库选择项、页选择项和列选择项，它们分别选择存储器108中的级114、库116、页118和列120。在另一种实施方案中，地址译码器138可以由未译码部分生成一个或者多个附加的存储器选择项(例如页选择项和列选择项)，从而完成对所接收的部分译码地址的译码，其中所述附加的存储器选择项可以和由部分译码地址中已被译码的部分提供的一个或多个存储器选择项(例如级选择项和库选择项)一起使用。在又一种实施方案中，地址译码器138可以由部分译码地址所提供的中间形式生成存储器选择项(例如级选择项、库选择项、页选择项和列选择项)，从而完成对所接收的部分译码地址的译码。
存储器控制器104的控制逻辑136可以控制对所接收的存储器事务的处理。例如，控制逻辑136可以从一个或多个接收到的存储器事务中选择一个存储器事务进行处理。此外，控制逻辑136可以确定是让地址译码器138放弃对存储器事务的地址的译码，对所述地址进行译码，还是完成对存储器事务的部分译码地址的译码。在一种实施方案中，控制逻辑136可以基于处理器102为存储器事务提供的格式指示符来确定对所述地址是放弃译码，译码还是完成译码。
在另一种实施方案中，处理器102可以包括一个或多个控制寄存器和/或其他机制，这些机制(例如在系统启动期间)可被编程来使得处理器102向存储器控制器104提供某种具体格式的地址，所述格式例如是译码格式、部分译码格式或者未译码格式(例如物理地址或者虚拟地址格式)。类似地，存储器控制器104可以包括一个或多个控制寄存器或者其他机制，这些机制(例如在系统启动期间)可被编程来使得存储器控制器104期待来自处理器102的同样格式的地址。在这样一种实施方案中，控制逻辑136可以基于其一个或多个控制寄存器的状态来确定从处理器102接收的存储器事务的地址格式，并且可以相应地让地址译码器138放弃译码，译码或者完成译码。在另外一种实施方案中，处理器102只支持向存储器控制器104提供具有译码地址的存储器事务。在这样一种实施方案中，控制逻辑136可以响应于确定从处理器102已接收到了存储器事务，而让地址译码器138放弃对地址的译码。
图3所示的是可被处理器102用来译码或部分译码事务地址的方法的一种实施方案。在框200，处理器102确定是否对所述事务的地址进行译码。处理器102可以出于多种原因确定不对地址进行译码。例如，处理器102可以响应于确定所述事务不是一个存储器事务(例如专用事务、I/O事务等)，确定不对地址进行译码。此外，处理器102可以响应于已确定存储器控制器104不支持处理器译码地址，而确定不对地址进行译码。处理器102还可以响应于已确定处理器102和/或存储器控制器104未针对处理器译码地址进行配置，而确定不对地址进行译码。例如，计算设备100的系统启动例程可能未针对处理器译码地址来配置处理器102和存储器控制器104，这例如是由于：(i)BIOS(基本输入/输出系统)不包括针对这样一种配置来配置处理器102和/或存储器控制器104的例程，或者(ii)用户通过BIOS或操作系统禁用这样一种配置。
响应于确定不对地址进行译码，处理器102在框202中经由处理器总线接口124在处理器总线106上发出事务。具体地说，处理器总线接口124向存储器控制器104提供所述事务以及未译码地址(例如，物理地址或虚拟地址)。
响应于处理器102确定对事务的地址进行译码，处理器102的地址译码器122在框204中对所述地址进行译码或部分译码。在一种实施方案中，地址译码器122生成包括存储器选择项和格式指示符的译码地址，所述存储器选择项对应于存储器108的分层设置，而所述格式指示符指示了译码地址格式。在另一种实施方式中，地址译码器122生成部分译码地址，其包括译码部分(例如一个或多个存储器选择项)、未译码部分、以及格式指示符或者包括中间形式和格式指示符的部分译码地址。在另外的其他实施方案中，译码地址和部分译码地址不包括格式指示符。在这样的实施方案中，可以通过另一种机制来提供、或确定、或暗示事务的格式指示符。
在生成了译码地址或部分译码地址后，处理器102在框206中经由处理器总线接口124在处理器总线106上发出事务。具体地说，处理器总线接口124在一种实施方案中向存储器控制器104提供包括所生成的译码地址或部分译码地址以及格式指示符在内的事务。在另一种实施方案中，处理器总线接口124向存储器控制器104提供包括其译码地址或部分译码地址在内的事务，但是不向所述事务提供格式指示符。在这样的实施方案中，可以独立于译码地址或部分译码地址来暗示和/或提供格式指示符。例如，在一种实施方案中，可以在系统启动期间对处理器102和存储器控制器104进行编程或者硬连线，以使用特定的地址格式，因而消除了处理器102向每个存储器事务提供格式指示符的必要。在另外一种实施方案中，处理器102可以通过编程存储器控制器104来提供格式指示符，以根据所编程的格式来处理后续的存储器事务。例如，处理器102可以写存储器控制器104的控制寄存器，或者以其他方式来更新该控制寄存器，以使存储器控制器104根据由更新后的控制寄存器所指示的格式来处理来自处理器102的后续存储器事务。
参考图4，其中描绘了一种可被存储器控制器104用来处理从存储器控制器104的一个或多个待决存储器事务中选出的存储器事务的方法。在框300，控制逻辑136确定是否对所选择的存储器事务的地址进行译码。在一种实施方案中，控制逻辑136可以基于显式或暗示的格式指示符是否指示了诸如处理器102和/或其他组件112一类的外部组件已对事务的地址进行了译码，来确定放弃对地址的译码。
响应于决定对存储器事务的地址进行译码，存储器控制器104的控制逻辑136在框302中确定存储器事务的地址是否已由诸如处理器102和/或其他组件112一类的外部组件进行了部分译码。在一种实施方案中，控制逻辑136可以基于显式或暗示的格式指示符指示了外部组件已对事务的地址进行了部分译码，来确定地址已被部分译码。
如果被部分译码，则存储器控制器104的地址译码器138在框304中处理所述部分译码地址，以生成包括存储器选择项的译码地址，所述存储器选择项对应于存储器108的分层设置。在一种实施方案中，地址译码器138通过译码所述部分译码地址的未译码地址部分，以生成附加的存储器选择项并用所述附加的存储器选择项来替换所述未译码地址部分，从而生成译码地址。在另一种实施方案中，地址译码器138通过处理可能不包括任何存储器选择项的中间形式，而生成包括两个或两个以上存储器选择项的译码地址。通过部分译码存储器事务的地址，在一种实施方案中，处理器102可以减小存储器等待时间，这是由于存储器控制器104的地址译码器138对部分译码地址进行译码快于对未译码地址进行译码。
如果未被部分译码，则存储器控制器104的地址译码器138在框306中对未译码地址进行译码，以生成包括存储器选择项的译码地址，所述存储器选择项对应于存储器108的分层设置。在一种实施方案中，地址译码器138可以生成级选择项、库选择项、页选择项和列选择项，它们分别选择存储器108的级114、库116、页118和列120。
在框300中放弃对地址译码后，或者在框304或306中对地址进行译码后，控制逻辑136在框308中让存储器接口140使用存储器事务的译码地址来访问存储器108的存储位置。例如，存储器接口140可以通过在存储器总线110上生成页地址信号而打开存储器108的页118，所述页地址信号是基于译码地址的一个或多个存储器选择项(例如级选择项、库选择项和页选择项)而生成的。此外，存储器接口140可以通过在存储器总线110上生成列地址信号而访问所打开的页118中的一列120，所述列地址信号是基于译码地址的一个或多个存储器选择项(例如列选择项)而生成的。
在一种实施方案中，处理器102以比存储器控制器104更快的速率来运行。因此，如果地址译码器122、138两者在相同数量的本地时钟周期中对存储器地址进行译码，则处理器102的地址译码器122将比存储器控制器104的地址译码器310花费更少的时间来译码地址，这是由于处理器时钟周期的持续时间更短。此外，处理器102还能够与其他操作并行地执行全部或部分地址译码，因而消除了与地址译码器122相关联的全部或部分等待时间。在任何一种情况中，处理器102都可以通过向存储器控制器104提供译码地址或者部分译码地址，而减小存储器等待时间。
虽然参考示例性的实施方案描述了本发明的某些特性，但是不想以限制性的含义来理解以上描述。对所述示例性的实施方案以及本发明的其他实施方案做出的、对本发明所属领域的技术人员显而易见的各种修改都被视作落入本发明的精神和范围内。

Claims (9)

1.一种对存储器地址进行译码的方法，包括：
对存储器事务的第一地址进行译码，以生成第二地址；以及
发出所述事务，以向存储器控制器提供所述第二地址，并请求所述存储器控制器基于所述第二地址来处理所述事务，
其中，所述第二地址包括部分译码地址、中间形式、两个或者两个以上的存储器选择项、以及两个或者两个以上的存储器选择项与指示所述第二地址的格式的格式指示符中的至少一种，其中所述存储器选择项对应于所述存储器的分层设置，所述存储器控制器对所述中间形式的译码快于对未译码地址的译码。
2.如权利要求1所述的方法，其中，发出操作包括在一个或者多个总线阶段中，将所述第二地址传输到所述存储器控制器。
3.如权利要求2所述的方法，还包括向所述存储器控制器提供格式指示符，所述格式指示符指示了所述第二地址的格式。
4.一种处理器，包括：
地址译码器，用于基于存储器事务的地址而生成一个或者多个存储器选择项；以及
总线接口，用于发出所述存储器事务，并且提供包括所述一个或者多个存储器选择项的地址，
其中所述总线接口还提供格式指示符，所述格式指示符指示了所述总线接口提供的地址包括所述一个或多个存储器选择项。
5.如权利要求4所述的处理器，其中，所述总线接口提供的地址还包括所述格式指示符。
6.如权利要求4所述的处理器，其中，所述总线接口还生成边带信号，用以提供所述格式指示符。
7.一种对存储器地址进行译码的系统，包括：
易失存储器，其包括按分层方式设置的存储位置；
处理器，用于由存储器事务的第一地址生成包括多个存储器选择项的第二地址，并且在处理器总线上发出所述存储器事务，以请求对所述存储器事务的处理并且提供所述第二地址，其中，所述第二地址包括部分译码地址、中间形式、两个或者两个以上的存储器选择项、以及两个或者两个以上的存储器选择项与指示所述第二地址的格式的格式指示符中的至少一种，其中所述存储器选择项对应于所述存储器的分层设置，所述存储器控制器对所述中间形式的译码快于对未译码地址的译码；以及
存储器控制器，所述存储器控制器经由所述处理器总线耦合到所述处理器，并且经由存储器总线耦合到所述易失存储器，所述存储器控制器经由所述处理器总线接收所述存储器事务和所述第二地址，并且将所述第二地址的所述多个存储器选择项施加到所述存储器总线。
8.如权利要求7所述的系统，其中：
所述处理器还向所述存储器控制器提供格式指示符，所述格式指示符指示所述第二地址被译码；以及
所述存储器控制器响应于指示所述第二地址被译码的所述格式指示符，放弃对所述第二地址的译码。
9.如权利要求7所述的系统，其中：
所述处理器还向所述存储器控制器提供格式指示符，所述格式指示符指示所述第二地址被部分译码；以及
响应于确定所述格式指示符指示所述第二地址被部分译码，所述存储器控制器将生成一个或多个附加的存储器选择项，并且将使用所述多个存储器选择项以及所述一个或多个附加的存储器选择项来寻址所述易失存储器。
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