KR100426945B1 - 교환기에서 메모리 억세스 시스템 - Google Patents

교환기에서 메모리 억세스 시스템 Download PDF

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KR100426945B1 KR10-1999-0058325A KR19990058325A KR100426945B1 KR 100426945 B1 KR100426945 B1 KR 100426945B1 KR 19990058325 A KR19990058325 A KR 19990058325A KR 100426945 B1 KR100426945 B1 KR 100426945B1
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본 발명은 교환기에서 메모리 억세스 시스템(Memory Access System)에 관한 것으로, 특히 개별 메모리 식별자(Memory Identification) 및 그룹 식별자(Group Identification)를 각 메모리에 부여하여 특정 메모리 접근 및 동시에 다수의 메모리 접근을 가능하도록 한 교환기에서 메모리 억세스 시스템에 관한 것으로, 게이트 데이터를 인가받아 모든 메모리의 초기 식별자에 대한 초기화 완료를 인지하며, 해당 메모리 억세스 시에 입력 식별자와 함께 제어 데이터, 어드레스 및 데이터를 출력하는 CPU와; 상기 CPU로부터 인가되는 어드레스 및 제어 데이터를 분석하여 명령 신호와 함께 어드레스 및 데이터를 전달해 주며, 상기 게이트 데이터를 상기 CPU에 전달해 주는 메모리 제어부와; 상기 메모리 제어부로부터 인가되는 명령 신호에 따라 초기 식별자를 상기 각 메모리에 부여한 후에 상기 게이트 데이터를 생성시켜 상기 메모리 제어부로 인가하거나, 상기 메모리 제어부로부터 인가되는 입력 식별자와 자신의 초기 식별자를 비교하여 상기 각 메모리를 억세스하는 다수 개의 제어 로직부를 포함하여 이루어진 것을 특징으로 한다.

Description

교환기에서 메모리 억세스 시스템 {System of Accessing Memories in the Switching System}
본 발명은 교환기에서 메모리 억세스 시스템에 관한 것으로, 특히 개별 메모리 식별자(Memory Identification) 및 그룹 식별자(Group Identification)를 각 메모리에 부여하여 특정 메모리 접근 및 동시에 다수의 메모리 접근을 가능하도록 한 교환기에서 메모리 억세스 시스템에 관한 것이다.
일반적으로, 여러 개의 메모리를 사용하는 구조를 가지는 시스템에 있어서 뱅크(Bank)로 구분된 메모리나 다수의 그룹 메모리(Group Memory)를 억세스할 경우, 각각 제어 신호를 억세스 또는 제어하고자 하는 메모리에 입력시켜 데이터를 기록 또는 판독하는 방식을 사용하였다.
그러면, 종래의 교환기에 있어서 메모리 억세스 시스템의 구성은 도 1에 도시된 바와 같이, 각 구성 블록의 동작을 제어하는 메인 프로세서(Main Processor)인 CPU(11)와, 해당 CPU(11)로부터 인가되는 어드레스(Address), 데이터(Data) 및 제어 데이터(Control Data)를 버퍼(Buffer)를 통해 인가받아 복호화하고 제어 신호(CS0* ~ CSn-1*)를 생성하여 이에 따라 어드레스 및 데이터를 출력하는 어드레스 디코더(12)와, 해당 어드레스 디코더(12)로부터 인가되는 제어 신호(CS0* ~ CSn-1*)에 따라 데이터가 기록 또는 판독되는 다수 개의 메모리(13-1 ~ 13-n)를 포함하여 이루어져 있다. 여기서, 해당 각 메모리(13-1 ~ 13-n)는 뱅크로 구분된 메모리나 다수의 그룹 메모리를 나타내고 있으며, 메모리 기록 또는 메모리 판독 시에 해당 각 메모리(13-1 ~ 13-n)를 선택하는 신호인 제어 신호(CS0* ~ CSn-1*)를 출력시키며, 기록 또는 판독 신호를 출력하여 해당 메모리(13-1 ~ 13-n)의 데이터를 억세스하도록 이루어져 있다.
상술한 바와 같은 구성의 동작을 간략하게 살펴보면, 한 개의 프로세서, 즉 CPU(11)에서 한 번의 억세스로 하나의 메모리(13-1 ~ 13-n)에 데이터를 기록하거나 판독한다.
다시 말해서, 특정 메모리(13-1 ~ 13-n)를 억세스하고자 하는 경우, 상기 CPU(11)에서 어드레스 및 데이터를 제어 데이터와 함께 어드레스 디코더(12)에 인가하며, 이에 해당 어드레스 디코더(12)는 제어 신호(CS0* ~ CSn-1*)를 생성시켜 메모리 기록 또는 메모리 판독 신호로 해당 특정 메모리(13-1 ~ 13-n)에 인가해 줌으로써, 어드레스 및 데이터를 해당 특정 메모리(13-1 ~ 13-n)에 기록 또는 판독할 수 있다.
예를 들어, 제1 제어 신호(CS0*)에 연결되어 있는 제1 메모리(13-1)를 억세스하고자 하는 경우, 해당 어드레스 영역을 어드레스 버스에 실어 보내면 상기 어드레스 디코더(12)에서 해당 어드레스에 해당하는 제1 제어 신호(CS0*)를 출력하여 해당 제1 메모리(13-1)가 선택되어져 기록 또는 판독이 이루어진다.
이와 같이, 종래의 메모리 억세스 시스템에서는 한 번에 하나의 제어 신호밖에 출력하지 못하므로 한 번에 한 블록의 메모리만을 억세스할 수 있다. 즉, 종래의 기술은 한 번의 어드레싱으로 한 개의 메모리만을 기록 또는 판독할 수 있으므로 여러 개의 뱅크로 구성되는 메모리의 구조에 동일한 내용의 메모리 데이터를 기록하는 경우에는 여러 번에 걸쳐 다른 메모리의 어드레스를 출력하여 해당 메모리들을 각각 억세스해 기록해야 하는 문제점이 있다. 그리고, 소프트웨어(Software)적으로 동일한 내용의 메모리 데이터를 다른 메모리, 즉 동일한 내용으로 기록하고자 하는 메모리 어드레스로 동일한 동작으로 기록하는 동작을 여러 번 반복해야 하는 번거로움이 발생하게 되며, 많은 양의 데이터를 기록하는 경우에는 그만큼 많은 시간이 소요되어 시스템의 성능을 저하시키는 문제점이 있었다.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 특정 식별자를 가지는 메모리 억세스 시스템에 관한 것으로, 개별 메모리 식별자 및 그룹 식별자를 각 메모리에 부여하여 특정 메모리 접근 및 동시에 다수의 메모리 접근을 가능하도록 함으로써 메모리 관리 및 접근을 용이하게 하여 효율적인 메모리 사용을 가능하도록 하고 다수의 패킷 데이터(Packet Data)를 처리하는 시스템이나 데이터의백업(Back-up)을 효율적으로 처리하는 시스템에 적당하도록 하는데 그 목적이 있다.
다시 말해서, 본 발명은 여러 개의 메모리를 관리하는 교환 시스템인 경우에 동일한 종류의 메모리를 그룹화하여 동시에 동일한 내용의 메모리 데이터를 기록하도록 함으로써, 데이터 백업 및 데이터베이스(Database) 관리에 유용하고 CPU의 메모리를 EPROM(Erasable and Programmable Read Only Memory)에서 백업하여 사용할 때에 마스터(Master) EPROM의 오동작 또는 프로그램(Program)이 잘못 기록되어 다시 백업으로 동작시키고자 하는 경우 유용하게 사용되고 시스템의 중단 없이 서비스를 계속 유지해 주는데 그 목적이 있다. 또한, 본 발명은 다량의 데이터를 처리하는 외부 디바이스(Device), SCSI(Small Computer System Interface) 또는 PCI(Peripheral Component Interconnect) 정합 시에 외부 환경의 불안으로 메모리 관리를 수행하는 경우에 메모리를 이중화하여 관리가 가능하고 동일한 내용의 데이터를 처리하는 시스템인 경우에 빠른 처리 속도로 수행할 수 있어 시스템의 성능을 향상시키는데 그 목적이 있다.
도 1은 종래 교환기의 메모리 억세스 시스템(Memory Access System)을 나타낸 구성 블록도.
도 2는 본 발명의 실시예에 따른 교환기에서 메모리 억세스 시스템을 나타낸 구성 블록도.
도 3은 도 2에 있어 메모리 제어부(Memory Controller)를 나타낸 구성 블록도.
도 4는 도 2에 있어 각 제어 로직부(Control Logic)를 나타낸 구성 블록도.
도 5는 도 4에 있어 게이트 로직(Gate Logic)을 나타낸 구성 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : CPU(Central Processing Unit)
30 : 메모리 제어부 31 : 어드레스 디코더(Address Decoder)
32 : 명령 분석기(Command Analyzer)
33 : 버퍼부(Buffer) 40-1 ~ 40-n : 제어 로직부
41-1 ~ 41-n : 레지스터(Register)
42-1 ~ 42-n : 게이트 로직 43-1 ~ 43-n : 비교 로직(Compare Logic)
44, 46 : 버퍼 45 : 인버터(Inverter)
50-1 ~ 50-n : 메모리
상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 교환기에서 메모리 억세스 시스템은 게이트 데이터(Gate Data)를 인가받아 모든 메모리의 초기 식별자에 대한 초기화 완료를 인지하며, 해당 메모리 억세스 시에 입력 식별자와 함께 제어 데이터, 어드레스 및 데이터를 출력하는 CPU와; 상기 CPU로부터 인가되는 어드레스 및 제어 데이터를 분석하여 명령 신호와 함께 어드레스 및 데이터를 전달해 주며, 상기 게이트 데이터를 상기 CPU에 전달해 주는 메모리 제어부와; 상기 메모리 제어부로부터 인가되는 명령 신호에 따라 초기 식별자를 상기 각 메모리에 부여한 후에 상기 게이트 데이터를 생성시켜 상기 메모리 제어부로 인가하거나, 상기 메모리 제어부로부터 인가되는 입력 식별자와 자신의 초기 식별자를 비교하여 상기 각 메모리를 억세스하는 다수 개의 제어 로직부를 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 초기 식별자는 상기 각 메모리를 구분하기 위한 개별 식별자(Personal Identification)와 그룹 메모리를 구분하기 위한 그룹 식별자(Group Identification)를 포함하는 것을 특징으로 한다.
또한, 상기 메모리 제어부는 상기 CPU로부터 인가되는 제어 데이터 및 어드레스를 복호화하여 선택 신호를 생성하고 해당 제어 데이터에서 기록 클럭을 추출하는 어드레스 디코더와; 상기 어드레스 디코더로부터 인가되는 선택 신호를 분석해 출력 인에이블 신호를 생성하여 명령 및 어드레스와 함께 상기 기준 클럭에 따라 출력하는 명령 분석기와; 상기 명령 분석기로부터 인가되는 명령 및 어드레스를 저장하였다가 상기 명령 분석기로부터 인가되는 출력 인에이블 신호에 따라 상기 어드레스 디코더의 기록 클럭과 함께 상기 제어 로직부로 출력하는 버퍼부를 포함하여 이루어진 것을 특징으로 한다.
그리고, 상기 제어 로직부는 상기 각 메모리에 대응하는 초기 식별자를 저장하는 다수 개의 레지스터와; 상기 메모리 제어부로부터 인가되는 명령 신호에 따라 상기 각 메모리에 초기 식별자를 부여한 후에 해당 초기 식별자를 상기 각 레지스터에 저장시켜 주며, 해당 초기화 종료 시에 상기 게이트 데이터를 생성시켜 상기 메모리 제어부로 인가하는 다수 개의 게이트 로직과; 상기 메모리 제어부로부터 인가되는 명령 신호의 입력 식별자와 상기 각 레지스터에 저장된 초기 식별자를 비교하여 메모리 어드레스 및 칩 선택 신호를 생성시켜 상기 각 메모리를 억세스하는 다수 개의 비교 로직을 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 게이트 로직은 상기 메모리 제어부로부터 인가되는 기록 클럭에 따라 자신의 레지스터를 활성화시켜 자신의 초기 식별자를 저장시키는 제1 버퍼와; 디스에이블 신호를 반전시켜 인에이블 신호를 생성하며, 마지막의 게이트 로직인 경우에 해당 인에이블 신호를 게이트 데이터로 상기 메모리 제어부에 인가하는 인버터와; 상기 메모리 제어부로부터 인가되는 기록 클럭과 함께 명령 신호 및 어드레스를 저장했다가 상기 인버터로부터 인가되는 인에이블 신호에 따라 다음의 게이트 로직으로 인가하는 제2 버퍼를 포함하여 이루어진 것을 특징으로 한다.
본 발명은 메모리별로 구분을 가능하게 하는 억세스용 레지스터와, 기록 또는 판독을 제어하는 명령어 레지스터와, 메모리 억세스 및 해당 명령어 레지스터를 선별적으로 조합시켜 주는 로직을 구비하여 복수 개의 메모리 군들을 동시에 또는 임의의 시점에 해당 대상 메모리 군들을 임의로 선택하여 억세스해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 교환기에서 메모리 억세스 시스템은 도 2에 도시한 바와 같이, CPU(20)와, 메모리 제어부(30)와, 다수 개의 제어 로직부(40-1 ~ 40-n)와, 다수 개의 메모리(50-1 ~ 50-n)를 구비하여 이루어진다. 여기서, 해당 메모리 제어부(30)와 각 제어 로직부(40-1 ~ 40-n)간은 제어 데이터 및 어드레스 버스를통해 연결되어 있으며, 해당 메모리 제어부(30)와 각 메모리(50-1 ~ 50-n)간은 데이터 버스를 통해 연결되어 있다.
상기 CPU(20)는 상기 메모리 제어부(22)를 통해 상기 각 메모리(50-1 ~ 50-n)의 초기 식별자를 각 한 개의 메모리의 구분을 위한 개별 식별자(PID0 ~ PIDn-1) 및 그룹 메모리의 구분을 위한 그룹 식별자(GID0 ~ GIDn-1)로 부여시켜 준 후에 상기 메모리 제어부(30)를 통해 게이트 데이터를 인가받아 모든 메모리(50-1 ~ 50-n)의 식별자에 대한 초기화를 완료했음을 인지하며, 상기 각 메모리(50-1 ~ 50-n)를 억세스하는 경우에 입력 식별자와 함께 제어 데이터, 어드레스 및 데이터를 상기 메모리 제어부(22)에 인가해 준다.
상기 메모리 제어부(30)는 상기 CPU(20)로부터 제어 데이터, 어드레스 및 데이터를 인가받아 해당 어드레스 및 제어 데이터를 분석하여 명령 신호와 함께 어드레스 및 데이터를 제어 데이터 및 어드레스 버스를 통해 상기 제어 로직부(40-1 ~ 40-n)로 인가하고 상기 제어 로직부(40-1 ~ 40-n)로부터 인가되는 게이트 데이터를 상기 CPU(20)에 전달해 주는데, 도 3에 도시된 바와 같이, 어드레스 디코더(31)와, 명령 분석기(32)와, 버퍼부(33)를 포함하여 이루어진다.
상기 어드레스 디코더(31)는 상기 CPU(20)로부터 제어 데이터 및 어드레스를 인가받아 복호화하여 상기 명령 분석기(32)를 제어하기 위한 선택 신호(CS_Cnt)를 생성시켜 상기 명령 분석기(32)에 인가하며, 상기 CPU(20)로부터 인가되는 제어 데이터에서 기록 클럭(Write Clock)을 추출하여 상기 각 제어 로직부(40-1 ~ 40-n)로 출력해 준다.
상기 명령 분석기(32)는 상기 CPU(20)로부터 어드레스 및 데이터를 인가받는데, 상기 어드레스 디코더(31)로부터 인가되는 선택 신호(CS_Cnt)를 분석하여 출력 인에이블 신호(Output Enable Signal; OES)와 함께 명령 및 어드레스를 기준 클럭 신호에 따라 상기 버퍼부(33)로 출력해 준다. 여기서, 해당 출력 인에이블 신호(OES)는 해당 명령 및 어드레스의 출력을 제어하기 위한 신호이다.
상기 버퍼부(33)는 상기 명령 분석기(32)로부터 인가되는 명령 및 어드레스를 저장하였다가 상기 명령 분석기(32)로부터 인가되는 출력 인에이블 신호(OES)에 따라 해당 명령 및 어드레스를 상기 어드레스 디코더(31)로부터 출력되는 기록 클럭과 함께 최종 명령 및 어드레스로 상기 제어 로직부(40-1 ~ 40-n)에 출력해 준다.
상기 각 제어 로직부(40-1 ~ 40-n)는 상기 메모리 제어부(30)로부터 인가되는 명령 신호에 따라 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 상기 각 메모리(50-1 ~ 50-n)로 초기화한 후에 게이트 데이터를 생성시켜 상기 메모리 제어부(30)로 인가하고 상기 각 메모리(50-1 ~ 50-n)를 억세스하는 경우에 상기 메모리 제어부(30)로부터 인가되는 명령 신호의 입력 식별자와 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 비교하여 상기 메모리(50-1 ~ 50-n)를 억세스해 주는데, 도 4에 도시된 바와 같이, 레지스터(41-1 ~ 41-n)와, 게이트 로직(42-1 ~ 42-n)과, 비교 로직(43-1 ~ 43-n)을 각각 포함하여 이루어진다.
상기 각 레지스터(41-1 ~ 41-n)는 상기 게이트 로직(42-1 ~ 42-n)의 제어에 따라 상기 메모리 제어부(30)로부터 인가되는 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 저장한다. 이때, 해당 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)는 상기 각 메모리(50-1 ~ 50-n)를 구분하기 위한 ID이다.
상기 게이트 로직(42-1 ~ 42-n)은 상기 메모리 제어부(30)로부터 인가되는 명령 신호에 따라 상기 각 메모리(50-1 ~ 50-n)에 대응하는 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 상기 각 레지스터(41-1 ~ 41-n)에 저장시켜 주며, 최종적으로 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)의 기록이 종료된 경우에 게이트 데이터를 생성시켜 상기 메모리 제어부(30)로 인가한다. 또한, 상기 게이트 로직(42-1 ~ 42-n)은 도 5에 도시된 바와 같이, 제1 버퍼(44)와, 인버터(45)와, 제2 버퍼(46)를 포함하여 이루어진다. 여기서, 해당 제1 버퍼(44)는 상기 메모리 제어부(30)로부터 인가되는 기록 클럭에 따라 자신의 레지스터(41-1- 41-n)를 활성화시켜 자신의 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 저장시켜 준다. 해당 인버터(45)는 바이패스 동작을 수행하도록 제어하는 디스에이블 신호를 반전시켜 인에이블 신호로 해당 제2 버퍼(46)에 인가하며, 마지막의 게이트 로직(42-n)인 경우에 해당 인에이블 신호를 게이트 데이터로 상기 메모리 제어부(30)에 인가해 준다. 해당 제2 버퍼(46)는 상기 메모리 제어부(30)로부터 인가되는 기록 클럭과 함께 명령 및 어드레스를 저장했다가 해당 인버터(45)로부터 인가되는 인에이블 신호에 따라 다음의 게이트 로직(42-2 ~ 42-n)으로 인가해 준다.
상기 비교 로직(43-1 ~ 43-n)은 상기 메모리 제어부(30)로부터 인가되는 명령 신호의 입력 식별자와 상기 각 레지스터(41-1 ~ 41-n)에 저장되어 있는 개별 식별자(PID1 ~ PIDn-1) 및 그룹 식별자(GID1 ~ GIDn-1)를 비교하여 메모리 어드레스(M_Add) 및 칩 선택 신호(CS0 ~ CSn-1)를 상기 각 메모리(50-1 ~ 50-n)에 출력시켜 상기 각 메모리(50-1 ~ 50-n)를 억세스해 준다.
본 발명의 실시예에 따른 교환기에서 메모리 억세스 시스템의 동작을 설명하면 다음과 같다.
먼저, 본 발명은 여러 개의 메모리로 구성되어 운용되는 시스템에서 특정 메모리의 어드레스에 메인 메모리의 구조를 가지고 그 외 다른 메모리의 구조에는 동일한 데이터의 구조를 가지면서 또는 별개의 내용을 가지는 구조의 내용으로 운영되는 시스템에 적당하도록 해 주는데, 각각의 메모리에 어드레스를 가지는 동작 외에 개별 식별자(PID) 및 그룹 식별자(GID)를 가지는 메모리의 구조로 운용될 수 있도록 해 준다.
다시 말해서, 도 2에 도시된 바와 같이, CPU(21)에서는 메모리 제어부(22)를 통해 각 메모리(50-1 ~ 50-n)의 초기 식별자를 개별 식별자(PID) 및 그룹 식별자(GID)로 부여시켜 해당 각 메모리(50-1 ~ 50-n)가 해당 개별 식별자(PID) 및 그룹 식별자(GID)를 각각 가지도록 함으로써, 메모리 그룹으로 나누어 관리할 수 있다. 그런 후, 상기 CPU(21)에서 특정 메모리(50-1 ~ 50-n)를 억세스하는 경우에 해당 식별자 및 어드레스를 해당 메모리 제어부(22)에 인가해 줌으로써 해당 특정 메모리(50-1 ~ 50-n)를 기록하거나 판독하게 된다.
예를 들어, 각각의 메모리(50-1 ~ 50-n)가 서로 다른 개별 식별자(PID)를 가지고 서로 다른 그룹 식별자(GID)를 가지도록 상기 CPU(21)에서 초기화한 경우, 상기 CPU(21)는 각각의 메모리(50-1 ~ 50-n)를 억세스할 때에 개별 식별자(PID) 또는 그룹 식별자(GID)를 선택하여 어드레스와 함께 상기 메모리 제어부(22)로 출력해 주면, 해당 선택된 개별 식별자(PID) 또는 그룹 식별자(GID)에 일치하는 메모리(50-1 ~ 50-n)만을 억세스하게 된다.
다르게는, 여러 개의 메모리(50-1 ~ 50-n)의 그룹이 동일한 그룹 식별자(GID)를 가지도록 상기 CPU(21)에서 초기화한 경우, 상기 CPU(21)는 동일한 그룹 식별자(GID)를 가지는 메모리(50-1 ~ 50-n)의 그룹을 억세스할 때에 해당 그룹 식별자(GID)를 선택하여 어드레스와 함께 상기 메모리 제어부(22)로 출력해 주면, 해당 선택된 그룹 식별자(GID)를 가지는 메모리(50-1 ~ 50-n)는 개별 식별자(PID)가 다르더라도 동일한 내용의 데이터를 기록할 수 있다.
이렇게 하여, 한 번의 어드레싱으로 여러 개의 메모리(50-1 ~ 50-n)에 동일한 내용의 메모리 데이터를 기록할 수 있으므로, 효율적이고 빠른 메모리 기록이 가능하게 된다.
그러면, 상기 CPU(21)로부터 상기 각 메모리(50-1 ~ 50-n)에 초기 식별자를 부여하는 동작을 살펴보면 다음과 같다.
먼저, 도 2에 도시된 바와 같이 메모리 제어부(30)에서는 상기 CPU(20)로부터 어드레스 및 제어 데이터를 인가받아 분석하여 어드레스와 명령을 생성시켜 제어 데이터 및 어드레스 버스를 통해 각 제어 로직부(40-1 ~ 40-n)로 인가해 준다.
다시 말해서, 도 3에 도시된 바와 같이, 어드레스 디코더(31)는 상기CPU(20)로부터 어드레스 및 제어 데이터를 인가받아 복호화하여 명령 분석기(32)를 제어하기 위한 선택 신호(CS_Cnt)를 생성시켜 해당 명령 분석기(32)에 인가함과 동시에, 상기 CPU(20)로부터 인가되는 제어 데이터에서 기록 클럭을 추출하여 상기 각 제어 로직부(40-1 ~ 40-n)로 출력해 준다.
이 때, 상기 명령 분석기(32)는 상기 CPU(20)로부터 어드레스 및 데이터를 인가받는데, 상기 어드레스 디코더(31)로부터 인가되는 선택 신호(CS_Cnt)를 분석하여 클럭 신호에 따라 출력 인에이블 신호(OES)와 함께 명령 및 어드레스를 버퍼부(33)로 출력해 준다. 즉, 명령 데이터로 입력된 경우에만 상기 명령 분석기(32)는 인에이블(Enable)되어 어드레스 및 명령을 해당 버퍼부(33)에 출력한다.
이에, 상기 버퍼부(33)는 상기 명령 분석기(32)로부터 인가되는 명령 및 어드레스를 저장하였다가 상기 명령 분석기(32)로부터 인가되는 출력 인에이블 신호(OES)에 따라 해당 저장된 명령 및 어드레스를 상기 어드레스 디코더(31)로부터 출력되는 기록 클럭과 함께 최종 명령 및 어드레스로 상기 각 제어 로직부(40-1 ~ 40-n)로 출력해 준다.
이에 따라, 상기 각 제어 로직부(40-1 ~ 40-n)는 상기 메모리 제어부(30)로부터 인가되는 명령에 따라 내부의 각 레지스터(41-1 ~ 41-n)에 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 각각 기록하여 저장해 두며, 해당 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)의 초기화가 종료되면 게이트 데이터를 생성시켜 상기 메모리 제어부(30)를 통해 상기 CPU(20)로 전달해 줌으로써 모두 초기화되었음을 알려준다.
다시 말해서, 도 4에 도시된 바와 같이, 게이트 로직(42-1 ~ 42-n)은 상기 메모리 제어부(30)로부터 인가되는 명령에 따라 자신과 접속하고 있는 메모리(50-1 ~ 50-n)에 대응하는 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 레지스터(41-1 ~ 41-n)에 저장시켜 주며, 그런 후에 다음의 게이트 로직(42-1 ~ 42-n)으로 상기 메모리 제어부(30)로부터 인가되는 명령 및 어드레스를 바이패스(By-pass)해 주므로 동일한 동작으로 각각의 레지스터(41-1 ~ 41-n)에 각각의 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)를 저장하게 된다. 이에, 최종적으로 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)의 기록이 종료된 경우에 최종의 게이트 로직(42-n)에서 게이트 데이터를 생성시켜 상기 메모리 제어부(30)를 통해 상기 CPU(20)로 전달해 준다.
이렇게 초기화된 개별 식별자(PID0 ~ PIDn-1) 및 그룹 식별자(GID0 ~ GIDn-1)는 상기 각 레지스터(41-1 ~ 41-n)에 저장되어진다.
여기서, 상기 게이트 로직(42-1 ~ 42-n)의 동작을 도 5를 참고하여 보다 상세히 살펴보면, 먼저 제1 게이트 로직(42-1) 내의 제1버퍼(44)에서 상기 메모리 제어부(30)로부터 인가되는 기록 클럭을 인가받아 자신의 제1 레지스터(41-1)를 활성화시켜 줌으로써, 해당 제1 레지스터(41-1)가 상기 메모리 제어부(30)로부터 인가되는 명령 및 어드레스 중에서 제1 개별 식별자(PID0) 및 제1 그룹 식별자(GID0)를 저장하도록 해 준다.
그리고, 상기 제1 레지스터(41-1)에 제1 개별 식별자(PID0) 및 제1 그룹 식별자(GID0)가 기록되면, 상기 제1 버퍼(44)는 디스에이블 신호를 인가받아 상기 메모리 제어부(30)로부터 자신에게 인가되는 기록 클럭을 디스에이블해 주며, 인버터(45)는 디스에이블 신호를 인가받아 반전시켜 인에이블 신호로 제2 버퍼(46)에 인가하여 해당 제2 버퍼(46)를 인에이블시켜 준다.
이에, 상기 제2 버퍼(46)는 상기 메모리 제어부(30)로부터 인가되는 기록 클럭과 함께 명령 및 어드레스를 저장했다가 상기 인버터(45)로부터 인가되는 인에이블 신호에 따라 다음의 제2 게이트 로직(42-2)으로 인가해 줌으로써, 동일한 동작으로 각각의 게이트 로직(42-2 ~ 42-n)은 각각의 레지스터(41-2 ~ 41-n)에 각각의 개별 식별자(PID1 ~ PIDn-1) 및 그룹 식별자(GID1 ~ GIDn-1)를 저장하게 된다. 그리고, 최종적으로 제n 게이트 로직(42-n)에서는 제n 개별 식별자(PIDn-1) 및 제n 그룹 식별자(GIDn-1)를 제n 레지스터(41-n)에 기록한 후에 인에이블 신호를 도 5에 도시되어 있는 점선과 같은 게이트 데이터로 상기 메모리 제어부(30)를 통해 상기 CPU(20)로 전달해 줌으로써, 모든 식별자의 기록이 완료되었음을 알려 준다.
두 번째로, 상기 CPU(21)로부터 상기 메모리(50-1 ~ 50-n)를 억세스하는 경우에 대한 동작을 살펴보면 다음과 같다.
먼저, 초기 식별자가 각 메모리(50-1 ~ 50-n)에 부여된 후에 메모리(50-1 ~ 50-n)의 억세스가 발생된 경우에 상기 CPU(20)에서는 억세스하고자 메모리(50-1 ~ 50-n)의 식별자와 함께 제어 데이터, 어드레스 및 데이터를 상기 메모리 제어부(22)에 인가해 준다.
이에, 상기 메모리 제어부(30)는 상기 CPU(20)로부터 데이터, 어드레스 및 제어 데이터를 인가받아 상술한 바와 같이 어드레스 및 제어 데이터를 분석하여 명령과 함께 데이터 및 어드레스를 제어 데이터 및 어드레스 버스를 통해 상기 제어 로직부(40-1 ~ 40-n)로 인가해 준다.
이에 따라, 상기 각 제어 로직부(40-1 ~ 40-n) 내에 구비되어 있는 비교 로직(43-1 ~ 43-n)에서는 상기 메모리 제어부(30)로부터 인가되는 명령 내에 포함되어 있는 식별자와 상기 각 레지스터(41-1 ~ 41-n)에 저장되어 있는 자신의 개별 식별자(PID1 ~ PIDn-1) 및 그룹 식별자(GID1 ~ GIDn-1)를 비교하며, 해당 비교한 결과로 동일한 경우에 해당되는 각 메모리(50-1 ~ 50-n)에 메모리 어드레스(M_Add) 및 칩 선택 신호(CS0 ~ CSn-1)를 출력하게 된다. 이에, 해당 칩 선택 신호(CS0 ~ CSn-1)에 의해 선택된 메모리(50-1 ~ 50-n)에서 해당 메모리 어드레스(M_Add)에 대응하는 영역에 메모리 데이터를 기록 또는 판독하는 동작이 수행되도록 해 준다.
다시 말해서, 상기 다수 개의 비교 로직(43-1 ~ 43-n)은 자신의 개별 식별자(PID1 ~ PIDn-1) 및 그룹 식별자(GID1 ~ GIDn-1)와 상기 메모리 제어부(30)로부터 인가되는 식별자를 비교하는데, 예를 들어 제1 메모리(50-1)의 개별 식별자(PID0)가 '01'이고 그룹 식별자(GID0)가 '10'이며 제2 메모리(50-2)의 개별 식별자(PID1)가 '02'이고 그룹 식별자(GID1)가 '10'으로 초기화된 경우, 식별자가 '10'인 메모리(50-1, 50-2)들을 기록하고자 할 때에 상기 CPU(20)에서 '10'의 식별자와 함께 제어 데이터, 어드레스 및 데이터를 상기 메모리 제어부(22)를 통해 제1과 제2 제어 로직부(40-1, 40-2)에 인가해 줌으로써, 해당 제1과 제2 제어 로직부(40-1, 40-2)는 각각의 레지스터(41-1, 41-2)에 저장된 초기 식별자와 해당 인가된 '10'의 식별자를 비교해 동일한 경우에 해당 두 메모리(50-1, 50-2)에 동일한 내용의 메모리 데이터를 기록하게 된다. 다른 예로는, 상기 CPU(20)에서 입력한 식별자가 '01'인 경우에는 제1 메모리(50-1)에만 메모리 데이터를 기록하게 된다.
다른 실시예로, 메모리 백업(Memory Back-up) 관리 및 외부로부터 메모리 정합 시에 동일한 내용의 메모리 데이터를 관리하는 시스템이나 프로세서 ROM(Read Only Memory)의 내용을 시스템 동작 중에 변경하고자 하는 경우, 마스터 ROM의 내용을 동일 그룹 식별자를 가지는 다른 메모리 영역에 저장 후에 동작 확인이 완료된다면 정상 동작으로 전환하는 경우 등에도 적용할 수 있다.
이상과 같이, 본 발명에 의해 교환기 시스템에서 프로세서를 사용하면서 여러 개의 메모리를 관리하는 시스템인 경우에 동일한 종류의 메모리를 그룹화하여 동시에 동일한 내용의 메모리 데이터를 기록할 수 있으므로 데이터 백업 및 데이터베이스 관리에 유용하며, 또한 CPU의 메모리를 EPROM에서 백업하여 사용할 때에 마스터 EPROM의 오동작 또는 프로그램이 잘못 기록되어 다시 백업으로 동작시키고자 하는 경우 유용하게 사용되고 시스템의 중단 없이 서비스를 계속 유지할 수 있도록 해 준다.
그리고, 본 발명에 의해 다량의 데이터를 처리하는 외부 디바이스, SCSI 또는 PCI 정합 시에 외부 환경의 불안으로 메모리 관리를 수행하는 경우에 메모리를 이중화하여 관리할 수 있으며, 또한 동일한 내용의 데이터를 처리하는 시스템인 경우에 빠른 처리 속도로 시스템의 성능을 향상시킬 수 있다.

Claims (5)

  1. 게이트 데이터를 인가받아 모든 메모리의 초기 식별자에 대한 초기화 완료를 인지하며, 해당 메모리 억세스 시에 입력 식별자와 함께 제어 데이터, 어드레스 및 데이터를 출력하는 CPU와;
    상기 CPU로부터 인가되는 어드레스 및 제어 데이터를 분석하여 명령 신호와 함께 어드레스 및 데이터를 전달해 주며, 상기 게이트 데이터를 상기 CPU에 전달해 주는 메모리 제어부와;
    상기 메모리 제어부로부터 인가되는 명령 신호에 따라 초기 식별자를 상기 각 메모리에 부여한 후에 상기 게이트 데이터를 생성시켜 상기 메모리 제어부로 인가하거나, 상기 메모리 제어부로부터 인가되는 입력 식별자와 자신의 초기 식별자를 비교하여 상기 각 메모리를 억세스하는 다수 개의 제어 로직부를 포함하여 이루어진 것을 특징으로 하는 교환기에서 메모리 억세스 시스템.
  2. 제1항에 있어서,
    상기 초기 식별자는 상기 각 메모리를 구분하기 위한 개별 식별자와 그룹 메모리를 구분하기 위한 그룹 식별자를 포함하는 것을 특징으로 하는 교환기에서 메모리 억세스 시스템.
  3. 제1항에 있어서,
    상기 메모리 제어부는 상기 CPU로부터 인가되는 제어 데이터 및 어드레스를 복호화하여 선택 신호를 생성하고 해당 제어 데이터에서 기록 클럭을 추출하는 어드레스 디코더와;
    상기 어드레스 디코더로부터 인가되는 선택 신호를 분석해 출력 인에이블 신호를 생성하여 명령 및 어드레스와 함께 상기 기준 클럭에 따라 출력하는 명령 분석기와;
    상기 명령 분석기로부터 인가되는 명령 및 어드레스를 저장하였다가 상기 명령 분석기로부터 인가되는 출력 인에이블 신호에 따라 상기 어드레스 디코더의 기록 클럭과 함께 상기 제어 로직부로 출력하는 버퍼부를 포함하여 이루어진 것을 특징으로 하는 교환기에서 메모리 억세스 시스템.
  4. 제1항에 있어서,
    상기 제어 로직부는 상기 각 메모리에 대응하는 초기 식별자를 저장하는 다수 개의 레지스터와;
    상기 메모리 제어부로부터 인가되는 명령 신호에 따라 상기 각 메모리에 초기 식별자를 부여한 후에 해당 초기 식별자를 상기 각 레지스터에 저장시켜 주며, 해당 초기화 종료 시에 상기 게이트 데이터를 생성시켜 상기 메모리 제어부로 인가하는 다수 개의 게이트 로직과;
    상기 메모리 제어부로부터 인가되는 명령 신호의 입력 식별자와 상기 각 레지스터에 저장된 초기 식별자를 비교하여 메모리 어드레스 및 칩 선택 신호를 생성시켜 상기 각 메모리를 억세스하는 다수 개의 비교 로직을 포함하여 이루어진 것을 특징으로 하는 교환기에서 메모리 억세스 시스템.
  5. 제4항에 있어서,
    상기 게이트 로직은 상기 메모리 제어부로부터 인가되는 기록 클럭에 따라 자신의 레지스터를 활성화시켜 자신의 초기 식별자를 저장시키는 제1 버퍼와;
    디스에이블 신호를 반전시켜 인에이블 신호를 생성하며, 마지막의 게이트 로직인 경우에 해당 인에이블 신호를 게이트 데이터로 상기 메모리 제어부에 인가하는 인버터와;
    상기 메모리 제어부로부터 인가되는 기록 클럭과 함께 명령 신호 및 어드레스를 저장했다가 상기 인버터로부터 인가되는 인에이블 신호에 따라 다음의 게이트 로직으로 인가하는 제2 버퍼를 포함하여 이루어진 것을 특징으로 하는 교환기에서 메모리 억세스 시스템.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59142655A (ja) * 1983-02-03 1984-08-15 Nec Corp 同時アクセス可能なメモリ制御方式
KR910000958A (ko) * 1989-06-15 1991-01-30 베르너 발데크 진주빛 피복 조성물
US5230079A (en) * 1986-09-18 1993-07-20 Digital Equipment Corporation Massively parallel array processing system with processors selectively accessing memory module locations using address in microword or in address register
US5375215A (en) * 1990-11-09 1994-12-20 Hitachi, Ltd. Multiprocessor system having shared memory divided into a plurality of banks with access queues corresponding to each bank

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59142655A (ja) * 1983-02-03 1984-08-15 Nec Corp 同時アクセス可能なメモリ制御方式
US5230079A (en) * 1986-09-18 1993-07-20 Digital Equipment Corporation Massively parallel array processing system with processors selectively accessing memory module locations using address in microword or in address register
KR910000958A (ko) * 1989-06-15 1991-01-30 베르너 발데크 진주빛 피복 조성물
US5375215A (en) * 1990-11-09 1994-12-20 Hitachi, Ltd. Multiprocessor system having shared memory divided into a plurality of banks with access queues corresponding to each bank

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