TWI235481B - Memory device with vertical transistors and deep trench capacitors and fabricating method thereof - Google Patents
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Description
1235481 五、發明說明(1)
【發明所屬之技術領域J 關於一種記憶體奘嬰 0 電晶體與深溝槽電容:是有關於—種具有垂直型 【先前技術】 體裝置及其製造方法。 如弟1圖中所示,炎爲 電容器之記憶體裝置的你專片先二有垂直1電晶體與深溝槽 設置於一基板中=佈局圖,其中複數深溝電容器1。係 的方式排列。複數數深溝槽電容器丨°以交錯 置於上述複數深溝槽電六:! s大體上沿著垂直方向,設 應於複數深溝槽電容哭m上方,稷數條字元線12對 14,大體上沿著水平;=作為閘極之用。複數條主動區 p 1 , ^ ^ 十方向没置於上述基板中,且每一主動 g14覆盍於一深構槽電容器10之上方。 儘管於第1圖中、、塞 程上的因素,事實中上電容器10為矩形的,但由於製 第2A圖中所示。如第電容器10會是一個八角形,如 ^ ^ ^ ^ 弟圖中所示,係為主動區1 4發生偏移 ^ "第3人圖係為第2Β圖中區域19之放大圖,通常區 二叙,為電晶體之問極氧化層(gate oxide),區域23係為 部八 +、 ’材料為矽(S i)。區域2 5為主動區之另一 二二ί ί電晶體之閘極區域,材料為複晶矽。而區域27 溝槽隔離區,材料為氧化矽。由於部分主動區14係 :垂2深溝槽電容器之側邊29,且具有一夾㈣。因 ,0"成個所5胃S〇I(silicon on isolation)的結構 ’如3 B圖中所; ^ ]。 。一中’隨著夾角01愈小,則寬度W也愈 J、。因此,裳㈤ 圖中電晶體之臨界電壓也愈小,如第3C圖
1235481 五、發明說明(2) 中所示。 由此可知,傳統具有垂直型電晶體與深溝槽電容器之 記憶體裝置,在主動區發生偏移時,將會造成電晶體臨界 電壓變小,因此造成誤動作或漏電。 【發明内容】 有鑑於此,本發明之首要目的在於提供一種具有垂直 型電晶體與深溝槽電容器之記憶體裝置以及其製造方法, 能夠於主動區之偏移,具有更大的誤差容限。 本發明提供一種具有垂直型電晶體與深溝槽電容器之 記憶體裝置,包括一基板;複數深溝電容器,設置於上述 基板中,其中相鄰兩列之上述複數深溝槽電容器以交錯的 方式排列;複數條字元線,係大體上沿著一第一方向,設 置於上述複數深溝槽電容器之上方,上述複數條字元線對 應於上述複數深溝槽電容器作為閘極之用;一絕緣層,設 置於每一閘極和每一深溝槽電容器之間;複數條主動區, 大體上沿著一第二方向,設置於上述基板中,且每一主動 區覆蓋於上述深構槽電容器之區域的兩侧邊上各具有一凹 陷部;二源極,設置於每一深溝槽電容器兩側之上述主動 區中;以及二汲極,設置於每一閘極兩侧之上述主動區 中 0 於本發明之實施例中,各凹陷部之兩侧邊最好係沿著 4 5度角向内限縮一既定寬度。 【實施方式】 如第4圖中所示,於本發明首先係於一基板中形成複
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1235481 五、發明說明(3) 數深溝槽,其中相鄰兩列之複數深溝 列,然後,於上述複數深溝槽中,开1曰=錯ΐ方式排 ,π Τ 艰成稷數深溝槽電容哭 1 0,因此,相鄰兩列之複數深溝槽電交 ^ 排列。 h冤谷杰10以交錯的方式 接者’以熱擴散方式’於深溝槽電容器 二源極12S’然後’於每-深溝槽電容器Ϊ。及溝槽的 J土之上形成一氧化層,其中覆蓋於深溝样 化層作一絕緣層1 21,而於溝槽側辟 s谷1 0之虱 勤之閉極氧化層。“側J上之氧化層作為電晶 接下來,沿著一繁一 ne ^ . t 字元線1 2^ f σ ,例如垂直方向,設置複數 丁 b深i Ζ 於稷數洙溝槽電容器1 n夕u ^ 1 2對應於一深溝槽電容$丨 之上方,母一條字元線 从, 电1 U作為閘極之用,曰紹峰® 1 9 1 係位於深構電容器丨〇與字元線 且,κ層1 2 1 晶矽材料所構成。 之間,其中字元線係由多 然後,以溝槽隔離的方 6 字元線12為罩幕,實行離 1疋義複數主動區14。並以 板中,各形成一汲極12D。0植仏入,、以於字元線12兩側之基 極氧氧化層12GX以及字元錄,汲極12D、源極12S、閘 電晶體T12。 戍C閘極)12 —同建構成一垂直型 接著,沿著一第-方 元線1 6,複數主動區丨4之$ ’例^水平方向,設置複數位 數個位元線插塞而以主動品方’每一條位元線1 6係藉由複 其中,本發明之主要之汲極12D電性連接。 應於複數深溝槽電容器丨〇、彳攻係在於,每一主動區1 4係對 列’並且每一主動區14覆蓋
0548-8678TWF(Nl) ; 91115 ; Dennis.ptd 1235481 五、發明說明(4) _
於深構槽電容器1 Q夕P 各凹陷部15之兩側邊二5的兩側邊上各具有-凹陷部15, 為45度角,肖内限糸著一既定角度02 ’於本例中 本發明之既定寬㈣’如第6A圖中所示。 裝置的佈局圖係如第\圖型:晶體與深溝槽電容器之記憶體 f it ^ A A ^ iLi 弟圖中所不,其中第4圖係為第5圖沿 置於:其搞二面圖。於第5圖中,複數深溝電容器1〇,設 铒的方二姚丨,其中相鄰兩列之複數深溝槽電容器10以交 二方式排列;複數條字元線12,係大體上沿著一第一方 以以數深溝槽電容器10之上方,複數條字元線12 iL :署冓槽電容器10作為閘極之用;-絕緣層 〇x ;母一閘極和每一深溝槽電容器1 〇之間;複數 ί主動區14 ’大體上沿著-第二方向,設置於基板中,且 ί : ΐϋί覆蓋於深構槽電容器10之區域的兩侧邊(未 >、弟圖中)上各具有-凹陷部15 ;三源極12s,設置於 二-深溝槽電尸10兩侧之主動區14中;以及二汲極 S,设置於每一閘極兩側之主動區丨4中。豆 15之兩側邊151係最好是沿著45度角,向内限縮—既= 度Π,如第6A圖中所示,但不以限定為45度角。 第6B圖係為本發明之主動區14發生偏ς時之 由於本發明之每一主動區14覆蓋於深構槽電容器"之‘ 的兩側邊上各具有一凹陷部丨5,且各 °° 〇〇 ⑴係最好是沿著45度角,向内限缩既之兩側邊 lL火 > 丄 n㈣百既疋寬度W1 。因 此,*主動區發生偏移時,凹陷部15之兩側邊151與深溝 1^· 0548-8678TWF(Nl) ; 91115 ; Dennis.ptd 第9頁 I235481
五、發明說明—5 的夾角03會大約為9°度。隨著夾满愈 圖中電晶Ξ: ::iS〇1結構中寬度W也愈大。因此,第3B 故深Ϊ;;!!壓也愈大,如第3C圖中所示。 動區偏移,而產::上方之垂直型電晶體,愈不易受到主 示,為-主:電壓下降或誤動作。如第7圖中所 圖,曲線Π為第i /中里與垂直^體之臨界電壓的關係 是:電Γ之臨界電壓的== 體“,能夠晶器之記憶 雖然本發明已以較佳實施例揭ift的秩差容限。 :制本發明,任何熟習此項技藝者路=脫;ΐ並非用以 :和範圍a,當可做更動與潤 :::本發明之精 當事後附之申請專利範圍所界定者::本令明之保護範圍
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1235481 圖式簡單說明 第1圖係為傳統具有垂直型電晶體與深溝槽電容器之 記憶體裝置的佈局圖。 第2 A圖係為第1圖中深溝槽電容器之示意圖。 第2B圖係為第1圖中主動區1 4發生偏移時之上視圖。 第3A圖係為第2B圖中區域19之放大圖。 第3B圖係為一SOI的結構之示意圖。 第3C圖係為第3A圖中夾角與電晶體臨界電壓之曲線 圖。 第4圖係為本發明之具有垂直型電晶體與深溝槽電容 器之記憶體裝置的剖面。 第5圖係為本發明之記憶體裝置之上視圖。 第6A圖係為本發明中深溝槽電容器與主動區之上視 圖。 第6B圖係為第6A圖中主動區發生偏移時之上視圖。 第7圖係為主動區之偏移量與電晶體之臨界電壓的關 係圖。 【符號說明】 1 0〜深溝槽電容器; 1 2〜字元線; 1 4〜主動區; 16〜位元線; 2 9〜側邊; 1 2 1〜絕緣層; 12S〜源極;
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Claims (1)
1235481 六、申請專利範圍 1 · 一種具有垂直型電晶體與深溝槽電容器之記憶體裝 置,包括: 一基板; 複數深溝電容器,設置於上述基板中,其中相鄰兩列 之上述複數深溝槽電容器以交錯的方式排列; 複數條字元線,係大體上沿著一第一方向,設置於上 述複數深溝槽電容器之上方,上述複數條字元線對應於上 述複數深溝槽電容器作為閘極之用; 一絕緣層,設置於每一閘極和每一深溝槽電容器之 間; 複數條主動區,大體上沿著一第二方向,設置於上述 基板中,且每一主動區覆蓋於上述深構槽電容器之區域的 兩側邊上各具有一凹陷部; 二源極,設置於每一深溝槽電容器兩側之上述主動區 中;以及 二汲極,設置於每一閘極兩侧之上述主動區中。 2. 如申請專利範圍第1項所述之具有垂直型電晶體與 深溝槽電容器之記憶體裝置,更包括一溝槽隔離區,設於 每一主動區外之區域。 3. 如申請專利範圍第1項所述之具有垂直型電晶體與 深溝槽電容器之記憶體裝置,其中上述各凹陷部之兩側邊 係沿著4 5度角向内限縮一既定寬度。 4. 如申請專利範圍第1項所述之具有垂直型電晶體與 深溝槽電容器之記憶體裝置,其中上述第一方向係垂置於
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/、、申請專利範圍 上述第二方向。 5 _如申請專利範圍第1項所诚夕目士土 深溝槽雷〜 & -壯 7返之具有垂直型電晶體與 丹^電容器之記憶體裝置,复 材料所構成。 /、宁上述字兀線係由覆晶矽 6·如申請專利範圍第1項所述之且古+ 士& 深溝;)* Φ ^ ^之具有垂直型電晶# ik /再僧電容器之記憶體裝置,复 电日日體與 矽材料所構成。 、 述溝礼區域係由氧化 、7·如申請專利範圍第1項所述之且古+ 士& 深溝槽電容器記憶體裝置,括、f :電晶體與 弟—方向,設置於上述複數主動區 。者上 動£中之汲極電性連接。 ,、上述主 8 · 一種具有垂直式電晶體蛊、、鲁 的製造方法,包括: 〃溝槽電容器之記憶體裝置 形成複數溝槽於一基板上; 形成一溝槽電容器,於每一 形忐Λ伽、店k — 上迷?旻數溝槽中; 成兩個源極,於母一上 —設置複數字元線,於複數溝以:=:側; 子”對應於每-溝槽電容器作用.且每- 疋義複數主動區於上述基板上,立中每i主氣 構槽電谷器之區均沾 於上述 、 、 9的兩側邊上各具有一凹陷部;以及 、、上述子元線為罩幕,於上述字元線兩側之基板Φ 各形成一沒極。 ’ 9·如申請專利範圍第8項所述之具有垂直型電晶體與
0548-8678TWF(Nl) ; 91115 ; Dennis.ptd 1235481 六、申請專利範圍 深溝槽電容器之記憶體裝置的製造方法,其中上述各凹陷 部之兩側邊係沿著45度角向内^縮〆既定寬度。 I 0 ·如申請專利範圍第8項所述之具有垂直型電晶體與 珠溝槽電容器之記憶體裝置的製造方法,其中相鄰兩列之 上述複數溝槽係以交錯的方列,且相鄰兩列之上述複 數溝槽電容器係以交錯的方^游列。 II ·如申請專利範圍第8項所述之具有垂直型電晶體與 深溝槽電^器之記憶體裝置的製造方法,其中上述複數字 元線係冶著垂置方向排列,對應於上述複數溝槽電容器之 每一行。 12.如申請專利範圍第8項所述之具有垂直型電晶體與 深溝槽電容器之記憶體裝置的製造方法,更包括形成複數 位=線,於上述複數主動區之上方,上述每—位元線係藉 由複數個位兀線插塞而以上述複數主動區中之汲極電性連 接。 一、13.如申請專利範圍第8項所述之具有垂直型電晶體與 珠溝槽電容器之記憶體裝置的製造方法,更包括形成一絕 緣層於上述每一深構電容器 述每一閘極之 述複數溝槽之側壁上。 第15頁
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW091136416A TWI235481B (en) | 2002-12-17 | 2002-12-17 | Memory device with vertical transistors and deep trench capacitors and fabricating method thereof |
US10/730,674 US6875654B2 (en) | 2002-12-17 | 2003-12-08 | Memory device and fabrication method thereof |
US11/017,346 US7091545B2 (en) | 2002-12-17 | 2004-12-20 | Memory device and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW091136416A TWI235481B (en) | 2002-12-17 | 2002-12-17 | Memory device with vertical transistors and deep trench capacitors and fabricating method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200411906A TW200411906A (en) | 2004-07-01 |
TWI235481B true TWI235481B (en) | 2005-07-01 |
Family
ID=32502736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091136416A TWI235481B (en) | 2002-12-17 | 2002-12-17 | Memory device with vertical transistors and deep trench capacitors and fabricating method thereof |
Country Status (2)
Country | Link |
---|---|
US (2) | US6875654B2 (zh) |
TW (1) | TWI235481B (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100500472B1 (ko) * | 2003-10-13 | 2005-07-12 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 형성방법 |
TWI270198B (en) * | 2004-03-29 | 2007-01-01 | Promos Technologies Inc | An array structure, mask and fabrication method of a dynamic random access memory |
US7009237B2 (en) * | 2004-05-06 | 2006-03-07 | International Business Machines Corporation | Out of the box vertical transistor for eDRAM on SOI |
JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
KR101052868B1 (ko) * | 2008-02-29 | 2011-07-29 | 주식회사 하이닉스반도체 | Soi 소자 및 그의 제조방법 |
US8361875B2 (en) * | 2009-03-12 | 2013-01-29 | International Business Machines Corporation | Deep trench capacitor on backside of a semiconductor substrate |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5225697A (en) * | 1984-09-27 | 1993-07-06 | Texas Instruments, Incorporated | dRAM cell and method |
US5448090A (en) * | 1994-08-03 | 1995-09-05 | International Business Machines Corporation | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
US6762447B1 (en) * | 1999-02-05 | 2004-07-13 | Infineon Technologies North America Corp. | Field-shield-trench isolation for gigabit DRAMs |
TW502400B (en) * | 2002-01-09 | 2002-09-11 | Winbond Electronics Corp | DRAM having deep-trench capacitor and the process thereof |
-
2002
- 2002-12-17 TW TW091136416A patent/TWI235481B/zh not_active IP Right Cessation
-
2003
- 2003-12-08 US US10/730,674 patent/US6875654B2/en not_active Expired - Lifetime
-
2004
- 2004-12-20 US US11/017,346 patent/US7091545B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20050104109A1 (en) | 2005-05-19 |
TW200411906A (en) | 2004-07-01 |
US7091545B2 (en) | 2006-08-15 |
US6875654B2 (en) | 2005-04-05 |
US20040115927A1 (en) | 2004-06-17 |
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MK4A | Expiration of patent term of an invention patent |