TWI227495B - Static semiconductor memory device and method of controlling the same - Google Patents

Description

1227495 玖、發明說明：

【發明所屬技術領域]I 相關申請案對照 本申請案係以於2002年8月29日提出申請之日本專利 5申請案第2002-251785號案為基礎並且主張該案之優先權 的利益，該案的整個内容係被併合於此中作為參考。 發明領域 本發明係有關於一種靜態半導體記憶體裝置及一種控 制該靜態半導體記憶體裝置的方法。 1〇 【先前技術】 發明背景 一種典型的習知靜態半導體記憶體裝置是為SRAM(靜 態隨機存取記憶體）。第3圖是為一顯示一習知SRAM之記憶 體細胞陣列的圖示。如在第3圖中所示，η個記憶體細胞 15 CELL0，CELL 1，…，CELLn(於此後被稱為記憶體細胞CELL) 係連接到一對位元線BL和XBL。該等位元線BL和XBL中之 每一者係經由一預先充電p-MOSFET 51來連接到一電源電 壓（Vdd)。一預先充電取消訊號0的訊號線係連接到該等 p-MOSFETs 51的閘極端以致於該等p-MOSFETs 51係由該 20 預先充電取消訊號0控制開啟/關閉。注意的是，該等位元 線BL和XBL具有一個互補關係。 每一個記憶體細胞CELL係由六個電晶體形成。它們中 的四個，即，兩個p-MOSFETs 52a和兩個n_M0SFETs 52b 構築一個保持資料的資料閃電路。兩個剩下的n_M0SFETs 6 1227495 53控制在該資料閂電路與該等位元線bl和xBL之間的連 接。字線WLO，WLl，...，WLn係連接至該等控制與該等位元 線BL和XBL之連接之n-MOSFETs 53的閘極端。該等 n-MOSFETs 53係由該字線WL的訊號來被控制開啟/關閉。 5以上所述的SRAM具有一個待機模式、寫入模式、及讀取模 式。在該待機模式中，該記憶體細胞既不被寫入存取也不 被讀取存取。 以上所述之資料閂電路的配置將會詳細地作說明。該 兩個p-MOSFETs 52&係分別連接在節點八和；8與該等供應電 10源電壓的電源線之間。該兩個n_MOSFETs 52b係分別連接 在地線與該等節點A*B之間。該等严M0SFETs 52&和 n-MOSFETs 52b的閘極端和汲極端係彼此連接俾形成一反 相器。在該等閘極端之間的連接點及在該等汲極端之間的 連接點（節點A和B)亦被連接。因此，一資料閂電路係被形 15 成。 第4圖是為一顯示在第3圖中所示之記憶體細胞陣列之 運作的波形圖。於時間t70，該SRAM係處於讀取模式。該 等位疋線BL和XBL係被保持高位準，因為該等p-M0SFETs 51被打開。於時間t71，該預先充電取消訊號0改變成高位 2〇準俾取消該等位元線BL*XBL·的預先充電。與這運作同 步，要被存取之該記憶體細胞CELL的字線WL改變成高位 準俾執行項取運作（在讀取模式中）。請參閱第4圖所示，在 σ亥等位元線BL和XBL之電位上的改變表示該讀取運作。 於時間t72，當該讀取運作被結束時，該SRAM改變成 1227495 待機模式。該預先充電取消訊號0改變成低位準俾開始預 先充電该等位元線BL和XBL。於寫入運作中之訊號的波形 中（在寫入模式），僅在該等位元線BL和XBL之電位上的改 變係與在以上所述之讀取運作中之訊號之波形中的不同。 5 在以上所述的SRAM中，由於該等位元線bl和XBL在 待機模式期間被保持在高位準，從該位元線BL或XBL到該 記憶體細胞CELL的漏電流係被產生。 例如，假設在第3圖中所示之記憶體細胞CELLO内之資 料閂電路之右側的節點A保持低位準。該節點A係經由該電 1〇晶體53來連接到該位元線XBL。在該待機模式期間，該位 元線XBL係被預先充電成高位準。因此一個漏電流I〇ff從該 位元線XBL流到該節點A。於左側的節點b處，由於該等電 曰曰體53的兩個端（源極和;:及極端）係處於高位準，沒有漏電流

流動。此外，如由該記憶體細胞CELLn所表示，當該節點B 15保持低位準時，該漏電流Ioff係從該位元線BL·流到該節點 B 〇 如上所述，該漏電流Ioff係根據由所有該等記憶體細胞 CELL所保持的資料來流動到該位元線BL4XB]L。即，在第 3圖中’由於泫n個記憶體細胞CELL係連接到該等位元線肌 20和XBL，一個總漏電流Ioff X η係流動至該位元線bl或 XBL。當该以上的SRAM係用在如細胞電話般之具有非常長 之待機時間的裝置中時，該等位元線BL*XBL係經常被預 先充電到高位準，而該漏電流係持續地流動。 為了在待機模式中縮減以上所述之SRAM中之記憶體 8 1227495 細胞CELL的漏電流，該等位元線BL和XBL係被設定在一懸 浮狀態。第5圖是為當設定該等位元線b L和X B L於懸浮狀態 之方法在第3圖中所示之SRAM之待機模式中被使用時的一 波形圖。在這方法中，於時間180，係處於讀取模 5式和該記憶體細胞CELL的非-存取狀態。因此，該預先充 電取消訊號0係被改變到高位準俾把該等位元線BL和XBL 設定於懸浮狀態。 接著，於時間t81，在存取該記憶體細胞CEll之前， 該預先充電取消訊號0係被改變到低位準來預先充電該等 10位元線BL和XBL。把該預先充電取消訊號0改變到低位準 的時序係對應於該時鐘訊號的後緣（或前緣），如在第5圖中 所示。 於時間t82，該預先充電取消訊號0係被改變到高位 準，而且同時地，該字線WL係被改變成高位準來存取該記 15憶體細胞cell。如上所述，即使在該讀取模式期間，該等 位元線BL和XBL於该§己憶體細胞CELL的非-存取狀態中係 被設定在懸浮狀態，藉此減少該漏電流。在該存取狀態中， 該等位元線BL和XBL係在存取該記憶體細胞CELL之前被 預先充電。然後，該記憶體細胞CELL被存取。 2〇 於日·^間化3，该SRAM係被設定於待機模式。該字線wl 係被改^:到低位準’而该專位元線BL和XBL係被設定於懸 浮狀悲。從時間t81到t82的期間Ta是為把該等位元線61^和 XBL預先充電所必須的。如在第5圖中所示，該字線wl在 一個對應於該期間Ta的延遲下從該時鐘訊號的後緣起改變 9 1227495 到高位準。該預先充電取消訊號0在該期間Ta維持低位準 而然後改變成高位準。 如上所述，當該等位元線BL和XBL係處於懸浮狀態且 具有一任意電位時，後面的漏電流係在該等位元線BL和 5 XBL與該記憶體細胞CELL之間流動：一個從該等位元線机 和XBL流到具有一個較低電位之以上所述之節點a或b(於 此後被稱為一個低節點）的漏電流I〇ff_L(VBL)及一個從具 有一個較高電位之以上所述之節點八或3(於此後被稱為一 個高節點）流到該等位元線BL和XBL的漏電流 10 Ioff-H(VBL)。第6圖顯示在這些漏電流與該等位元線BL和 XBL之電位（VBL表示該等位元線BL和XBL的電位）之間的 依存關係。 如在第6圖中所示，從該等位元線b L和XB L流到該低節 點的漏電流Ioff-L(VBL)係隨著VBL變低而變小。相反地， 15從該高節點流到該等位元線BL和XBL的漏電流係隨著VBl 變高而變小。當該等位元線BL和XBL係處於懸浮狀態時， 該等位元線BL和XBL的電位穩定在該電位VBL == vBLo,其 滿足

Ioff—L(VBL) X (連接到位元線BL之”L，，節點的數目） 20 = Ioff—H(VBL) X (連接到位元線BL之，，H，，節點的數 目）° 當連接到一約定之位元線之n個記憶體細胞CELL中的 m個記憶體細胞疋為咼節點，而（n-m)個記憶體細胞是為低

郎點日τγ ’ a亥漏電 為 πι X I〇ff—L (VBLo) + (n-m) X i〇ff L 10 1227495 (VXBLo)。這是最低限度的值。即，當該等位元線bl和XBL 被設定在懸浮狀態時，該等位元線BL和XBL的電位穩定在 一個狀態，在該狀態中，該漏電流係根據由該記憶體細胞 CELL所保持的資料來被最小化。

5 在以上所述之縮減漏電流的方法中，把該等位元線BL 和XBL設定於懸浮狀態的預先充電取消訊號0及該字線 WL的選擇訊號係根據一時鐘訊號來被產生。更特別地，根 據在時鐘訊號上的改變，該預先充電取消訊號0係在時間 ί81被改變成低位準來把該等位元線bl和XBL預先充電，而 10然後，該字線WL係在時間t82被改變成高位準。然而，從 時間t81到t82之把該等位元線Bl和XBL預先充電所需的時 間妨礙在存取速度上的增加。 【^^明内3 發明概要 本發明係為了以上所述的狀況而被作成，而且本發明 之目的是為提供一種於待機模式中在沒有降低存取速度下 縮減一漏電流的靜態半導體記憶體裝置及一種控制該靜態 半導體記憶體裝置的方法。 本發明業已被作成來解決以上所述的問題，而本發明 2〇之一種靜態半導體記憶體裝置及一種控制該裝置之方法的 特徵係在於包含數個被打開來把位元線預先充電的預先充 笔電路，其中，預先充電控制係被執行俾在一待機模式之 周期期間關閉該等預先充電電路及在一讀取模式與寫入模 式之周期期間打開該等預先充電電路。 1227495 ;在本^月之靜態半導體記憶體裝置及控制該裝置的方 Λ等預先充&電路在該待機模式的職期間能夠被 把鱗位元線設定在轉狀態。因此，該漏電流能 咸在^取"^式與寫人模式的職期間，該等預 充電電路在一個非—存取周期期間能夠經常被保持開 ^由於4等位疋線在該非存取周期期間已被預先充電， 、气寫入運作在该存取周期開始時能夠馬上被執行。由

u上的配置’該待機m夠在沒有降低該存取速度下 被縮減。 10圖式簡單說明 第1圖是為一個顯示一具有本發明之一實施例之 SRAM與該SRAM之控制電路之半導體裝置之示意配置的 方塊圖； 第2圖是為一個顯示在第丨圖中所示之半導體裝置1與 15 SRAM4之運作的波形圖；

圖是為一個顯示一習知SRAM之記憶體細胞陣列 的圖不； 第4圖是為一個顯示在第3圖中所示之記憶體細胞陣列 之運作的波形圖； 第5圖是為一個在一種把位元線BI^XBL設定於在第3 ®中所示之SRAM之待機模式中之懸浮狀態之方法的波形 圖；及 第6圖是為一個顯示在第3圖中所示之SRAM中之從位 元線到一兄憶體細胞之漏電流與該等位元線之電位之間之 12 1227495 依存關係的圖表。 C實施方式：j 較佳實施例之詳細說明 本發明之實施例將會在下面作說明。 5 具有本發明之一實施例之SRAM(靜態隨機存取記憶體) 與該SRAM之控制電路之半導體裝置的示意配置將會首先 配合該等附圖作說明。 第1圖是為一個顯示一具有本發明之一實施例之 SRAM與該SRAM之控制電路之半導體裝置之示意配置的 10 方塊圖。 請參閱第1圖所示，一半導體裝置丨利用數個 與一時鐘訊號同步地執行訊號處理。該半導體裝置丨是為， 例如，一系統LSI(大尺寸積體電路）。一時鐘產生電路2把一 時鐘訊號CK供應到該半導體裝置丨作為訊號處理時序的參 15考。一控制訊號產生電路3，根據由該時鐘產生電路2所產 生的時鐘訊號CK，產生各式各樣控制該半導體裝置丨之内 部元件的控制訊號。更特別地，該控制訊號產生電路3輸出 一個控制該半導體裝置i<SRAMs 4和5之待機模式的控制 訊號(運作模式控制訊號)SM。該控制訊號SM在高位準時控 20制瀛專SRAMs 4和5成待機模式而在低位準時控制該等 SRAMs 4和5成讀取或寫入模式。 該等SRAMs 4和5及一SRAM 6係利用從該時鐘產生電 路2輸出的時鐘訊號CK作為一時序參考來運作並且儲存要 在該半導體裝置丨中處理的資料。從該控制訊號產生電路3 13 1227495 輸出的該控制訊號SM係輸入到該等SRAMs 4和5。該SRAM 4的内部配置稍後將會詳細地作說明。一訊號處理電路7把 資料傳輸到該等SRAMs 4,5,和6/從該等SRAMs 4,5,和6接收 資料並且處理該等資料訊號。一資料匯流排8傳輸要在該半 5 導體裝置1中之訊號處理電路7與該等SRAMs 4,5,和6之間 交換的資料。 藉由以上的配置，該半導體裝置1利用該等SRAMs 4,5, 和6及該訊號處理電路7來與由該時鐘產生電路2所產生的 時鐘訊號CK同步地執行訊號處理。在該等SRAMs 4和5的 10 非-存取周期期間，該控制訊號SM被改變成高位準俾把該等 SRAMs 4和5設定於待機模式。 該SRAM 4的示意内部配置接著將會作說明。 一輸入/輸出電路10處理經由該資料匯流排8輸入到該 SRAM 4/從該SRAM 4輸出的資料。一内部時鐘/控制產生電 15路11至少具有一個產生一作為在該SRAM 4中之訊號處理 時序之參考之時鐘訊號SCK的功能、一個產生一控制該等 位元線BL和XBL之預先充電之位元線控制訊號（正常預先 充電控制訊號)EQ的功能（内部控制訊號產生電路）及一個 產生一控制一字線之選擇之字線選擇訊號WLDEC的功能 20 (字線選擇電路）。該位元線控制訊號EQ與字線選擇訊號 WLDEC的詳細波形例子稍後將會作說明。 一記憶體控制電路12根據來自該内部時鐘/控制訊號 產生電路11的該時鐘訊號SCK或控制訊號(位元線控制訊號 EQ、字線選擇訊號WLDEC、及其類似）來控制一記憶體細 14 1227495 胞陣列13中的讀取運作或寫入運作（稍後作說明）。在這實施 例中’該記憶體控制電路12至少包含一n〇r電路20、反相 器21、及數個反相器22。 從該控制訊號產生電路3輸出的該控制訊號SM係輸入 5到該N0R電路20的一個輪入端。從該内部時鐘/控制訊號產 生電路11輸出的該位元線控制訊號Eq係輸入到另一個輸 入端。該NOR電路20的輸出端係連接到該反相器21的輸入 端。該反相器21的輸出端係連接到p-M〇sfETs(預先充電電 路)30(稍後作說明）的閘極端。藉由以上所述之n〇r電路2〇 10與反相器21的配置（預先充電控制電路），一預先充電取消訊 號0 (控制訊號）係根據該控制訊號SM和位元線控制訊號 EQ來從該反相态21的輸出端輸出。從該内部時鐘/控制訊號 產生電路11輸出的該字線選擇訊號WLDEC係輸入到該等 反相器22的輸入端。字線…!^(稍後作說明）係連接到該等反 15 相器22的輸出端。 在該記憶體細胞陣列13中，η個記憶體細胞31係連接到 該對位元線BL和XBL。該等位元線BL和XBL中之每一者係 經由該等預先充電p-MOSFETs(預先充電電晶體)30來連接 到一電源電壓。該預先充電取消訊號0的訊號線係連接到 2〇該等P-MOSFETs 30的閘極端。該等p—MOSFETs 30係由該預 先充電取消訊號0控制開啟/關閉.。 該記憶體細胞陣列13，在其中，對應於記憶體細胞陣 列13之每一列來被排列的該對位元線bl和XBL及對應於記 憶體細胞陣列13之每一行來被排列的該字線wl係連接到 15 1227495 一 體細胞Μ，具有與在第3圖中所示之記憶體細胞陣列 的配置相同的配置。即，該記憶體細胞31的電路配置係與 在第3圖中所示之記憶體細胞CELL的電路配置相同，而其 之說明將會被省略。此外，在該記憶體細胞31與該等位元 5線BL*XBL之間的連接及該字線WL的連接亦與在第3圖中 所示之配置的那些相同，而其之說明將會被省略。該Sram 5亦具有與以上所述之SRAM 4之配置相同的配置。 如果，例如，在該半導體裝置丨中所使用的一待機控制 訊號是可得到的話，該訊號可以被使用作為該要從控制訊 10號產生電路3輸出的控制訊號SM。在這實施例中，如上所 述，該控制訊號SM係在被併合於該半導體裝置丨内之 SRAMs 4和5不需被存取時的周期期間（待機模式）改變成高 位準而在該存取周期期間（正常運作模式）改變成低位準。 在弟1圖中所示之半導體裝置1的運作接著將會作說 15 明。 弟2圖疋為一個顯示在第1圖中所示之半導體裝置1與 該SRAM 4之運作的波形圖。請參閱第2圖所示，該正常運 作模式(讀取模式或寫入模式)係在時間t4之前被設定，而該 待機模式係從該時間t4起被設定。首先，於正常運作模式 20中的時間11，該控制訊號SM係處於低位準，而該位元線控 制汛號EQ係處於低位準。據此，由於該預先充電取消訊號 4係處於低位準，而該等p-MOSFETs30係被打開，該等位 元線BL和XBL係被預先充電成高位準。此外，該字線貨乙 在對該記憶體細胞31存取之前係處於低位準。如上所述， 16 1227495 在正常運作模式中，該控制訊號SM控制該等p-MOSFETs 30 以致於該等位元線BL和XBL係經常被預先充電。 於時間t2，為了開始存取該記憶體細胞31，該内部時 鐘/控制訊號產生電路11把該位元線控制訊號EQ改變成高 5 位準。據此，由於該預先充電取消訊號0改變成高位準來 關閉該等p-MOSFETs 30，該等位元線BL和XBL的預先充電 被取消。此外，該内部時鐘/控制訊號產生電路11，根據該 字線選擇訊號WLDEC，選擇連接到要被存取之記憶體細胞 31的字線WL。該被選擇的字線WL係改變成高位準。藉由 10 以上的運作，一資料讀取(讀取處理）或者資料寫入（寫入處 理）係透過該等位元線BL和XBL對該被選擇的記憶體細胞 31執行。 於時間t3，為了結束對該記憶體細胞31的存取，該内 部時鐘/控制訊號產生電路11把該位元線控制訊號EQ改變 成低位準。據此，由於該預先充電取消訊號0係改變成低 位準來打開該等p-MOSFETs 30，該等位元線BL和XBL係被 預先充電成高位準。此外，該内部時鐘/控制訊號產生電路 11，根據該字線選擇訊號WLDEC，不選擇連接到存取應該 被結束之記憶體細胞31的字線WL。該未被選擇的字線WL 2〇 改變成低位準。如上所述，在該正常運作模式中，該預先 充電取消訊號0改變成低位準，而該等位元線BL和XBL係 在對該被選擇之記憶體細胞31之存取的開始之前被預先充 電。例如，緊在該時鐘訊號SCK改變之後，該被選擇的字 線WL能夠改變成高位準來存取該記憶體細胞31。 17 1227495 於時間t4，為了把該SRAM 4設定在待機模式，該控制 訊號產生電路3把該控制訊號SM改變成高位準。據此，該 預先充電取消訊號0改變成高位準來關閉該等p_MOSFETs 30。為了這原因，該等位元線BL和XBL的預先充電被取消， 5 而该專位元線BL和XBL係被設定於懸浮狀態。藉由以上的 運作，該SRAM 4能夠藉由把該等位元線BL和XBL設定於懸 浮狀態來縮減該漏電流。 如上所述，在該時間t4之前的正常運作模式中，與在 第4圖中所示之習知運作相同的運作係被執行。當對該記憶 10體細胞31的存取被結束時，該預先充電取消訊號0係改變 成低位準來把該等位元線BL和XBL預先充電。因此，當該 記憶體細胞31下一次被存取時，該等位元線bl^uXBl業已 被預先充電到高位準。與在第6圖中所示的習知技術不同， 預先充電的期間Ta在該時鐘訊號S C κ的改變之後係不需 15要。因此，該半導體裝置1能夠提升對該SRAM 4的存取速 度。 當該SRAM 4被設定在待機模式時，該控制訊號8^係 改變成高位準來把該等位元線B L和χ B L設定於懸浮狀態。 在4待機模式中，從該等位元線BI^nXBL流到該記憶體細 2〇胞31的漏電流與在第4圖中所示的習知運作比較起來係能 夠被縮減。 在以上所述的實施例中，一SRAM係被舉例說明。然 而’本發明不受限於這。本實施例亦能夠適當地被應用於 4何“他在待機模式中由於位元線之預先充電而產生一漏 18 1227495 電流的靜態半導體記憶體裝置。 本發明的實施例業已配合該等附圖詳細地在上面作說 明。然而，詳細的配置並不限定於該實施例，而在沒有離 開本發明之精神與範圍下的設計亦係被併合於本發明。 如上所述，在本發明的靜態半導體記憶體裝置及控制 /衣置的方法中，數個把數條位元線預先充電的預先充電 電路係被準備。預先充電控制係被執行俾在該待機模式的 周期期關_等職充電電路及在該讀取模式與寫入模 10 15 20 式的周期期間打開該等預先充電電路。由於該等位元線在 4待機权式的周期期間能夠被設定在料狀態，漏電流能 夠被縮減。由於該等預先充電電路在該讀取模式與寫入模 式的周期期間被打開，該等位元線在該非存取周期期間能 夠被預先充電而且在該存取周期期間不必被預先充電。 由於該等位元線在該非-存取周期期間已被預先充 電，該讀取或寫入運作能夠在該存取周期開始時馬上被執 行。據此，在該待機模式中的漏電流能夠在沒有降低該存 取速度下被縮減。特職，當-健制該待機模式之切^ 之外部輸人的控制訊號係被使用於預先充電控制時，預先 充電能夠在婦態半導體記憶體裝置之㈣時鐘上的改變 之前被控制。 t C圖式簡單說明】 第1圖是為一個顯示一具有本發明之一實施例之 SRAM與該SRAM之控制電路之半導體裝置之示意配置的 方塊圖； 19 1227495 第2圖是為一個顯示在第1圖中所示之半導體裝置1與 SRAM 4之運作的波形圖； 第3圖是為一個顯示一習知SRAM之記憶體細胞陣列 的圖示； 5 第4圖是為一個顯示在第3圖中所示之記憶體細胞陣列 之運作的波形圖； 第5圖是為一個在一種把位元線BL和XBL設定於在第3 圖中所示之SRAM之待機模式中之懸浮狀態之方法的波形 圖；及 10 第6圖是為一個顯示在第3圖中所示之SRAM中之從位 元線到一記憶體細胞之漏電流與該等位元線之電位之間之 依存關係的圖表。 【圖式之主要元件代表符號表】 CELL0，CELL 1，…CELLn 舌己憶體細月包 BL 位元線 XBL 位元線 Vdd 電源電壓 51 p-MOSFET Φ 預先充電取消訊號 52a p-MOSFET 52b n-MOSFET 53 n-MOSFET WL0，WL1，…WLn 字線 t70 時間 t71 時間 m 時間 Ioff 漏電流 t80 時間 t81 時間 t82 時間 t83 時間 Ta 期間 A 節點 20 1227495 B 節點 IoffJL(VBL)漏電流 Ioff_H(VBL)漏電流 1 半導體裝置 2 時鐘產生電路 CK 時鐘訊號 3 控制訊號產生電路 SM 控制訊號 4 SRAM 5 SRAM 6 SRAM 7 訊號處理電路 8 資料匯流排 10 輸入/輸出電路 11 内部時鐘/控制訊號產生電路 WL 字線 SCK 時鐘訊號 EQ 位元線控制訊號 WLDEC 字線選擇訊號 12 記憶體控制電路 13 記憶體細胞陣列 20 NOR電路 21 反相器 22 反相器 30 p-MOSFET 31 記憶體細胞 Μ 記憶體細胞 21

Claims (1)

1227495 拾、申請專利範圍： 作為運作模式之待機模式與正常運作模式的靜 恶+導體記憶體裝置，包含·· 、Zfe體細胞陣列，該記憶體細胞陣列具有以矩陣方 式排列的靜態記憶體細胞； 一字線，該字線係對應於該記憶體細断列之每一行 來被排列；

對位域，該雜元線係對應㈣記㈣細胞陣列 之每一列來被排列； 1〇 冑個預先充電電路，該㈣先充電電路把該等位元線 預先充電；及 預先充電控制電路，該預先充電控制電路根據一個 外邛地輸入來指定該待機模式之周期與該正常運作模式 之周期的運作模式訊號來產生及輸出一個控制該等預先 15 充電電路的預先充電控制訊號。

2·如申請專利範圍第1項所述之裝置，其中 該靜態半導體記憶體裝置係被併合於一系統内，而且 該運作模式訊號是為一個從該系統供應的控制訊號。 3·如申請專利範圍第1項所述之裝置，其中 20 該裝置更包含 一字線選擇電路，該字線選擇電路係藉由輸出一個選 擇該字線的字線選擇訊號來控制對該等靜態記憶體細胞 的存取，及 一輸出一個正常預先充電控制訊號的内部控制訊號 22 1227495 產生電路，該正常預先充電控制訊號與從該字線選擇電 路輸出的字線選擇訊號同步地改變並且控制該等位元線 的預先充電，且 該預先充電控制電路在該正常運作模式的周期期間 把該正常預先充電控制訊號輸出作為該預先充電控制訊 4·如申請專利範圍第2項所述之裝置，其中 該裝置更包含 一字線選擇電路，該字線選擇電路藉由輸出一個選擇 該字線之字線選擇訊號來控制對該等靜態記憶體細胞的 存取，及 輸出一個正常預先充電控制訊號的内部控制訊號 產生電路，忒正常預先充電控制訊號與從該字線選擇電 路輸出的字線選擇訊號同步地改變並且控制該等位元線 的預先充電，且 该預先充電控制電路在該正常運作模式的周期期間 輪出該正常預先充電控制訊號作為該預先充電控制訊 號。 5·如申請專利範圍第1項所述之裝置，其中，在該正常運作 模式的周期期間，該預先充電控制電路輸出一個在該等 靜態記憶體細胞之存取狀態中打開該等預先充電電路及 在該等靜態記憶體細胞之非_存取狀態中關閉該等預先充 電電路的控制訊號。 6·如申請專利範圍第2項所述之裝置，其中，在該正常運作 23 1227495 模式的周期期間，該預先充電控制電路輸出一個在該等 靜態記憶體細胞之存取狀態中打開該等預先充電電路及 在該等靜態記憶體細胞之非-存取狀態中關閉該等預先充 電電路的控制訊號。 5 7·如申請專利範圍第3項所述之裝置，其中，在該正常運作 模式的周期期間，該預先充電控制電路輸出一個在該等 靜怨3己憶體細胞之存取狀態中打開該等預先充電電路及 在該等靜態記憶體細胞之非-存取狀態中關閉該等預先充 電電路的控制訊號。 10 8·如申請專利範圍第1項所述之裝置，其中，在該待機模式 的周期期間，该預先充電控制電路關閉該等預先充電電 路來把該等位元線設定於懸浮狀態。 9.如申請專利範圍第2項所述之裝置，其中，在該待機模式 的周期期間，该預先充電控制電路關閉該等預先充電電 15 路來把該等位元線設定於懸浮狀態。 10·如申請專利範圍第3項所述之裝置，其中，在該待機模 式的周期期間，该預先充電控制電路關閉該等預先充電 電路來把該等位元線設定於懸浮狀態。 U.如申請專利範圍第4項所述之裝置，其中，在該待機模式 2〇 的周期期間，該預先充電控制電路關閉該等預先充電電 路來把該等位元線設定於懸浮狀態。 η·一種控制一靜態半導體記憶體裝置的方法，該靜態半導 體記憶體裝置具有作為運作模式的待機模式和正常運作 模式， 24 1227495 該靜態半導體記憶體裝置包含一個具有以矩陣方式 排列之靜態記憶體細胞的記憶體細胞陣列、一條對應於 該記憶體細胞陣列之每一行來被排列的字線、一對對應 於該記憶體細胞陣列之每一列來被排列的位元線、及數 5 個把該等位元線預先充電的預先充電電路，該方法包含 如下之步驟： 根據一個外部輸入來指定該待機模式之周期與該正 常運作模式之周期之運作模式訊號來控制該等預先充電 電路的一個控制步驟。 10 13.如申請專利範圍第12項所述之方法，其中 該方法更包含如下之步驟 藉由輸出一個選擇該字線之字線選擇訊號來控制對 該等靜態記憶體細胞之存取的一個存取控制步驟，及 輸出一個與在該存取控制步驟中輸出之字線選擇訊 15 號同步地改變並且控制該等位元線之預先充電之正常預 先充電控制訊號的一個位元線控制步驟，且 在該控制步驟中，該等預先充電電路在該正常運作 模式的周期期間係根據在該位元線控制步驟中輸出的正 常預先充電控制訊號來被打開/關閉。 20 14.如申請專利範圍第12項所述之方法，其中，在該控制步 驟中，在該正常運作模式的周期期間，控制係被執行俾 在該等靜態記憶體細胞之存取狀態中打開該等預先充電 電路及在該等靜態記憶體細胞之非•存取狀態中關閉該等 預先充電電路。 25