TWI220525B - SRAM-compatible memory device employing DRAM cells - Google Patents
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Description
1220525 玖、發明說明: 【發明所屬之技術領域】 本發明係關於半導體記憶體裝置,並且更特別地是關於 與同步靜態隨機存取記憶體裝置相容的記憶體裝置,其中 該記憶體裝置係使用動態隨機存取記憶晶胞。 【先前技術】 通常,隨機存取記憶體(RAM)分類為靜態RAM( SRAM) 與動態RAM ( DRAM )裝置。RAM裝置通常包含有記憶體 陣列及周邊電路;其中該記憶體陣列係由排列於行列矩陣 上的多數個單元記憶晶胞所組成,而該周邊電路用於控制 輸入/輸出資料至/自單元記憶晶胞。各該單元記憶晶胞儲存 一位元的資料。在SRAM中,各單元記憶晶胞係使用形成 閃鎖結構的四個電晶體與作為傳輸閘的二個電晶體進行作 業。因為SRAM裝置係將資料儲存於具有閂鎖結構的單元 記憶晶胞中,所以無須進行更新作業便可保存所儲存的資 料。此外,相較於DRAM,SRAM具有高作業速度與低功 率消耗的優點。 然而’相較於各單元記體晶胞使用一個電晶體與一個電 容器進行作業的DRAM,因為SrAM的各單元記體晶胞係 由六個電晶體所組成,所以SRAM具有需要大晶圓面積的 缺點。更詳細地說,為製造具有相同容量的半導體記憶體 裝置’ SRAM所需的晶圓面積為DRAM的約六至十倍。該 大晶圓的必要性會增加SRAM的單位成本。當使用dram 6 取代SRAM以降低成本時,便須額外的DRAM控制器,以 進行周期性的更新作業。此外,進行更新作業所需的時間 與緩慢的作業速度會造成整體系統性能的降低。 為克服DRAM與SRAM的缺點,已有人嘗試將dram 吞己憶晶胞加諸於SRAM。這些嘗試之一為由記憶體外部有 效隱藏更新作業,而使記憶體得以與SRAM相容的技術。 在習知的SRAM相容技術中,記憶體存取期間内需要額 外的時間周期來進行内部更新作業,或者將記憶體存取時 間延遲而獲得更新記憶體陣列之DRAM晶胞所需的時間。 然而,該習知的同步SRAM相容記憶體為有問題的,因 為用於寫入/讀取的記憶體存取時間被内部延遲,且整體作 業速度會因存取時間的延遲而降低。 【發明内容】 前揭與其他習知技藝中所發生的問題及缺點係為本發 明的同步SRAM相容記憶體所克服或減緩,其中該記憶體 即使在使用DRAM記憶晶胞時仍與SRAM相容、與外部時 鐘訊號同步,並可減少因更新作業所造成的作業速度降低。 本發明提供一種同步SRAM相容記憶體,該同步sram 相容記憶體具有由排列於行列矩陣上之多數個DraM晶胞 所組成的DRAM記憶體陣列,與參考時鐘訊號同步作業, 以及與同時提供橫列地址(用於選擇DRAM記憶體陣列的 板列)及縱行地址(用於選擇DRAM記憶體陣列的縱行) 的外部系統相鄰接,其中該DRAM晶胞需要以規律的更新 周期進行更新作業’以保持儲存於其中的資料。該同步 SRAM相容記憶體包含有:DRAM記憶體陣列;資料輸入/ 輸出單元,其用於控制輸入/輸出資料至/自DRAM記憶體 陣列;狀態控制單元,其用於控制DRAMk憶體陣列的存 取作業與資料輸入/輸出單元的作業,該狀態控制單元接收 外部提供的晶片啟動訊號,而啟動同步SRAM相容記憶體 裝置;更新計時器,其用於產生以規律時間間隔開啟的更 新請求訊號;時鐘周期調制單元’其用於提供預控制訊號 而開啟未執行更新請求訊號,該預控制訊號係經設計,以 使其響應晶片啟動訊號關閉期間所產生的每個第η個參考 時鐘訊號而進行邏輯狀態的轉換;以及更新控制單元,其 用於產生更新控制訊號,以控制對DRAM記憶體陣列所進 行的更新作業’該更新控制訊號係響應預控制訊號的轉換 而被開啟。 該更新控制訊號係響應周期為參考時鐘訊號之“η”倍 U為自然數)的更新時鐘訊號而被開啟。該更新時鐘訊 號的周期可為晶片啟動訊號之關閉期間的i/m(m為自然 數)。 【實施方式】 π π力个问的圖式中 考數字係用於標示相同或類似的元件 根據本發明的同步S R A 1U h ^
τ bRAM相容記憶體係使用DRAM 胞,其中當由内部觀點满夕主 " 寺’該同步SRAM相容記摘 1220525 會進行更新作業,而當由外部觀點視之時,其並未進行更 新作業。換言而之,在㈣進行的更㈣業無法由同步 SRAM相容記憶體的外部觀測到。此外,該同步sram相 容記憶體無須用於控制更新作業的外部控制訊號,並可根 據與一般同步SRAM相同的準則進行作業。 該〜更新作業代表下列作業:㈣特定的字元線,將連接 至該字元線之所有DRAM晶胞的資料輸出自該dram晶 胞,放大資料,以及將該經放大的資料重新寫入該dram 晶胞中。 本發明的同步SRAM相容記憶體進行資料串存取作 業。該貝料串存取作業代表當一字元線肌保持開啟時, 縱使在未由記憶體外部額外輸入地址的情況下,仍可連續 選擇二個或多個不同的縱行,而連續讀取或寫入資料的作 業。亦即’在資料串.存取作業中,第二個或後續的存取便 無須開啟字元線。 第1圖為根據本發明實施例之同步SRAM相容記憶體的 方塊圖。本實施例的同步sram相容記憶體包含有dram 記憶體陣列10、地址輸入單元15、狀態控制單元2〇、更 新控制單元25、身料串地址產生單元3()、更新計時器55 及資料輸入/輸出單元75。 DRAM δ己憶體陣列1〇包含有排列於行列矩陣上的多數 個記憶晶胞U。該記憶晶胞11為需要以特^時間間隔進行 更新作業’以保存所儲存之資料的晶胞。該記憶晶胞^丄的 典型實例為DRAM晶胞。因此,為便於說明起見,在本專 1220525 利說明書中可將記憶晶胞11稱為“ DRAM晶胞”。如第2 圖所示,該DRAM晶胞係使用傳輸電晶體11a與電容器lib 進行作業,其中該傳輸電晶體11a係作為字元線WL的閘 門,而該電容器lib則用於儲存穿經傳輸電晶體11a進行 傳輸之位元線BL的資料。 在所開啟的晶片啟動訊號/CS與必然有效地址訊號 /ADV為諸如“ LOW”的狀況中,地址輸入單元1 5與外部 時鐘訊號CLK同步,而有效地接收外部地址ADDR。亦即, 在有效地址訊號/ADV為“HIGH”的狀況中,外部地址 ADDR並未有效地輸入地址輸入單元15中。晶片啟動訊號 /CS為用於啟動同步SRAM相容記憶體的訊號,並通常由 外部提供。像一般的SRAM —樣,該同步SRAM相容記憶 體會同時接收橫列地址RADD與縱行地址CADD。在本專 利說明書中,橫列地址RADD與縱行地址CADD通常可稱 為“外部地址ADDR” 。 狀態控制單元20控制本發明之同步SRAM相容記憶體 的整個存取作業。亦即,當狀態控制單元20與更新控制單 元25連通時,狀態控制單元20會接收晶片啟動訊號/CS 與有效地址訊號/ADV,並控制同步SRAM相容記憶體的作 業狀態。晶片啟動訊號/CS為用於啟動本發明之SRAM相 容記憶體的訊號。當晶片啟動訊號/CS為“ LOW”時,可 由記憶體外部選擇性地存取SRAM相容記憶體。此外,狀 態控制單元20控制資料輸入/輸出單元75。 此外,狀態控制單元20提供資料串地址啟動訊號BCE, 10 1220525 以啟動資料串地址產生單元30。當本發明的同步SRAM相 容記憶體開始進行資料串存取作業時,該資料串地址啟動 訊號BCE會變為諸如“HIGH” 。 資料串地址產生單元30會對資料串地址啟動訊號BCE 的開啟產生響應而被啟動,並產生隨著外部輸入之縱行地 址CADD呈序列增加的資料串地址BADD。資料串地址 BADD的增加係與外部時鐘訊號CLK同步。 縱行地址閂鎖45會對特定的縱行控制訊號CLA產生響 應,而將地址輸入單元1 5所提供的縱行地址C ADD或資料 串地址B ADD選擇性地閂鎖。為縱行地址閂鎖45所閂鎖的 縱行地址CADD或資料串地址BADD會供應至縱行解碼器 50。 當縱行控制訊號產生單元35與狀態控制單元20連通 時,縱行控制訊號產生單元35會產生縱行控制訊號CLA ; 其中當同步SRAM相容記憶體開始進行資料串存取作業 時,便開啟該縱行控制訊號CLA。 縱行解碼器50會將所提供的縱行地址CADD或資料串 地址B ADD進行解碼,而將DRAM記憶體陣列10的縱行 定址。 更新計時器55會將以特定時間間隔開啟的更新請求訊 號RFHREQ提供至更新控制單元25。 在任何未執行更新請求訊號REFREQ保持不變的狀況 下,時鐘調制單元21會產生在參考時鐘訊號之每個第η個 時鐘脈衝皆有邏輯狀態轉換的預控制訊號。在本發明中, 11 、未執行更新請求訊號REFREQ”代表僅為更新計時器55 的控制所開啟,但尚未執行相應於該開啟之更新作業的訊 為響應預控制訊號PRF的邏輯狀態轉換,更新控制單元 25會產生控制DRAM記憶體陣列10之更新作業的更新控 制訊號RFH。 第3圖係第1圖之時鐘周期調制單元21與更新控制單 70 25之部分元件的圖式。參考第3圖,時鐘周期調制單元 21包含有時鐘周期調制器301與觸發器3〇3。更新控制單 疋25包含有控制訊號產生單元305。當晶片啟動訊號/cs 關閉為諸如“HIGH”時,便會啟動時鐘周期調制器3〇1, 因而將參考時鐘訊號CLK的周期調制“n,,次,以產生更 新時鐘訊號RFCK。“η”最好為等於或大於“2”的自然 數。更新時鐘訊號RFCK的周期預設為諸如晶片啟動訊號 /CS之關閉周期脈衝寬的i/m ( “ 為自然數)。 觸發器303接收作為訊號輸入的更新請求訊號rEFREq 與作為時鐘輸入的更新時鐘訊號RFCK,並產生預控制訊號 PRF。因此,倘若更新請求訊號rEFreq在先前頁框的更 新時鐘訊號RFCK上升端與目前頁框的更新時鐘訊號 RFCK上升端之間開啟,則預控制訊號中具有邏輯狀態的轉 換。觸發器303最好為D觸發器。 此外,為響應預控制訊號PRF的邏輯狀態轉換,控制訊 號產生單元305會產生更新控制訊號rFH,且該更新控制 訊號RFH係以進行更新作業所需的預定周期開啟。 12 w之為響應晶片啟動訊號/cs關閉為“HIGH”時所產 生的外時鐘mLK,便會開啟預控制訊號來控制 預。十進行的更新作業。因此’在本發明的同步sram相容 0己隐體中,更新作業係於晶片啟動訊號/CS關閉時進行。 此外’在本發明的同步SRAM相容記憶體中,為響應晶片 啟動訊號/CS開啟a“low”時所產生的寫入/讀取命令, 便會進行寫入/讀取存取作業。亦即,在同步sram相容記 隐體的寫入/讀取存取作業中,可有效消除因進行更新作業 所引起的延遲。 再次參考第1圖,更新控制訊號RFH亦控制更新地址 產生單元60。為響應更新控制訊號RFH,更新地址產生單 元60會產生將DRAM記憶體陣列丨〇之橫列定址的更新地 址 FADD 〇 橫列控制訊號產生單元40與狀態控制單元2〇及更新控 制單元25相連通。為響應由狀態控制單元2〇所提供的橫 列開啟訊號ACT及由更新控制單元25所提供的更新控制 訊號RFH,橫列控制訊號產生單元4〇會產生橫列控制訊號 CRA。橫列開啟訊號ACT為用於啟動電路的訊號,且該電 路會產生用於將DRAM記憶體陣列1 〇的橫列定址的訊 號,而寫入/讀取資料至/自所選擇的DRAM晶胞。例如, 當橫列開啟控制訊號ACT為邏輯“ high”時,本發明的 同步SRAM相容記憶體便得以進行讀取/寫入存取作業。此 時,橫列控制訊號CRA變為邏輯“ high” 。當更新控制 訊號RFH為邏輯“ HIGH”時,橫列控制訊號CRA變為邏 13 1220525 輯“ LOW” ,以使同步SRAM相容記憶體得以進行更新作 業。 為響應橫列控制訊號CRA,橫列地址閂鎖65會將由地 址輸入單元1 5所提供的橫列地址RADD或由更新地址產生 單元60所提供的更新地址FADD選擇性地閂鎖,且經閂鎖 的訊號會提供至橫列解碼器70。例如,當橫列控制訊號CRA 為邏輯“ HIGH”時,橫列地址閂鎖65會將由地址輸入單 元15所提供的橫列地址RADD閂鎖,並將經閂鎖的地址提 供至橫列解碼器70。此外,當橫列控制訊號CRA為邏輯 “ LOW”時,橫列地址閂鎖65會將由更新地址產生單元 60所提供的更新地址FADD閂鎖,並將經閂鎖的地址提供 至橫列解碼器70。 橫列解碼器70會將所提供的橫列地址RADD或更新地 址FADD進行解碼,並依據解碼結果將記憶體陣列10的橫 列定址。資料輸入/輸出單元75係與外部時鐘訊號CLK同 步,而分別接收與輸出輸入資料DIN與輸出資料DOUT。 第4圖係用於說明根據本發明實施例之同步SRAM相容 記憶體的作業的時間圖。在本實施例中,晶片啟動訊號/CS 關閉期間的更新時鐘訊號RFCK具有一個更新時鐘脈衝。 如第4圖所示,為響應外部時鐘訊號CLK的時鐘脈衝CLK5 下降端,更新時鐘訊號RFCK具有由“LOW”至“HIGH” 的邏輯轉換,其中該外部時鐘訊號CLK係於晶片啟動訊號 /CS關閉為“ HIGH”時產生。在第4圖的時間圖中,假設 未執行的更新請求訊號REFREQ係於時間tl之前產生。 14 1220525 此外’為響應時鐘訊號CLK的時鐘脈衝idCLKO下降 、(在閒置狀態下產生),更新時鐘訊號RFCK再次具有由 HIGH至‘‘ LOW”的邏輯轉換。在該狀況中,當晶片啟 動訊號/CS關閉為“HIGH”時,閒置狀態的外部時鐘訊號 (諸如時鐘脈衝IDCLK〇)會命令產生外部時鐘訊號CLK。 特別地是,時鐘脈衝IDCLK0為閒置狀態下之時鐘訊號cLK 的第一個時鐘脈衝。 在本實施例中,更新時鐘訊號rFCK之周期為外部時鐘 Λ號CLK之周期的二倍。然而,為配合外部時鐘訊號cLK 周期的改變與晶片啟動訊號/cs關閉期間寬度的改變,更 新時鐘訊號RFCK之周期可設計成外部時鐘訊號CLK之周 期的“η” ( η為自然數)倍。此外,所決定的“ η,,值須 使得更新時鐘訊號RFCK之周期大於更新控制訊號rfh之 開啟期間寬度。再者,例如,更新時鐘訊號RFCK之周期 為晶片啟動訊號/CS之關閉期間寬度的1/m( m為自然數 因此,當晶片啟動訊號/cs關閉為“HIGH,,時,便出現更 新時鐘訊號RFCK的下降端。 此外,更新控制訊號rFH會響應更新時鐘訊號rfck 的上升端而開啟為“high” (意指時間t3),並在預定的 時間周期之後再次關閉為“L〇w” (意指時間t4)。橫列開 啟控制吼號ACT會響應晶片啟動訊號/cs的邏輯轉換而具 有邏輯轉換。例如,橫列開啟控制訊號ACT會響應晶片啟 動訊號/cs的上升端而在時間t5變為邏輯“high” ,並會 響應晶片啟動訊號/cs的下降端而在時間t6變為邏輯 15 1220525 LOW 。在本實施例中,更新控制訊號RFH的開啟係出 現於杈列開啟控制訊號ACT關閉的範圍内。 因此,更新控制訊號RFH的開啟係僅於橫列開啟控制 訊號ACT關閉的範圍内進行。因此,在本發明的同步sram 相今5己憶體中,可在未因執行更新作業而造成延遲的情況 下進行寫入/讀取存取作業。 此外’外部地址ADDR係於有效地址訊號/ADV開啟時 在時間t7與π’輸入,資料串地址BADD係與外部時鐘訊 说CLK的時鐘脈衝CLK2, CLK2, CLK3與CLK4同步產 生’以及資料係由資料串地址BADD所指定的DRAM輸出。 第5圖係用於說明根據本發明另一個實施例之同步 SRAM相容記憶體的作業的時間圖。在本實施例中,晶片 啟動訊號/CS的關閉期間會產生二個或多個更新時鐘訊號 RFCK。在第5圖中,二個更新時鐘脈衝產生於時間kl與 時間k2,且其假設未執行的更新請求訊號REFREQ產生於 時間kl的第一個更新時鐘脈衝RFCK與時間k2的第二個 更新時鐘脈衝RFCK之間。在該狀況中,會回應第二個更 新時鐘脈衝RFCK而產生更新控制訊號RFH,因而進行 DRAM的更新作業。因為更新作業的進行係與第4圖的實 施例相同,所以省略其詳細說明。如第5圖所示,即使在 回應第二個更新時鐘脈衝RFCK而進行更新作業的狀況 中’在晶片啟動訊號/CS開啟後所進行的寫入/讀取存取作 業中仍無延遲發生。 根據本發明的同步SRAM相容記憶體,更新作業係響應 16 晶月關閉期間所產生的控制 SRAM相容記憶 :仃。因此,該同步 生延遲v 纟日執〃 DRAM晶胞更新作業而發 生L遲的情况下進行寫^ 的作業逮f #取存取作業,而具有明顯提高 孰Λ然技本蔽發明的前揭實施例已就舉例的用途作揭示,但是 揭:8之太…士將瞭解可在不離開隨附申請專利範圍所 發明料與精神下,進行各種修改、加人與替換。 【圖式簡單說明】 本發明的前揭與其他目的、特徵及優 明與附圖而更清楚地被瞭解,其中: μ細說 第1圖為根據本發明實施例之同步此施相容記憶 方塊圖; 第2圖為第1圖之DRAM記憶體陣列中所包含之記憶 晶胞的電路圖; 〜 第3圖係第1圖之時鐘周期調制單元與更新控制單元中 之部分元件的方塊圖; 第4圖與第5圖係用於說明根據本發明實施例之同步 SRAM相容記憶體的作業的時間圖。 主要元件之符號說明 10..DRAM記憶體陣列;η·.記憶晶胞;na.傳輸電晶體; Ub..電容器;15..地址輸入單元;2〇.狀態控制單元;21 . 時鐘調制單元;25·.更新控制單元;3〇 •資料串地址產生單 元;35..縱行控制訊號產生單元;4〇橫列控制訊號產生單 17 1220525 元;45.·縱行地址閂鎖;50··縱行解碼器;55·.更新計時器; 60··更新地址產生單元;65.·橫列地址閂鎖;70..橫列解碼 器;75··資料輸入/輸出單元;301..時鐘周期調制器;303.. 觸發器;305··控制訊號產生單元
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Claims (1)
1220525 拾、申請專利範圍: 1 · 一種同步SRAM相容記憶體裝置,該同步SRAM相 容記憶體裝置具有由排列於行列矩陣上之多數個dram晶 胞所組成的DRAM記憶體陣列,並與參考時鐘訊號同步作 業,該同步SRAM相容記憶體裝置包含有: 資料輸入/輸出單元,其用於控制輸入/輸出資料至/自 該DRAM記憶體陣列; 狀態控制單元,其用於控制該DRAM記憶體陣列的存 取作業與該資料輸入/輸出單元的作業,該狀態控制單元接 收外部提供的晶片啟動訊號,而啟動該同步sram相容記 憶體裝置; 更新計時器,其用於產生以規律時間間隔開啟的更新 請求訊號; 時鐘周期調制單元,其用於提供預控制訊號而開啟未 執行更新請求訊號,該預控制訊號會響應晶片啟動訊號關 閉期間所產生之參考時鐘訊號的每個第η個時鐘脈衝而進 行邏輯狀態的轉換;以及 更新控制單元,其用於產生更新控制訊號,以控制 dram記憶體陣列的更新作業,該更新控制訊號係響應預 控制訊號的邏輯狀態轉換而被開啟。 2·如申請專利範圍第i項之同步sRAM相容記憶體裝 置,其中該更新控制訊號係響應周期為參考時鐘訊號之 η倍(11為自然數)的更新時鐘訊號而被開啟。 19 1220525 3·如申請專利範圍第2項之同步SRAM相容記憶體裝 置,其中該更新時鐘訊號的周期為晶片啟動訊號之關閉期 間的1/m ( m為自然數)。 4·如申請專利範圍第3項之同步SRAM相容記憶體裝 置’其中該“ η”為等於或大於“ 2”的自然數。 5·如申請專利範圍第4項之同步SRAM相容記憶體裝 置’其中該時鐘周期調制單元包含有: 時鐘周期調制器,其用於提供更新時鐘訊號,且該更 新時鐘訊號係響應關閉的晶片啟動訊號而被啟動,並為參 考時鐘訊號的“ n”倍;以及 觸發器,其用於接收作為訊號輸入的更新請求訊號與 作為時鐘輸入的更新時鐘訊號。 6. 如申請專利範圍第2項之同步sram相容記憶體裝 置’其中該η為等於或大於“2”的自然數。 7. 如申明專利範圍第6項之同步SRAM相容記憶體裝 置,其中該時鐘周期調制單元包含有: 時鐘周期調制器,其用於提供更新時鐘訊號,且該更 新時鐘訊號係響應關閉的晶片啟動訊號而被啟動,並為參 考時鐘訊號的“η”倍;以及 20 1220525 觸發器’其用於接收作為訊號輸入的更新請求訊號與 作為時鐘輸入的更新時鐘訊號。 8·如申請專利範圍第1項之同步SraM相容記憶體裝 置,更包含有: 資料串地址產生單元,其會響應來自該狀態控制單元 的資料串地址啟動訊號,而產生資料串地址; 縱行控制訊號產生單元,其用於產生在資料串存取作 業中開啟的縱行控制訊號;以及 縱行地址閂鎖,其會對縱行控制訊號產生響應,而將 外部提供的縱行地址或來自該資料串地址產生單元的資料 串地址之一進行閃鎖。 9·如申請專利範圍第1項之同步Sram相容記憶體裝 置,更包含有: 更新地址產生單元,其用於響應更新控制訊號,而產 生將DRAM記憶體陣列之橫列定址的更新地址; 橫列控制訊號產生單元,其用於響應由狀態控制單元 所提供的橫列開啟訊號及由更新控制單元所提供的更新控 制訊號’而產生橫列控制訊號;以及 橫列地址閂鎖,其用於響應橫列控制訊號,而將由外 部提供的橫列地址或由更新地址產生單元所提供的更新地 址之一進行閂鎖。 21 1220525 10.如申請專利範圍第9項之同步SRAM相容記憶體 裝置,其中當橫列開啟訊號關閉時,便開啟更新控制訊號 而進行更新作業。
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