TW594751B - Semiconductor memory device with power consumption reduced in non-data-access - Google Patents

Semiconductor memory device with power consumption reduced in non-data-access Download PDF

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Description

594751
【發明所屬之技術領域】 而言係有關 本發明係有關於半導體記憶裝置，更特定 於和外部時鐘同步動作之半導體記憶裝置。 【先前技術】 近年來’在資料處理領域等，為了高速、 進行資料處理，廣用在同一半導體晶片上密集 和微處理器等邏輯裝置之系統LSI(Large Seal Μ耗電力的 了記憶裝置
Integrated Circuit)。該系統LSI和以往之將 裝置和邏輯裝置焊在印刷電路板上之系統相比 下所示之優點。 %別之記憶 ’具有如以
(1 )信號配線之負載比印刷電路板上之配線小，言 速傳送信號。 ’ 南 可將記憶 可提高資料 (2 )因不受記憶裝置之接腳端子數之限制 裝置和邏輯裝置之間之資料匯流排寬度取大， 傳送速度。
(3 )和在印刷電路板上配置個別元件之構造相比，因 各構成元件集中於系統LSI上，可使系統LSI之規模變小， 可實現小型輕的系統。以及 (4 )在糸統L S I晶片上形成之構成元件上，可配置程式 庫化之電路，改善設計效率。 由於上述之理由，在各種領域廣用系統LS I。在系統 LSI内密集之記憶裝置上例如為DRAM(Dynamic Random Access Memory) n SRAM(Static Random Access Memory)
2075-5577-PF(Nl).ptd 第6頁 594751 五、發明說明（2) 以及Flash EEPROM(Electrically Erasable and Programmable Read Only Memory)等。在系統LSI 内密集 之邏輯裝置上例如為進行控制及處理之處理器、 A/D(Analog to Digital)變換電路等進行類比處理及專用 之邏輯處理之邏輯電路等。 在上述之記憶裝置之中，在系統LS I内密集之記憶裝 置一般使用係相同之密集度也可實現更大容量化之dram。 圖37係表示在DRAM内所密集之I 〇分離型之資料讀出電 路200之構造之電路圖。
參照圖3 7 ’資料讀出電路2 0 0包括位元線b L及/ B L、讀 用資料線/ I 0 R及I 0 R、位元線預充電/等化電路p / E以及按 照讀出用行選擇線CSLR上之信號及位元線Bl和/BL上之電 壓位準’各自將讀用資料線/ I 及I 和接地電壓在電 氣上連接之讀用閘RG。在此，將信號及信號線之二值之高 電壓狀態（電源電壓V c c )及低電壓狀態（接地電壓n D)各自 也稱為「H位準」及「L位準」。 位tl線預充電/等化電路p/E在位元線等化信號BLEQ為
Η位準之期間’將位元線BL及/儿各自預充電及等化成中間 電壓 V B L ( = V c c / 2 )。 讀用閘RG包括N通道型M0S電晶體TGc及TGe，在讀用資 料線/I0R和接地電壓GND之間串聯；及N通道型M〇s電晶體 TGd及TGf，在讀用資料線I〇R和接地電壓GND之間串聯。 N通道型M0S電晶體TGe及TGf各自和位元線BL及/BL·連 接向N通道型電晶體TGc及TGd之傳輸閘各自輸入讀出
594751 五、發明說明（3) 用行選擇線CSLR上之信號。 資料讀出電路20 0還包括感測放大器電路sa，將位元 線BL及/BL間之微小電位差放大；前置放大器pA，將讀用 資料線/ I 0 R及I 0 R之微小電位差放大；以及讀用資料線預 充電/等化電路EQ。 讀用資料線預充電/等化電路別在讀用資料線等化信 號/IOREQ為L位準之期間，將讀用資料線/I〇R及丨⑽各自預 充電及寻化至電源電壓Vcc。 資料讀出電路200在自所要之記憶體單元（以下也稱為 選擇記憶體單元）不讀出資料及自動重清時，也將位元線 BL及/BL預充電至中間電壓VBL，將讀用資料線/ I〇R及丨⑽ =充電至電源電壓Vcc。因而，讀出用行選擇線CSLR上之 “唬係L位準，也將N通道型m〇s電晶體TGc及TGd之汲極及 源極之電壓位準各自設為電源電壓Vcc及接地電壓gnd。因 此，漏電流分別流向N通道型M〇s電晶體TGc及TGd之汲極和 源極之間。 在藉著降低如上述之電晶體之漏電流令降低⑽越之等 待時或自動重清時之耗電力之技術例如公開於特開平 8 - 2032 68號公報pp in 4 (以下稱為習知技術）。在習知技 術未完全切斷電晶體之漏電流。 -般’在dram，在等待時或自動重清時，自於上述之 理由發生電晶體之漏電流。尤其，在記憶裝置上DRAM密集 :糸統⑶，ίο線數一般因高達數百纟，流向1〇線之該漏 、机也變大’隨著’在等待時或自動重清時之耗電力也有
594751 五、發明說明（4) 變大之傾向。 本發明之目的在於提供一種半導體記憶裝置，藉著在 未進行非資料存取之既定期間令完全切斷設於資料線和位 元線之間之漏電流，可低耗電力化。 【發明内容】 本發明之半導體記憶裝置，包括：複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單元之 中之被選擇之一個在電氣上連接；第二資料線，和該第一 資料線成階層的設置；讀出電路，設於該第一資料線和該 第二資料線之間，在資料讀出時以按照該第一資料線之電 壓之驅動力將該第二資料線驅動至固定電壓；以及電壓供 給用控制電路，按照預充電•等化指示，供給該第二資料 線既定電壓。電壓供給用控制電路包括電壓供給停止電 路，在該資料讀出時以外之既定期間將該第二資料線和該 既定電壓分離。 本發明之別的形態之半導體記憶裝置，包括：複數記 憶體單元；第一資料線，按照字元線之活化，和該複數記 憶體單元之中之被選擇之一個在電氣上連接；第二資料 線，和該第一資料線成階層的設置；開關電路，設於該第 一資料線和該第二資料線之間，在資料存取時將該第一資 料線和該第一資料線在電氣上連接；以及電壓供給用控制 電路，按照預充電•等化指示，供給該第二資料線既定電 壓。電壓供給用控制電路包括電壓供給停止電路，在該資
2075-5577-PF(Nl).ptd 第9頁 594751 五、發明說明（5) 料存取時以外之既定期間將該第二資料線和該既定電壓分 離。 因此，本 之既定期間， 料線之間之電 體記憶裝置。 本發明之另外之形態 記憶體單元； 發明之主要之優點在於，在未進行資料存取 藉著令完全的切斷設於第一資料線和第二資 晶體之漏電流，可實現可低耗電力化之半導 該複數第一資 於該複數第一 出時以按照該 複數第一資料 電源節點，供 路，設於該電 時將該電源節 電壓供給用控 置，按照預充 二資料線在電 時以外之既定 複數第一資料 該複數記憶體 本發明之 記憶體單元； 複數第一資 料線成階層 資料線和該 複數第一資 線各自對應 給既定電壓 源節點和該 點和該電壓 制電路，和 電·等化指 氣上連接。 期間，將該 線之中之被 單元之中之 另外之形態 複數第一資 該複數第一資料線成階層 之半導 料線； 的設置 複數第 料線各 之第二 ;電壓 電壓供 供給線 該複數 示，將 電壓供 電源節 選擇之 被選擇 之半導 料線； 的設置 體記憶裝 複數第二 ;複數讀 二資料線 自之電壓 資料線驅 供給線； 給線之間 在電氣上 第二資料 該電壓供 給停止電 點和該電 一條按照 之一個在 體記憶裝 複數第二 ;複數開 置，包括 資料線， 出電路， 之間，在 之驅動力 動至固定 電壓供給 ，在該資 連接，以 線各自對 給線和該 路在該資 壓供給線 字元線之 電氣上連 置，包括 資料線， 關電路， :複數 各自和 各自設 資料讀 將各該 電壓； 停止電 料讀出 及複數 應的設 複數第 料讀出 分離， 活化和 接。 :複數 各自和 各自設
2075-5577-PF(Nl).ptd 594751 五、發明說明（6) 於言f複數第—資料線和該複數第二資料線之間，在資料存 接；電源節點，供〜應之第二資料線在電氣上連 止電路，設於該電^二€ & m給線；電磨供給停 存取時將該電源節心P;:;亥電壓供給線之間’在該資料 複數電麼供仏用電塵供給線在電氣上連接；以及 的設置，按：預；，t該複數第二資料線各自對應 數第二資料線在電氣連$礼將該電壓供給線和該複 選擇之-個在電氣上連接。錢。己隐體早兀之中之被 點對】ί電ij: J點在於藉著控制自-個電源節 電力化之： = =電路之電-供給，可實現可低耗 記怜體單二之3外之形悲之半導體記憶裝置，包括：複數 記之之按::Γ線之活化，和該複數 Ϊ势！資料線成階層的設置；以及讀出雷路，哎於 “：以：^二資料線之間’在資料讀出時以按照 電壓1出電路包Ξ之ϊ 該；二資料線驅動至既定 和該第-資料串聯；第二電晶體之間極 照位址選擇結果料省1 =體，在該資料讀出時，按 斷電路，纟既^成νι’半¥體記憶裝置還包括電流切 在既-期間，強迫的切斷該第二資料線和該節點
Hi 第11頁 2075-5577-PF(Nl).ptd 594751 五、發明說明（7) 之間之電流路 本發明之 記憶體單元； 記憶體單元之 徑。 另外之形態之半導 第一資料線，按照 中之被選擇之一個 線，和該第一資料線成階 和該第二資 之電壓之驅 該第一 該第一 電壓。 和供給 和該第 線，和 在該行 得該第 本 記憶體 記憶體 線，和 點，供 該第二 電壓之 接。讀 該内部 連接； 變成導 資料線 資料線 讀出電路包括第 該既定電壓之節點 一資料線連接；半 該第一電晶體之閘 選擇線非活化期間 一電晶體之臨限值 另外之形態 發明之 單元； 層的設 料線之 動力將 及第二 之間串 導體記 極連接 ，設定 電壓變 之半導 第一資料線，按照 單元之中之被選擇之一個 該第一資料線成階 電壓；以及 之間，在資 將該第二資 給既定 資料線 驅動力 出電路 包括第一及 節點之間串聯；第 第一電晶體，在該 通；半導體記憶裝 層的設 讀出電 料讀出 料線和 第二電 二電晶 資料讀 置還包 體記憶裝 字元線之 在電氣上 置；以及 間，在資 該第二資 電晶體， 聯；該第 憶裝置還 ;及信號 該行選擇 大。 體記憶裝 字元線之 在電氣上 置；内部 路，設於 時以按照 該内部節 晶體’在 體之閘極 出時，按 括電流切 置，包 活化， 連接 ， 讀出電 料讀出 料線驅 在該第 二電晶 包括： 位準變 線上之 置，包 活化， 連接； 節點； 該第一 該第一 點在電 該第二 和該第 照位址 斷電路 括：複數 和該複數 第二資料 路，設於 時以按照 動至既定 二資料線 體之閘極 行選擇 換電路， 信號，使 括：複數 和該複數 第二資料 電源節 資料線和 資料線之 氣上連 資料線和 一資料線 選擇結果 ，設於該
2075-5577-PF(Nl).ptd 第12頁 594751 五、發明說明（8) 内部節點和該 内部節點和該 本發明之 記憶體單元； 記憶體單元之 線，和該第一 路，設於該第 電路包括第一 第二資料線在 斷電路，在既 資料線之間之 本發明之 記憶體單元； 記憶體單元之 線，和該第一 路，設於該第 電路包括電晶 資料線在電氣 和該電晶體之 擇線非活化期 體之臨限值電 電源節點之 電源節點之 另外之形態 間，在 間之電 之半導 第一資料線，按照 中之被選擇之一個 資料線成階層的設 一資料線和該第二 資料存 :半導 迫的切 電晶體，在 電氣上連接 定期間，強 電流路徑。 另外之形態 第一資料線 中之被選擇 資料線成階 一資料線和 體，在資料 上連接；半 閘極連接； 間，設定該 壓變大。 既定期間，強迫的切斷該 流路徑。 體記憶裝置，包括：複數 字元線之活化，和該複數 在電氣上連接；第二資料 置；以及讀出·寫入電 資料線之間。讀出•寫入 取時將該第一資料線和該 體記憶裝置還包括電流切 斷該第一資料線和該第二 之半導體記憶裝置，包括：複數 ，按照字元線之活化，和該複數 之一個在電氣上連接；第二資料 層的設置；以及讀出·寫入電 該第二資料線之間。讀出•寫入 存取時將該第一資料線和該第二 導體記憶裝置還包括行選擇線， 及信號位準變換電路，在該行選 行選擇線上之信號，使得該電晶
2075-5577-PF(Nl).ptd 第13頁 594751 五、發明說明（9) 中相同之符號表示相同或相當之部分 實施例1 參照圖1，系統1^ 1 1 0 00包括記憶體陣列^〇及^1，具 有各自排列成行列狀之複數記憶體單元；列及行解碼器 YXO及YX1各自和記憶體陣列MAO及ΜΑ 1對應的設置，選擇對 應之記憶體陣列Μ A 0及M A 1之位址所指定之列及行。此外， 以下在本專利說明書，將記憶體陣列MA()及“ 1和列及行解 碼器YXO及YX1也總稱為記憶體陣列MA及列及行解碼器γχ。 系統LSI 1 00 0還包括資料匯流排dp〇及dpi，進行和列 及行解碼器ΥΧ0及YX1所選擇之記憶體單元行之資料交換； 控制電路CG，控制對記憶體陣列ΜΑ0及MA1之資料存取動 作；以及邏輯電路LG。 資料匯流排DP0及DPI各自經由資料匯流排DB0及DB1和 邏輯電路LG連接。控制電路CG經由控制用匯流排CTB和邏 輯電路LG連接。在圖1，資料匯流排DB0及DB1各自在資料 匯流排DP0及DPI和邏輯電路LG之間分別傳送128位元之寫 入資料D及1 2 8位元之讀出資料q。
參照圖2 ’記憶體陣列μα包括在行方向排列之8個列區 塊R#〇〜R#7。列區塊r#〇〜r#7各自具有在列方向排列之4個 記憶體單元區塊MCB。記憶體單元區塊MCB各自具有記憶體 單元MC。在圖2代表性的表示}個記憶體單元MC，但是實際 上’在各記憶體單元區塊MCB按照位元線（圖上未示）及字 凡線單位在行列上排列一樣之多記憶體單元MC。在以下將 記憶體單元MC也只稱為記憶體單元。
2075-5577.PF(Nl).ptd 第14頁 594751 五、發明說明（ίο) 記憶體陣列MA還包括感測放大器帶SB#0〜SB#8。感測 放大器帶SB#0〜SB#7配置於列區塊R#〇〜R#7各自之行方向之 上側，感測放大器帶S B # 8配置於列區塊R # 7之行方向之下 側。 記憶體陣列MA還包括8位元之讀出用行選擇線c SLR及8 位元之寫入用行選擇線CSLW，配置於各感測放大器帶 SB#0〜SB#8。因此，在記憶體陣列MA，配置72條讀出用行 選擇線CSLR0〜CSLR71及72條寫入用行選擇線 CSLW0〜CSLW71 。 記憶體陣列ΜA還包括5 1 2條字元線WL，在列方向配置 於各列區塊R#0〜R#7。 記憶體陣列MA還包括讀用資料線IORO〜IOR127、讀用 資料線/IORO〜/IOR127、寫用資料線i〇w〇〜IOW127以及寫用 資料線/IOWO 〜/IOW127。 讀用資料線IORO〜IOR127、讀用資料線 /IORO〜/IOR127、寫用資料線IOW〇〜I〇W127以及寫用資料線 / I OW 0〜/ I OW1 2 7各自按照3 2條單位和在行方向排列之記憶 體單元區塊MCB對應的配置。 在以下，在總合的表達讀出用行選擇線. CSLR0〜CSLR71、寫入用行選擇線CSLW〇〜CSLW71、感測放大 器帶SB#0〜SB#8、讀用資料線I〇R〇〜I〇R127、讀用資料線 /IORO〜/IOR1 27、寫用資料線I〇W〇〜I〇W127以及寫用資料線 /IOWO〜/I0W1 27之情況，各自也稱為讀出用行選擇線 CSLR、寫入用行選擇線CSLW、感測放大器帶SB#、讀用資
2075-5577-PF(Nl).ptd 第15頁 594751
料線IOR、讀用資料線/IOR、寫用資料線I〇w以及寫用資 線/I0W 〇 、 又’在表示特定之讀出用行選擇線CSLR、寫入用行選 擇線CSLW、感測放大器帶SB#、讀用資料線/I〇R和丨⑽、寫 用資料線/ I 0W和I 0W之情況’在這些符號附加數字，如讀'' 出用行選擇線CSLR1、寫入用行選擇線CSLWi、感測放大器 帶SB#1、讀用資料線/I0R1和I〇Ri、寫用資料線/I〇wl和 /I0W以及字元線WL1般表達。 &己憶體陣列Μ A還包括等化電路群1 〇 〇。等化電路群1⑽ 具有讀用資料線預充電/等化電路（圖上未示），和單位為 3 2條之I買用資料線/ I 〇 R及I 〇 R之一端對應的設置。 ’ 記憶體陣列MA還包括節點N#，在等化電路群丨〇〇之列 方向配置郎點N #。郎點N #傳送各自將讀用資料線/ I 〇 r 1和 I0R1及寫用資料線/I0W1和I0W1等化及預充電之讀用資料 線等化信號/ I0REQ。 0 ' 參ft?、圖3 ’感測放大态構造電路11 〇包括位元線分離閘 BGU、位元線分離閘BGL、感測放大器電路sa、寫入用閘 WG、讀用閘RG、預充電/等化電路P/E、讀出用行選擇線 CSLR以及寫入用行選擇線CSLW。 感測放大器電路SA設於位元線BLM及/BLM之間。感測 放大器電路SA利用位元線分離閘BGU之動作和上側之記憶 體早元區塊之位元線BLU及/ BLU在電氣上連接。感測放大 器電路S A還利用位元線分離閘B G L之動作和下側之々己憶體 早元區塊之位元線B L L及/ BLL在電氣上連接。
2075-5577-PF(Nl).ptd 第 16 頁 594751 五、發明說明（12) 感測放大器電路SA包括P通道型MOS電晶體PQ1、PQ2以 及PQ3、N通道型MOS電晶體NQ1、NQ2以及NQ3。P通道型MOS 電晶體PQ1及PQ2在位元線blm及/ BLM之間串聯。p通道型 MOS電晶體PQ 1及PQ2之閘極各自和感測節點8^及SNa連 接。P通道型MOS電晶體PQ3設於電源電壓vcc和p通道型m〇s 電晶體PQ1及PQ2之連接節點之間。向p通道型⑽^電晶體 PQ3之閘極輸入感測放大器活化信號/s〇p。
N通道型MOS電晶體NQ1及NQ2在位元線BLM及/BLM之間 串聯。N通道型MOS電晶體NQ1及NQ2之閘極各自和感測節點 SNb及SNa連接。N通道型MOS電晶體NQ3設於N通道型MOS電 晶體NQ1及NQ2之連接節點和接地電壓⑽!）之間。向n通道型 MOS電晶體NQ3之閘極輸入感測放大器活化信號son。感測 放大器活化信號/SOP及感測放大器活化信號係彼此互 補之信號。 感測放大器電路SA具有按照係彼此互補之信號之感測 放大器活化信號/SOP及SON，利用感測節點SNb及Sna檢 測、放大以及閂鎖選擇記憶體單元之資料之功能。 位元線分離閘BGU包括N通道型M0S電晶體τχι及τχ2 通道型M0S電晶體TX1設於位元線BLU和位元線blm之間。N 通道型Μ 0 S電晶體T X 2設於位元線/ B L U和位元線/ b l Μ之間。 向Ν通道型Μ 0 S電晶體Τ X1及Τ X 2之閘極輸入位元線分離指示 信號BLIU。因此，位元線分離閘bgu按照H位準之位元.線分 離指示信號BLIU，將位元線BLU和位元線BLM在電氣上連 接，將位元線/BLU和位元線/BLM在電氣上連接。
2075-5577-PF(Nl).ptd 第17頁 594751 發明說明（13) 位元線分離閘BGL包括N通道型MOS電晶體τχ3及以4。Ν 通道型MOS電晶體ΤΧ3設於位元線BLM和位元線之間。Ν 通道型M0S電晶體ΤΧ4設於位元線/BLM和位元線/BLL之間。 向N通道型M0S電晶體TX3及TX4之閘極輸入位元線分離^示 信號BLIL。因此，位元線分離閘BGL按照Η位準之位元線分 離指示信號BLIL，將位元線BLM和位元線BLL在電氣上連 接，將位元線/BLM和位元線/BLL在電氣上連接。 寫入用閘WG包括傳輸閘TGa及TGb。傳輪閙ΤΓρ乃Trh夕 ^ ^ ^BLM ^/BLM ^ 〇 #
極各自和寫用資料線/low及I0W連接。向傳輸閘TGa及TGt) 之閘極輸入寫入用選擇線CSLW上之信號。即，寫入用閘WG 具有按照寫入用選擇線CSLW上之信號將寫用資料線八⑽及 I0W和感測節點SNb及Sna各自在電氣上連接之功能。 讀用閘RG包括N通道型M0S電晶體TGc和TGe，在讀用資 料線/ I 0 R和接地電壓G N D之間串聯；及N通道型μ 〇 s電晶體' TGd和TGf ’在讀用資料線i〇r和接地電壓GNE)之間串聯。向 N通道型M0S電晶體TGc和TGd輸入讀出用行選擇線CSLR上之
信號。N通道型M0S電晶體TGe和TGf之閘極各自和位元線 BLM及/BLM連接。 因此’讀用閘RG具有按照讀出用行選擇線CSLR上之信 號及感測節點SNa和SNb上之信號之電位，令N通道型M〇s電 晶體TGc和TGe或N通道型M0S電晶體TGd和TGf之一方導通， 將讀用資料線/1 OR及I0R之一方設為接地電壓GND之功能。 預充電/等化電路P/E包括N通道型M0S電晶體TGg、TGh
2075-5577-PF(Nl).ptd 594751 五、發明說明（14) 以及TGi。N通道型MOS電晶體TGg設於位元線BLM和位元線 /BLM之間。N通道型MOS電晶體TGh及TGi在位元線BLM及 /BLM之間串聯。向N通道型MOS電晶體TGg、TGh以及TGi之 閘極輸入位元線等化信號BLEQ。供給N通道型MOS電晶體 TGg、TGh以及TG i之連接節點中間電壓VBL( Vcc/2)。 因此，預充電/等化電路P/E具有按照位元線等化信號 BLEQ，將和位元線BLM及/BLM連接之感測節點SNb及Sna預 充電/等化成中間電壓VBL之功能。 在自選擇記憶體單元讀出資料時，位元線分離指示信 號BLIU及BLIL各自輸入位元線分離閘BGU及BGL，位元線 BLU、BLM以及BLL在電氣上連接，又，位元線/BLU、/BLM 以及/BLL在電氣上連接。因而，只有包括選擇記憶體單元 之記憶體單元區塊MCB和感測放大器電路SA在電氣上連 接。選擇記憶體單元之資料被感測放大器電路SA放大後， 利用讀用閘RG在讀用資料線/1 OR及I OR產生電位差。讀用 資料線/1 OR及I OR之電位差利用前置放大器（圖上未示）放 大後，作為資料向外部輸出。 將資料寫入選擇記憶體單元時，利用寫入用閘WG將寫 用資料線/I0W及I0W和位元線BLM及/BLM各自、在電氣上連 接。和讀出資料時一樣，按照位元線分離指示信號BL I U及 BLIL，位元線BLU、BLM以及BLL在電氣上連接，位元線 /BLU、/BLM以及/BLL在電氣上連接。因此，位元線BLM及 /BLM和選擇記憶體單元在電氣上連接。結果，將寫用資料 線/ 10W及10W所輸入之資料經由位元線寫入選擇記憶體單
第19頁 2075-5577-PF(Nl).ptd 594751 五、發明說明（15) 元。 參照圖4，讀用資料線預充電/等化電路3〇包括p通道 型MOS電晶體30b、30c、30d以及30e，在讀用資料線/i〇R 及IOR之間串聯；和P通道型M0S電晶體3〇f，設於讀用資料 線/IOR及IOR之間，向P通道型M〇s電晶體3〇b、3〇e以及3〇f 之閘極輸入璜用資料線等化信號/ I Q R E Q。向p通道型M Q s電 晶體3 0c及30d之閘極輸入列位址選通信號/RAS。认 道型MOS電晶體30c及30d之連接節點電源電壓Vcc ^ = 士因此’讀用資料線預充電/等化電路30具有按照L位準 之讀用資料線等化信號/I0REQ將讀用資料線/I〇R&I〇R等 化之j能二讀用資料線預充電/等化電路3〇還具有按照L位 準之。貝用貝料線等化信號/i〇REq將讀用資料線/ι⑽及 預充電至電源電壓Vcc之功能。 而’讀用資料線預充電/等化電路3〇具有按照[{位準之 列位址選通k唬/RAS解除讀用資料線/i〇r及之預充電 之Ϊ Ϊ二讀用資料線預充電/等化電路30還具有按照Η位準 之=貝料線等化^號/ IOREQ解除讀用資料線/ i〇R及丨〇r 2ΪίΪ Μ之功能°即’讀用資料線預充電/等化電 照!用資料線等化信號/I0REQ及列位址選通信 t 工制^號控制供給讀用資料線/ I OR及I OR既定電 壓之電流供給用控制電路動作。 电 寸署访Γ/在來自選擇記憶體單元之資料讀出時，需要用 在不是來自選擇記憶體單元之資 二裔圖上未示）將在讀用資料線/1 OR及I OR發生之 微小電位差放大。因此
2075-5577-PF(Nl).ptd ΙΗί^Ι 第20頁 594751 五、發明說明（16) 料讀出時，需要將讀用資料線/ I OR及I OR總是等化及預充 電。即，讀用資料線等化信號/ I 0REQ在不是來自選擇記憶 體單元之資料讀出時，總是保持L位準。 參照圖5 ’外部輸入命令A C T、R E A D以及P R E和時鐘信 號CLK同步的被設為内部命令ACT、READ以及PRE。 内部命令ACT係使得可輸入列位址信號之信號。内部 命令P R E係使得無法輸入列位址信號之信號。在時刻丨1， 發行内部命令AC T時，在時刻12將列位址選通信號/ RAS設 為L位準。在資料讀出時，因將讀用資料線等化信號 /I0REQ設為L位準，利用讀用資料線預充電/等化電路3〇之 動作’讀用資料線/ I OR及I OR之預充電開始。然後，按照 外部輸入位址信號X選擇字元線WL0後，設為η位準。選^ 字元線WL0後，將感測放大器活化信號s⑽設為η位準，感 測放大器電路SA變成活化。 & 在時刻t 3 ’在系統L S 1 1 0 0 0内之列及行解碼器γ X輸入 外部輸入位址信號Y1時’將至時刻t4為止被設為\位^之 讀用資料線等化信號/I0REQ設為Η位準。因此，利用讀用 資料線預充電/等化電路30之動作，解除讀用資料線/〇R 及I OR之等化及預充電。與其同時也將和外部輸入位址p 號Υ1對應之讀出用行選擇線CSLR0上之信號設為Η位準，° 用和讀出用行選擇線CSLR0連接之感測放大器電路SA之 作，將選擇記憶體單元之微小電位差放大，自讀 / I OR及I OR輸出選擇記憶體單元之資料。 、’ 然後，在時刻t5，將讀用資料線等化信號/i〇req及讀
2075-5577-PF(Nl).ptd 第21頁 594751 五、發明說明（17) 出用行選擇線CSLRO上之信號設為L位準，利用和讀出用行 選擇線CSLRO連接之讀用資料線預充電/等化電路3〇之動 作’再將讀用資料線/ I 〇 R及I 〇 R等化及預充電。 在時刻t 6，在系統L S 1 1 0 0 0内之列及行解碼器γ X輸入 外部輸入位址信號Y 2時，將在時刻t 5〜17被設為L位準之讀 用資料線等化信號/IOREQ設為Η位準。因此，再解除讀用 資料線/ I 0 R及I 0 R之等化及預充電。與其同時也將和外部 輸入位址信號Υ2對應之讀出用行選擇線以匕^上之信號設 為Η位準’利用和讀出用行選擇線(^1^1連接之感測放大器 電路SA之動作，輸出選擇記憶體單元之資料。 然後’在時刻t8，將讀用資料線等化信號/ i〇req及讀 出用行選擇線CSLRO上之信號設為l位準，利用和讀出用行 選擇線CSLRO連接之讀用資料線預充電/等化電路3〇之動 作，再將讀用資料線/1 〇R及丨〇R等化及預充電。然後，在 時刻19 ’發行内部命令p re時，將在時刻12〜11 0被設為L位 準之列位址選通信號/RAS設為Η位準。 因此，期間ΤΙ、Τ2以及Τ3成為讀用資料線/ I〇R及I0R 之等化及預充電期間。結果，在期間τ丨、τ 2以及τ 3不外之 將讀用資料線等化信號/ I0REq設為Η位準之期間，即讀出 用行選擇線CSLR之非活化期間，利用讀用資料線預充電/ 等化電路30之動作，解除和讀出用行選擇線CSLR對應之讀 用資料線/ I 0 R及I 〇 R之等化及預充電。 因而’讀用資料線/1 〇R及丨〇R上之電荷各自經由讀用 閉RG内之電晶體TGc及TGe及電晶體TGd及TGf放電。結果，
第22頁 2075-5577-PF(Nl).ptd 594751 五、發明說明（18) 漬用資料線/ I 0 R及10 R上之電荷之移動消失，切斷讀用問 RG内之電晶體TGc及TGd之漏電流。 在列位址選通信號/RAS被設為Η位準之期間，即自動 重清期間内之列位址選通信號/ R A S被設為L位準以外之期 間及等待時，利用讀用資料線預充電/等化電路3〇之動/ 作’解除和讀出用行選擇線CSLR對應之讀用資料線/ I〇R及 IOR之預充電。
因而’讀用資料線/1 OR及IOR上之電荷各自經由讀用 閘RG内之電晶體TGc及TGe及電晶體TGd及TGf放電。结果， 讀用資料線/I0R及I0R上之電荷之移動消失，切斷讀°用閘 RG内之電晶體TGc及TGd之漏電流。 又，因將列位址選通信號/RAS設為L位準後至選擇所 要之讀出用行選擇線CSLR為止要花點時間，若在該時間内 進行讀用資料線/1 OR及I〇R之等化、預充電，來自選擇記 憶體單元之資料讀出動作也可無問題。
如以上之說明所示，在實施例丨之10分離型之記憶體 陣列MA ’在讀出用行選擇線CSLR之非活化期間，尤其~其中 之自動重清期間内之列位址選通信號/RAS被設為L位準以 外之期間及等待時，將讀用資料線/丨〇R及丨〇R上之電荷放 電’切斷讀用閘RG内之電晶體TGc及TGd之漏電流。結果， 可將記憶體陣列，即半導體記憶裝置低耗電力化。° 實施例1之變形例1 參照圖6，讀用資料線預充電/等化電路30和實施例
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之圖4所示之讀用資料線預充電/等化電路3〇相比，在向p 通道型MOS電晶體30c及30(1之閘極輸入替代列位址選通俨 號/RAS之自動重清信號SELFREF上不同。除此以外，因和 實施例1之讀用資料線預充電/等化電路3〇之構造及功能一 樣’不重複詳細之說明。
參照圖7，外部輸入命令SREF係用以將自動重清信號 SELFREF設為Η位準，即使記憶體陣列Ma之自動重清開始之 信號。外部輸入命令SREFX係用以將自動重清信號^^LI；REF 設為L位準之信號，即使記憶體陣列之自動重清完了之俨 號。 "
在時刻11 ’系統LS I 1 0 0 0内之邏輯電路LG輸入外部輸 入命令SREF時，將自動重清信號SELFREF設為H位準。至外 部輸入命令SREFX輸入系統LSI 10 〇〇内之邏輯電路LG為止， 在控制電路C G内之閂鎖電路（圖上未示）保持自動重清信號 SELFREF之電壓位準。然後，在期間了4，在記憶體陣列^ 内，依據列位址選通信號/rAS、字元線乳上之信號以及感 測放大器活化信號SON進行自動重清。自動重清藉著利用 控制電路CG内之内部計數器（圖上未示）將列位址增加或減 少’全部之字元線WL和感測放大器SA變成活北。又，自動 重清和外部時鐘無關，利用控制電路以内之振盪電路（圖 上未示）按照既定週期進行。 自動重清期間中，因不必自讀用資料線/I〇R及丨〇R輸 出資料’將讀出用行選擇線CSLR上之信號及讀用資料線等 化信號/ I 0 R E Q設為L位準。
2075-5577-PF(Nl).ptd 第24頁 594751 五、發明說明（20) 在期間T 4以外之期間T 3及τ 5，因不進行自動重清，將 自動重清信號S E L F R E F設為L位準。因此，在自動重清作穿 SELFREF被設為Η位準之期間，即自動重清時，利用讀用資 料線預充電/專化電路3 0之動作解除和讀出用行選擇線、 CSLR對應之讀用資料線/ i〇r 之預充電。 因而，讀用資料線/1 OR及I0R上之電荷各自經由讀用 閘RG内之電晶體TGc及TGe及電晶體TGd及TGf放電。結果， 讀用資料線/1 OR及I OR上之電荷之移動消失，切斷讀用閘 RG内之電晶體TGc及TGd之漏電流。
如以上之說明所示，貫施例1之變形例1之記憶體陣列 MA，在讀出用行選擇線CSLR之非活化期間，尤其豆中之自 動重清時，可得到實施例丨之記憶體陣列MA之效果。 實施例1之變形例2 參照圖8，讀用資料線預充電/等化電路30和圖4所示 之讀用資料線^電/#化電路3()相&，在向 電晶體30c及30d之閘極銓A接, , 從輸入替代列位址選通信號/RAS之：
用OR電路35進行了列位址選通信號/RAS
SELFREF之邏輯和運算之信號上不同。除此以外，因和實 施例1之讀用資料線預充電/等化電路30之構造及功能一 樣，不重複詳細之說明。 ^ 因此二在貫施例1之變形例2，在係非資料存取時且彳 ，址選通k唬/RAS或自動重清信號SELFREF係{1位準時，丨 等待時及自動重π日守’和實施例i之讀用資料線預充電厂
594751 五、發明說明（21) 化電路30之動作一樣，切斷讀用閘RG内之電晶體TGc及TGd 之漏電流。 如=上之說明所示，實施例丨之變形例2之記憶體陣列 MA 在讀出用行選擇線CSLR之非活化期間，尤其其中之等 待日守及自動重清時，可得到實施例1之記憶體陣列MA之效 果。 實施例1之變形例3
參照圖9，讀用資料線預充電/等化電路31包括P通道 型MOS電晶體3 lb及31c，在讀用資料線/IOR和讀用資料線 IOR之間串聯；和P通道型M〇s電晶體31d，設於讀用資料線 /IOR和讀用資料線I0R之間。在向p通道型M〇s電晶體31b、 3 1 c以及3 1 d之閘極輸入利用〇R電路4 〇進行了列位址選通信 號/RAS和讀用資料線等化信號/i〇REq之邏輯和運算之信號 上不同。供給P通道型M〇S電晶體3 lb及31c之連接節點電源 電壓Vcc。 即’讀用資料線預充電/等化電路31具有按照L位準之 列位址選通信號/ r A S及L位準之讀用資料線等化信號 /I0REQ，將具讀用資料線/I0R及丨⑽等化及預充電之功 能。 ' 另一方面，讀用資料線預充電/等化電路31具有按照11 位準之列位址選通信號/RAS及Η位準之讀用資料磕二 號/ι〇_，解除讀用資料線/I0R及= ; = = 功能。
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因此，在實施例1之變形例3，在係非資料存取時且 位址選通信號/RAS係Η位準時，即在讀出用行選擇線^^ 之非活化期間，尤其其中之自動重清期間内之列位址選通 信號/RAS被設為L位準以外之期間及等待時，和實施例丄之 4用資料線預充電/等化電路3 〇之動作一樣，切斷讀用問 RG内之電晶體TGc及TGd之漏電流。 ' 如以上之說明所示，實施例丨之變形例3之記憶體陣列 MA，儘管實施例1之變形例3之讀用資料線預充電/等化電 路31由比實施例1之讀用資料線預充電/等化電路3〇少之元 件數構成’可使記憶體陣列，即半導體記憶裝置低耗電力 化。具體而言，在讀出用行選擇線CSLR之非活化期間，尤
其其中之自動重清期間内之列位址選通信號““被設為L 位準以外之期間及等待時，可使半導體記憶裝置低耗電力 化0 實施例1之變形例4
參照圖1 0，實施例1之變形例4之讀用資料線預充電/ 等化電路3 1和實施例1之變形例3之讀用資料線預充電/等 化電路31相比，在向p通道型m〇s電晶體31b、31c以及31d 之閘極輸入替代利用OR電路4〇進行了列位址選通信號/rAS 和讀用資料線等化信號/ I 〇REQ之邏輯和運算之信號之利用 OR電路40進行了自動重清信號SELFREF和讀用資料線等化 4吕號/ I 0 R E Q之邏輯和運算之信號上不同。除此以外，因和 實施例1之變形例3之讀用資料線預充電/等化電路3 1之構
2075-5577-PF(Nl).ptd 第27頁 594751 五、發明說明（23) 造及功能相同，不重複詳細之說明。 因此，在實施例1之變形例4，在係非資料存 ;ΓΓΓΛΗ:準㈣出用行選擇線_ 之非活化期間，尤其其中之自動重清時，和每 J 々貫施例1之# 形例3之讀用資料線預充電/等化電路3 1之動你一 ^ * Γ * 一 布泉，·斷 讀用閘RG内之電晶體TGc及TGd之漏電流。
如？上之說明所示，實施m之變形例4之記憶體陣列 MA，在讀出用行選擇線cSLR之非活化期間，尤其其中之自 動重清時，彳得到和實施例1之變形例3之記憶：；列文一 實施例1之變形例5 ^參照圖1 1，實施例1之變形例5之讀用資料線預充電/ 等化電路3 1和實施例1之變形例3之讀用資料線預充電/等 化電路31相比，在向p通道型M0S電晶體31b、31 c以及3 ld 之閘極輸入替代利用OR電路40進行了列位址選通信號/RM 和讀用資料線等化信號/丨〇REQ之邏輯和運算之信號^利用 OR電路40進行了列位址選通信號“…、讀用資料線等化信 號/I0REQ以及自動重清信號SELFREF之邏輯和運算之作號" 上不同。除此以外，因和實施例丨之變形例3之讀用資料線 預充電/等化電路3 1之構造及功能相同，不重複詳細之說 明。 、 ° 因此，在實施例1之變形例5，在係非資料存取時且列 位址選通信號/RAS或自動重清信號SELFREF係Η位準時，即
2075-5577-PF(Nl).ptd 第28頁 /Μ 五、發明說明（24) 在讀出用行選擇線CSLR之非活 、 及自動重清日寺，和實施例1之變开㈠曰’尤其其中之等待時 /等化電路31之動作一樣=用資料曰線預充電 TGd之漏電流。 3RG内之電晶體TGc及 如以上之說明所示，在實 ^MA ^ tf. ^ # „CSLR ^ ^ J ^ ^ ^ 等待時及自動重清時，可得到和给 / ▲ , /、/、中之 體陣列MA —樣之效果。 貝也列1之變形例3之記憶 實施例1之變形例6 >…、圖1 2 0貝用貝料線預充電/等化電路EQ0包括p通 道麵電晶體32b及32c，在讀用資料線"=通 線画之間串聯，·和P通道型M〇s電晶體如，設於讀用貝資抖 料線/IORO及讀用資料線I〇R〇之間。向p通道型m〇s電晶體 32b、3 2c以及32d之閘極輸入讀用資料線等化信號 /IOREQ。經由P通道型M0S電晶體5〇及節點NV供給p通道型 MOS電晶體32b及32c之連接節點電源電壓Vcc。向p通道型 MOS電晶體50之閘極輸入列位址選通信號/RAS。在列方向 排列η + 1 (η ·自然數）個構造和讀用資料線預、充電/等化電 路EQ0相同之電路。即，自一個電源電壓經由節點NV供給 讀用資料線預充電/等化電路EQ〇〜EQn電源電壓Vcc。 在以下’在綜合表達讀用資料線預充電/等化電路 £(3〇4(311及讀用資料線/1(^〇〜/1〇1^和讀用資料線 IORO〜IORn之情況，也稱為讀用資料線預充電/等化電路叫
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594751 五、發明說明（25) 及讀用資料線/1 OR和I OR。 n+1個讀用資料線預充電/等化電路EQ之各電路之中之 例如讀用資料線預充電/等化電路Eqn和讀用資料線/i〇Rn 及IORn連接。 讀用資料線預充電/等化電路EQ之各電路具有按照l位 準之列位址選通信號/ R A S及L位準之讀用資料線等化信號 /I0REQ，將對應之讀用資料線/i〇r及I0R預充電之功能。 讀用資料線預充電/等化電路E Q之各電路還具有按照[位準 之讀用資料線等化信號/I0REQ，將對應之讀用資料線/I〇R 及I OR等化之功能。 讀用資料線預充電/等化電路EQ之各電路具有 而 照Η位準之列位址選通信號/1?“，解除n + 1組讀用資料線 / I OR及I OR之預充電之功能。讀用資料線預充電/等化電路 EQ之各電路還具有按照η位準之讀用資料線等化信號 /I0REQ，解除n+1組讀用資料線/〖⑽及丨⑽之等化之功能。 因此，在實施例1之變形例6，在係非資料存取時且列 位^選通信號/RAS係Η位準時，即自動重清期間内之列位 址&通仏唬/RAS被設為L位準以外之期間及等待時，停止 供給讀用資料線,充電/等化電_之各電路電源電壓 :中之自"V重在主'出用行選擇線CSLR之非活化期間，尤其 準址選通信號心被設為l位 等化電路30之勒你，貫施例1之讀用資料線預充電/ 電路EQ之各電路對二：斷和讀用資料線預充電/等化 、μ之續用閘RG内之電晶體TGc及TGd之漏
594751 五、發明說明（26) 電流。 如以上之說明所示，自一個電源經由p通道型M〇s電晶 體5 0供給記憶體陣列Μ A内之按照實施例1之變形例6之讀用 資料線預充電/等化電路EQ之各電路電源電壓ycc。因此， 除了總是接受電源電壓V c c供給之實施例1之變形例3之讀 用 料線預充電/、等化電路3 1之效果以外，還在列位址選 通信號/RAS被設為L位準以外之期間及等待時，可更低耗 電力化。
實施例1之變形例7 參照圖1 3 ’實施例i之變形例7之讀用資料線預充電/ 等化電路EQ之各電路和圖丨2所示實施例j之變形例6之讀用 資料線預充電/等化電路EQ之各電路相比，在向p通道型 MOS電晶體50之閘極輸入替代列位址選通信號/RAS之自動 重^信號SELFREF上不同。除此以外，因和圖12所示之讀 用貧料線預充電/等化電路⑽之構造及功能相同，不重複 詳細之說明。 因此’在貝知例1之變形例7，在係非資料存取時且自 動，清偽號SELFREF係Η位準時，即在自動重.清時，停止供 給讀用f =線預充電/等化電路EQ之各電路電源電壓Vcc。 因此’ f讀出用行選擇線CSLR之非活化期間，尤其其中之 自> 動重清時，和實施例丨之之變形例6之讀用資料線預充電 /等化電路EQ之動作一樣，切斷和讀用資料線預充電/等化 電路EQ之各電路對應之讀用閘“内之電晶體Re &TGc[之漏
594751 五、發明說明（27) 電流 如以上之說明所示，實施 例7之 MA在自動重清時，可得到每 +隐體陣列 1于^貝&例1之變形例6之記愔麯晻万丨 MA之效果。 體陣列 實施例1之變形例8 〜H圖14 ’實施例1之變形例8之讀用資料線預充電/ :Q之各電路和圖12所示實施例1之變形例6之續用 資料線預充電/等化電_之各電路相比，在向^^用 MOS電晶體50之間極絡入#、 OR雷_ m — τΐ ,輪 代列位址選通信號/RAS之利用 eiM p 仃了列位址選通信號/RAS和自動重清信沪 SELFREF之邏輯和運算之信號上不同。除此以外，因號和每 一/彳jb之項用貝枓線預充電/等化電路EQ之構造 及力月b —樣，不重複詳細之說明。 因此，在實施例1之變形例8，在係非資料存取 =止選通信號/RAS或自動重清信號SEL 即 =3㈣“S被設為L位準以外之期間、等V時以 及自動重h日守，停止供給讀用資料 之各電路電源電壓Vcc。因此，右吃山頂充電/ 4化電路EQ 非活化期間，X其其中之等寺時在及、出動用擇，咖之 1之變形例6之讀用資料線預充電/等自化動電重二時樣和實施例 和讀用資料線預充電/等化電路EQ之=路閟樣，切斷 RG内之電晶體TGc及TGd之漏電流。電路對應之讀用閘 如以上之說明所示’實施例1之變形例8之記憶體陣列
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:以重清時，可得到實施例1之變形例6之 實施例2 參照圖15，信號位準變換電路8〇包括p通道型M〇s 體83和N通道型MOS電晶體84，在電源電壓Vcc和負電壓”曰曰β 之間串聯；及P通道型MOS電晶體81*N通道型M〇s電晶體 82 ’在電源電壓Vcc和負電壓VBb之間串聯。 向P通道型MOS電晶體83之閘極輸入用以選擇所要之讀 出用行選擇線CSLR之讀出用行選擇信號CSLRS。向p通道型 MOS電晶體81之閘極輸入利用反相器85變成行選擇信號 CLSRS之反相位準之信號。p通道型M〇s電晶體83 通道型 MOS電晶體84之連接節點和N通道型M〇s電晶體82之閘極連 接。P通道型MOS電晶體81及N通道型MOS電晶體82之連接節 點和N通道型MOS電晶體84之閘極連接。 k號位準變換電路80還包括反相器86及87。反相器86 將P通道型MOS電晶體81及N通道型MOS電晶體82之連接節點 之信號之Η位準設為Vcc、將L位準設為負電壓Vbb後輸出。 反相器8 7將反相器8 6之輸出信號之Η位準設為v c c、將l位 準設為負電壓VBB後，作為讀出用行選擇信號CSLR#輸出。 即’信號位準變換電路80將讀出用行選擇信號CSLRS 變換為讀出用行選擇信號CSLR#後輸出。結果，分別將讀 出用行選擇信號CSLR#之Η及L位準設為Vcc及負電壓VBB。 利用信號位準變換電路8 0變換後之L位準之讀出用行
2075-5577-PF(Nl).ptd 第33頁 594751 五、發明說明（29) 選擇信號CSLR#輸入圖3之感測放大器構造電路1 10之讀出 用行選擇線CSLR時，供給讀用閘RG内之N通道型MOS電晶體 TGc及TGd之閘極負電壓VBB。因此，切斷N通道型MOS電晶 體TGc及TGd之漏電流。結果，因感測放大器構造電路1 1〇 密集於記憶體陣列MA内，可使記憶體陣列MA低耗電力化。 此外，在以下說明之I 0分離型之感測放大器構造電路之讀 出用行選擇線CSLR輸入L位準之讀出用行選擇信號CSLR#也 可得到上述之效果。 如以上之說明所示，在實施例2之10分離型之記憶體 陣列MA，藉著供給讀出用行選擇線CSLR負電壓VBB之讀出 用行選擇信號CSLR#，可使半導體記憶裝置低耗電力化。 實施例3 參照圖1 6，實施例3之感測放大器構造電路1 2 0和實施 例1之圖3所示之感測放大器構造電路π 0相比，在還包括N 通道型MOS電晶體6 1和62以及反相器63上不同。 感測放大器構造電路1 2 0和感測放大器構造電路11 〇相 比’還在連接讀用閘RG内之N通道型MOS電晶體TGc及TGd之 背閘極和節點N1、在節點N1和接地電壓GND之間設置N通道 型MOS電晶體61以及在節點N 1和負電壓VBB之間設置N通道 型MOS電晶體62上不同。 感測放大器構造電路1 2 0和感測放大器構造電路11 〇相 比’還在列位址選通信號/RAS輸入N通道型M〇s電晶體6 2之 閘極及利用反相器63變成列位址選通信號/RAS之反相位準
2075-5577-PF(Nl).ptd 第34頁 594751 五、發明說明（30) 之信號輸入N通道型MOS電晶體61之閘極上不同。除此以外 之構造因和圖3所示之感測放大器構造電路丨丨〇相同，不重 複詳細之說明。用圖上未示之電壓位準變換電路將輸入N 通道型MOS電晶體6 2之閘極之列位址選通信號/RAS之[位準 之電壓設為負電壓VBB。
因此，感測放大器構造電路丨2 〇在列位址選通信號 /RAS被没為L位準期間’將N通道型MOS電晶體TGc及TGd之 貪閘極之電壓a又為接地電壓(J N D。而，感測放大器構造電 路1 2 0在列位址選通信號/ r A S被設為Η位準期間，即自動重 清期間内之列位址選通信號/rAS被設為L位準以外之期間 及等待時，將N通道型MOS電晶體TGc及TGd之背閘極之電壓 設為負電壓VBB。將N通道型MOS電晶體TGc及TGd之背閘極 之電壓设為負電壓VBB時，因N通道型MOS電晶體TGc及TGd 之臨限值變大，切斷N通道型MOS電晶體TGc及TGd之漏電 机。結果，因感測放大器構造電路1 2 〇密集於I 〇分離型之 記憶體陣列Μ A内，可使記憶體陣列Μ A低耗電力化。即，由 N通道型M0S電晶體61、62以及反相器63構成之電路在功能 上作為按照控制信號切斷N通道型M0S電晶體TGc及TGd之漏
電流之電流切斷電路。 卜 如以上之說明所示，在實施例3之I 〇分離型之圮憶體 陣列MA ’在自動重清期間内之列位址選通信號/RAs°^^設為 4準以外之期間及專待時，藉著將N通道型μ 〇 s電晶體τ g c 及T G d之背閘極之電壓設為負電壓v b b，可使半導體記情带
594751 五、發明說明（31) 實施例3之變形例1 參照圖1 7，實施例3之變形例1之感測放大器構造電路 1 2 0和實施例3之感測放大器構造電路丨2 〇相比，在向n通道 型MOS電晶體6 1及6 2之閘極輪入替代列位址選通信號/R as 之自動重清k號S E L F R E F上不同。除此以外，因和圖1 6所 示之實施例3之感測放大器構造電路丨2 〇之構造及功能一 樣’不重複詳細之說明。用圖上未示之電壓位準變換電路 將輸入N通道型MOS電晶體62之閘極之自動重清信號 SELFREF之L位準之電壓設為負電壓vbb。 因此，在實施例3之變形例1，在自動重清信號 SELFREF為Η位準時，即自動重清時，將n通道型M0S電晶體 TGc及TGd之背閘極之電壓設為負電壓VBb。因此，切斷n通 道型MOS電晶體TGc及TGd之漏電流。結果，因感測放大器 構造電路1 2 0密集於I 0分離型之記憶體陣列MA内，可使記 憶體陣列MA低耗電力化。 如以上之說明所示’在實施例3之變形例1之丨〇分離型 之記憶體陣列MA ,在自動重清時，可得到實施例3之記憶 體陣列MA之效果。 實施例3之變形例2 參照圖1 8，實施例3之變形例2之感測放大器構造電路 1 2 0和實施例3之感測放大器構造電路1 2 〇相比，在向N通道 型MOS電晶體61及62之閘極輪入替代列位址選通信號/Ras
2075-5577-PF(Nl).ptd ------ 第36頁 594751 五、發明說明（32) 之利用OR電路64進行列位址選通信號/RAS和自動重清信號 SELFREF之邏輯和運算之信號上不同。除此以外，因和圖 1 6所示之實施例3之感測放大器構造電路丨2〇之構造及功能 樣，不重複洋細之說明。用圖上未示之電壓位準變換電 路將輸入OR電路64之列位址選通信號/RAS及自動重清信號 SELFREF之L位準之電壓分別設為負電壓VBB。結果，將〇R 電路64之輸出k號之L位準之電壓設為負電壓vbb。
因此，在貫施例3之變形例2，在非資料存取時而且列 位址選通信號/RAS或自動重清信號SELFREF為η位準時，即 等待時及自動重清時，將Ν通道型M0S電晶體TGc及TGd之背 閘極之電壓e又為負電壓VBB。因此，切斷n通道型電晶 體T G c及T G d之漏電流。結果，因感測放大器構造電路1 2 〇 密集於10分離型之記憶體陣列MA内，可使記憶體陣列MA低 耗電力化。 如以上之說明所示，在實施例3之變形例2之I 〇分離型 之3己憶體陣列Μ A ’在等待時及自動重清時，可得到實施例 3之記憶體陣列Μ A之效果。 實施例4 參照圖1 9，實施例4之感測放大器構造電路1 3 〇和圖3 所示之感測放大器構造電路1 1 0相比，在還包括N通道型 M0S電晶體71和反相器72上不同。 貫施例4之感測放大器構造電路1 3 0和感測放大哭構造 電路11 0相比，還在連接讀用閘R G内之N通道型μ 〇s電晶體
594751 五、發明說明（33) T G e及T G f之源極不和接地電壓G N D而和節點n 2連接及在節 點N 2和接地電壓G N D之間設置N通道型μ 〇 S電晶體71上不 同。 貝施例4之感測放大為構造電路1 3 〇和感測放大器構造 電路11 0相比，還在利用反相器72變換為反相位準之列位 址選通信號/RAS輸入Ν通道型MOS電晶體71之閘極上不同。
因此，實施例4之感測放大器構造電路1 3 〇在非資料存 取時而且列位址選通信號/R AS被設為L位準期間，將Ν通道 型MOS電晶體TGe及TGf之源極之電壓設為接地電壓(JND。 而’感測放大器構造電路1 3 0在列位址選通信號/ r a S被設 為Η位準期間，即自動重清期間内之列位址選通信號/RAS 被設為L·位準以外之期間及等待時，ν通道型MOS電晶體TGe 及TGf之源極變成浮動狀態。因此，ν通道型M〇S電晶體TGc 及TGd之漏電流不存在。結果，因感測放大器構造電路1 3〇 密集於記憶體陣列Μ A内，可使記憶體陣列Μ A低耗電力化。 此外，在本實施例，說明了一個感測放大器構造電 路’但是實際上節點N2和複數讀用資料線/1 〇R及I〇R之各 資料線對應之讀用閘RG内之電晶體TGe及TGf之源極連接。
如以上之說明所示，在實施例4之I 〇分離型之記憶體 陣列MA，在自動重清期間内之列位址選通信號/尺…被設·為 L·位準以外之期間及等待時，藉著將N通道型M0S電晶體TGe 及T G f之源極設為浮動狀態，可使半導體記憶裝置低耗電 力化。
2075-5577-PF(Nl).ptd 第38頁 594751 五、發明說明（34) 實施例4之變形例1 參照圖2 0 ’實施例4之變形例1之感測放大器構造電路 1 3 0和實施例4之感測放大器構造電路1 3 〇相比，在向反相 器72輸入替代列位址選通信號/RAS之自動重清信號 S E L F R E F上不同。除此以外，因和圖1 9所示之實施例4之感 測放大器構造電路1 30之構造及功能一樣，不重複詳細之 說明。 因此，在實施例4之變形例1，在非資料存取時且自動 重清信號SELFREF為Η位準時，即自動重清時，N通道型m〇S 電晶體TGe及TGf之源極變成浮動狀態。因此，ν通道型M〇s 電晶體TGc及TGd之漏電流不存在。結果，因感測放大器構 造電路1 3 0密集於I 0分離型之記憶體陣列μ A内，可使記憶 體陣列MA低耗電力化。 如以上之說明所示，在實施例4之變形例1之I 〇分離型 之記憶體陣列MA ’在自動重清時，可得到實施例4之記憶 體陣列MA之效果。 實施例4之變形例2 參照圖2 1，實施例4之變形例2之感測放大器構造電路 1 3 0和實施例4之感測放大器構造電路丨3 〇相比，在經由反 相器72向N通道型MOS電晶體71之閘極輸入替代列位址選通 信號/RAS之利用OR電路73進行列位址選通信號/raS和自動 重清信號SELFREF之邏輯和運算之信號上不同。除此以 外’因和圖1 9所示之實施例4之感測放大器構造電路丨3 〇之
2075-5577-PF(Nl).ptd 第39頁 594751 五、發明說明（35) 構造及功能一樣，不重複詳細之說明。 因此，在實施例4之變形例2，在非資料存取時而且列 位址選通信號/ R A S或自動重清信號S E L F R E F為Η位準時，即 等待時及自動重清時，Ν通道型MOS電晶體TGe及TGf之源極 變成浮動狀態。因此，N通道型MOS電晶體TGe及TGf之漏電 流不存在。結果，因感測放大器構造電路1 3 0密集於記憶 體陣列MA内，可使記憶體陣列MA低耗電力化。 如以上之說明所示，在實施例4之變形例2之I 0分離型 之記憶體陣列MA，在等待時及自動重清時，可得到實施例 4之記憶體陣列Μ A之效果。 實施例5 以上說明了分別設置了用以自選擇記憶體單元讀出資 料之讀用資料線/ I OR及I OR和用以向選擇記憶體單元寫入 資料之寫用資料線/ I 0W及I 0W之I 0分離型之記憶體陣列 MA，但是本發明也可應用於使得共用用以自選擇記憶體單 元讀出資料之資料線和用以向選擇記憶體單元寫入資料之 資料線之I 0共用型之記憶體陣列。 參照圖2 2，記憶體陣列Μ A #密集於圖1所示之記憶體陣 列Μ A 0及M A1内。 記憶體陣列M A #和圖2所示之記憶體陣列Μ A相比，在未 含寫入用行選擇線CSLW0〜CSLW71、寫用資料線 1(^0〜1(^127以及寫用資料線/1〇,0〜/1〇界127上不同。 記憶體陣列Μ A #和記憶體陣列MA相比，還在包括替代
2075-5577-PF(Nl).ptd 第40頁 594751 五、發明說明（36) 讀出用行選擇線CSLRO〜CSLR71之行選擇線CSLO〜CSL71、 替代讀用資料線IORO〜I0R127及讀用資料線/I〇R〇〜/i〇R127 之資料線IOO〜101 27及資料線/100〜/10127以及替代等化電 路群100之等化電路群l〇〇a上不同。 記憶體陣列MA#和記憶體陣列MA相比，在節點n#傳送 替代讀用資料線等化信號/IOREQ之資料線等化信號/I〇EQ 上不同。除此以外之構造因和圖2所示之記憶體陣列μ a — 樣’不重複詳細之說明。 以下在綜合表達行選擇線CSL0〜CSL71時也稱為行選 擇線CSL。 參照圖2 3，感測放大器構造電路3 0 0和實施例1之圖3 所示之感測放大器構造電路1 1 〇相比，在未含讀用閘RG、 讀出用行選擇線CSLR、讀用資料線/1 OR及I 〇R上不同。 感測放大器構造電路3 0 0和感測放大器構造電路丨丨〇相 比，還在包括替代寫入用閘WG之讀出/寫入用電路rwg、替 代預充電/等化電路P/E之預充電/等化電路P/E#、替代寫 用資料線/I0W及I0W之資料線/10及10以及替代寫入用行選 擇線CSLW之行選擇線CSL上不同。除此以外之構造因和圖2 所示之感測放大器構造電路1 1 〇 —樣，不重複詳細之說 明。 項出/寫入用電路R W G和讀用閘R G D相比，在傳輸問τ g a 及TGb之汲極和替代寫用資料線/I〇W及I0W之資料線/1〇及 10連接上不同。除此以外之構造因和寫入用閘W G —樣，不 重複詳細之說明。因此，讀出/寫入用電路RWG具有按照行
2075-5577-PF(Nl).ptd 第41頁 594751 五、發明說明（37) 選擇線CSL上之信號將位元線BLM及/BLM各自和資料線/ j〇 及I 0在電氣上連接之功能。 預充電/等化電路P/E#和預充電/等化電路p/E相比， 將在N通道型MOS電晶體TGh及TGi之連接節點之電壓設為替 代中間電壓V B L之接地電壓g N D上不同。除此以外之構造因 預充電/等化電路P / E —樣，不重複詳細之說明。因此，預 充電/等化電路P/E#具有按照位元線等化信號BLEq將位元 線BLM及/BLM預充電及等化成接地電壓GN])之功能。 實施例5之感測放大器構造電路3 〇 〇在未自選擇記憶體 單元讀出資料之等待時、自動重清時，一般也將位元線 BLM及/BLM預充電至接地電壓GND，將資料線/1〇及1〇預充 電至電源電壓Vcc。因而，行選擇線CSL上之信號係L位 準’也因將N通道型M0S電晶體TGa、TGb之沒極及源極之電 壓位準各自設為電源電壓Vcc及接地電壓GND，漏電流各自 在N通道型Μ 0 S電晶體T G a及T G b之汲極及源極之間流動。 以下說明使得可使如上述之電晶體之漏電流消失之資 料線預充電/等化電路。 參照圖24，實施例5之資料線預充電/等化電路9〇和實 施例1之圖4所示之讀用資料線預充電/等化電路3 〇相比， 在將替代讀用資料線/I0R及I0R之資料線/10及1〇等化及預 充電上不同。 資料線預充電/等化電路90和實施例1之讀用資料線預 充電/等化電路30相比，還在向P通道型M0S電晶體3 〇b及 3 0 e之閘極輸入替代讀用資料線等化信號/ I 〇 r £ q之資料線
2075-5577-PF(Nl).ptd 第42頁 594751 五、發明說明（38) 等化信號/I〇Eq上不同。除此以外之構造及功能因和讀用 資料線預充電/等化電路30 一樣重複詳細之說明。 们卜：二在：施例5 ’和實施例1之讀用資料線預充電/ 專化電路30之動作一樣，在係非資料存取時且列位址選通 信號/RAS係Η位準時，即在行選擇線CSL之非活化期間，尤 其其中之自動重清期間内之列位址選通信號“…被設為L 位準以外之期間及等待時，解除資料線/1〇及1〇之預充 電。 、 而料線Μ及1〇上之電荷各自自讀出/寫入用電 路RWG内之電晶體TGa及TGb之沒極向源極移動。纟士 資 料線/10和位元線BLM之電位差及資料線1〇和位元之 電位差消1資料線/10及10上之電荷之移 复 斷電晶體TGa及TGb之漏電流。 如以上之說明所示，實施例5之1〇分離型之圮 列MA#和實施例i之10分離型之記憶體陣列Ma 一樣，^ 擇線CSL之非活化期間，尤其其中之自動重 位址選通信號/ R A S被設為位準以外之期間及I^之^ 得到和實施例iiiO分離型之記憶體陣列MA之效=^ β 實施例5之變形例1 參照圖25，實施例5之變形例1之資料線預 電路90和實施例5之圖24所示之資料線預充 相比，在向，，道型MOS電晶體3〇c及3〇(1之問極輪：J二 位址選通#號/RAS之自動重清信號3£：1^1^1?上不同。除此
594751 五、發明說明（39) 以外，因和實施例5之資料線預充電/等化雷炊Q Λ 私岭y u之；}:盖；皮菸 功能一樣，不重複詳細之說明。 再仏及 因此，在實施例5之變形例1，在係非杳M十 ^ ^ ⑺非貝枓存取時且白 動重清信號SELFREF係Η位準時，即在行選標綠 才且目 化期間，尤其其中之自動重清時，切斷讀出/ 之非活 RWG之電晶體TGa及TGb之漏電流。 ~ $電路 如以上之說明所示，實施例5之變形例1之1〇 記憶體陣列MA#，在行選擇線CSL之非活介如„ 雕i之 之自動重清時，可得到實施例5之記憶體陣列MA#之效果了 實施例5之變形例2 參照圖26，實施例5之變形例2之資料線預充 電路90和實施例5之圖24所示之資料線預充電/等化電路 相比，在向P通道型MOS電晶體30c及3〇d之閘極輸入 位址選通信號/RAS之利用〇R電 .3代列 /DA〇 ^ ^ ^ 崎0 ^丁了列位址選通作鲈 口自動重清信號SELFREF之邏輯和運算之信號上"& 同。除此以外，因和實施例5之杳料硷箱亡干/ 口〜不 之槿β^貝=例5之貝枓線預充電/等化電路90 之構xe及功此一樣，不重複詳細之說明。 =此二在實施例5之變形例2 ’在係非資.料存取時且列 立址選通k號/RAS及自動重清信號SELFREF係η位準時， 在行選擇線CSL之非活化期間1其其中之等待時及自動 重清時，切斷讀出/寫入用電路RWG内之電晶體TGa及TGb之 漏電流。 如以上之說明所示，實施例5之變形例2之1〇分離型之
594751 五、發明說明（40) 列MA#，在行選擇線CSL之非活化期間，尤其其中 及自動重清時，可得到實施例5之記憶體陣列MA# 之效果。 實施例5之變形例3 ”，實施例5之變形例3之資料線預充電/等化 電路9 i和貫施例丨之變形例3之圖9所示之讀用資料線預充 :/ 1化電路31相比’在將替代讀用資料線/i〇r及讀 料線IOR之資料線/10及10等化及預充電上不同 、
用電/等化電路91和實施例1之變形例3之讀 2枓線預充電/等化電路m目比，還在向ρ通道型Μ ;曰體31b、31c :及31d之問極輸入替代利謂電路4。進行 了列位址k通仏號/RAS和碩用資料線等化信號/ι〇 輯和運算之信號之利用0R電路40進行了 : ρ & /RAS和資料線等化信號/ ；[ 0EQ之邏輯和運管^虎^上^ #ϋ 同。除此以外之構造及功能因和讀用資料：預口：電/等化 電路3 1 —樣，不重複詳細之說明。
^因此，在實施例5之變形例3，和實施例丨之變形例3 頡用資料線預充電/等化電路3 1之動作一檨， 次 存取時且列位址選通信號/RAS#H位準:即二行m CSL之非活化期間，尤其其中之自動重清期 選通信號/RAS被設為L位準以外之期間及等待時，切 出/寫入用電路RWG内之電晶體TGa及TGb之漏電流。 貝 如以上之說明所示，實施例5之變形例3之^共用型之
594751 五、發明說明（41) 記憶體陣列M A#，和實施例1之變形例3之I 0分離型之記憶 體陣列ΜΑ —樣，在行選擇線CSL之非活化期間，尤其其中 之自動重清期間内之列位址選通信號/RAS被設為L位準以 外之期間及等待時，可得到實施例1之變形例3之I 〇分離型 之記憶體陣列Μ Α之效果。 實施例5之變形例4 參照圖2 8，實施例5之變形例4之資料線預充電/等化 電路91和實施例5之變形例3之資料，線預充電/等化電路91 相比，在向P通道型MOS電晶體31b、31c以及31d之閘極輸 入替代利用OR電路40進行了列位址選通信號/RAS和資料線 等化信號/ 10EQ之邏輯和運算之信號之利用⑽電路4〇進行 了 ^動重清信號SELFREF和資料線等化信號/I0Eq之邏輯和 運异之#號上不同。除此以外，因和實施例5之變形例3之 資料線預充電/等化電路91之構造及功能相同，不重複詳 細之說明。 因此’在實施例5之變形例4，在係非資料存取時且自 動重清信號SELFREF係Η位準時，即在行選擇線CSL之非活 化期間，尤其其中之自動重清時，切斷讀出/寫入用電路 RWG内之電晶體TGa及TGb之漏電流。 如以上之說明所示’實施例5之變形例4之丨〇共用型之 記憶體陣列MA#，在行選擇線CSL之非活化期間，尤其其中 之自動重清時，可得到和實施例5之變形例3之記憶體陣列 MA# —樣之效果。
第46頁 594751 發明說明（42) 實施例5之變形例5 參照圖29，實施例5之變形例5之資料線預充電/等化 電路91和實施例5之變形例3之資料線預充電/等化電路91 相比，在向P通道型MOS電晶體31b、31C以及31d之閘極輸 入替代利用OR電路40進行了列位址選通信號/RAS和資料線 等化h號/ I0EQ之邏輯和運算之信號之利用〇R電路4〇進行 了列位址選通信號/RAS、資料線等化信號/I0EQ以及自動 重清信號SELFREF之邏輯和運算之信號上不同。除此以 外’因和實施例5之變形例3之資料線預充電/等化電路91 之構造及功能相同，不重複詳細之說明。 因此’在貫施例5之變形例5，在係非資料存取時且列 位址選通信號/RAS及自動重清信號SELFREF係Η位準時，即 在行選擇線CSL之非活化期間，尤其其中之等待時及自動 重清時，切斷讀出/寫入用電路RWG内之電晶體TGa及TGb之 漏電流。 如以上之說明所示，在實施例5之變形例5之I 〇共用型 之記憶體陣列MA#，在行選擇線CSL之非活化期間，尤其其 中之等待時及自動重清時，可得到和實施例5之變形例3之 記憶體陣列MA# —樣之效果。 實施例5之變形例6 參照圖3 0 ’實施例5之變形例6之資料線預充電/等化 電路E Q # 0〜E Q # η和實施例1之變形例6之圖1 2所示之讀用資
2075-5577-PF(Nl).ptd 第47頁 594751 五、發明說明（43) 料線預充電/等化電路EQ之各電路相比，在各自將替代讀 用資料線/IORO〜/IORn及讀用資料線I〇R〇〜I〇Rn之資料線 /100〜/1 On及資料線IOO〜I On等化及預充電上不同。 資料線預充電/等化電路E Q # 0〜E Q # η和實施例1之變形 例6之圖12所示之讀用資料線預充電/等化電路EQ〇〜EQn相 比’還在向資料線預充電/等化電路EQ#〇〜EQ#n之各電路具 有之P通道型M0S電晶體32b、32c以及32d之閘極輸入替代 讀用資料線等化信號/I0REQ之資料線等化信號/I0EQ上不 同。除此以外之構造及功能因和實施例1之變形例6之讀用 >料線預充電/等化電路E Q 0〜E Q η —樣，不重複詳細之說 明。 在以下，在綜合表達資料線預充電/等化電路 EQ#0〜EQ#n及資料線/100〜/Ι〇η和讀用資料線1〇〇〜ι〇η之情 況’也稱為資料線預充電/等化電路EQ#及資料線/1〇和 10 〇 因此，在實施例5之變形例6，在係非資料存取時且列 位址選通信號/RAS係Η位準時，即自動重清期間内之列位 址選通信號/RAS被設為L位準以外之期間及等待時，停止 供給資料線預充電/等化電路EQ#之各電路電源電壓Vcc。 因此’在行選擇線CSL之非活化期間，尤其其中之自動重 清期間内之列位址選通信號/rAS被設為L位準以外之期間 及等待時，和實施例1之變形例6之讀用資料線預充電/等 化電路EQ之動作一樣，切斷和資料線預充電/等化電路EQ# 之各電路對應之讀出/寫入用電路RWG内之電晶體TGa及TGb
2075-5577-PF(Ni)>ptd 第48頁 594751 五、發明說明（44) 之漏電流。 如以上之說明所示，實施例5之變形例6之I 〇共用型之 圮憶體陣列Μ A #和實施例1之變形例6之丨〇分離型之記憶體 陣列MA —樣，在自動重清期間内之列位址選通信號/RAS被 設為L位準以外之期間及等待時，可得到實施例】之變形例 6之I 0分離型之記憶體陣列MA之效果。 實施例5之變形例7 參照圖3 1，實施例5之變形例7之資料線預充電/等化 電路EQ#之各電路和實施例5之變形例6之圖3〇所示之資料 線預充電/等化電路EQ#之各電路相比，在向p通道型M〇s電 晶體50之閘極輸入替代列位址選通信號/RAS之自動重清信 號SELFREF上不同。除此以外，因和實施例1之變形例6之 資料線預充電/等化電路Eq#之構造及功能相同，不重複詳 細之說明。 因此，在貝施例5之變形例7，在係非資料存取時且自 動重清信號SELFREF係η位準時，即在自動重清時，停止供 給資料線預充電/等化電路EQ#之各電路電源電壓Μ 此，在行選擇線CSL之非、、去儿4 „ 士、甘甘+ ^ . < — 非活化期間，尤其其中之自動重清 σ κ施例5之之變形例6 料線預充 之動作一樣，切斷和資粗始> +/ #仏七 电峪叫 ^ 貝枓線預充電/寺化電路EQ#之各電路 對應之讀出/寫入用電跤命曰胁 电路RWG内之電晶體TGa及TGb之漏電 流0 如以上之說明所示，實施例5之變形例7之1〇共用型之 2075-5577-PF(Nl).ptd 第49頁
594751
可得到實施例5之變形例6 記憶體陣列MA#在自動重清時 之記憶體陣列MA#之效果。 實施例5之變形例8 參照圖32，實施例5之變形例8之資料 ，路EQ#之各電路和實⑯例5之變形例6之圖3〇所充3 = 電/寻化電路叫#之各電路相&，在向P通道型_謂 曰曰體5,0之閘極輸入替代列位址選通信號/ras之利用⑽
US : I : Ϊ ί Ϊ T信號/RAS和自動重清信號以咖“之 邏輯和運异之k號上不同。除此以外，因和實施例5 形例6之資料線預充電/等化電路EQ#之構造及功能一 不重複詳細之說明。 ’
因此，在實施例5之變形例8，在係非資料存取時且列 位址選通信號/RAS或自動重清信號SELFREF係[1位準時，即 等待恰及自動重清時，停止供給資料線預充電/等化電路 EQ#之各電路電源電壓Vcc。因此，在行選擇線CSL之非活 化期間，尤其其中之等待時及自動重清時，和實施例丨之 變形例6之讀用資料線預充電/等化電路叫一樣，切斷和資 料線預充電/等化電路EQ#之各電路對應之讀、出/寫入用電' 路R W G内之電晶體T G a及T G b之漏電流。 如以上之說明所示，實施例5之變形例8之丨〇共用型之 記憶體陣列MA#，在列位址選通信號/RAS被設為L位準以外 之期間、等待時以及自動重清時，可得到實施例5之變形 例6之記憶體陣列MA#之效果。
2075-5577-PF(Nl).ptd 594751 五、發明說明（46) 實施例6 參照圖3 3，信號位準變換電路8 〇 #和圖1 5所示之信號 位準變換電路80相比，在向P通道型MOS電晶體83之閘極及 反相為8 5輸入替代讀出用行選擇信號c S L R S之行選擇信號 CSLS及自反相器87輸出替代讀出用行選擇信號cSLR#之行 選擇信號CSL#上不同。除此以外之構造因和信號位準變換 電路8 0 —樣，不重複詳細之說明。 即’信號位準變換電路80#將行選擇信號CSLS變換為 行選擇信號CSL後輸出。結果，分別將行選擇信號CSL#之Η 及L位準設為Vcc及負電壓VBB。 利用信號位準變換電路8 0 #變換後之L位準之行選擇信 號CSL#輸入圖23所示之感測放大器構造電路3〇〇之行選擇 線CSL時，負電壓VBB作用於讀出/寫入用電路RWG内之N通 道型MOS電晶體TGa及TGb之閘極。因此，切斷N通道型MOS 電晶體TGa及TGb之漏電流。結果，因感測放大器構造電路 300密集於記憶體陣列MA#内，可使記憶體陣列μA#低耗電 力化。此外，在以下說明之I 〇共用型之感測放大器構造電 路内之行選擇線CSL輸入L位準之行選擇信號CSL#也可得到 上述之效果。 如以上之說明所示，在實施例6之I 〇共用型之記憶體 陣列MA# ’藉著供給行選擇線CSL負電壓VBB之行選擇信號 CSL#，可使半導體記憶裝置低耗電力化。
第51頁 594751 五、發明說明（47) 實施例7 參照圖3 4，實施例7之感測放大器構造電路3 1 〇和實施 例5之圖23所示之感測放大器構造電路3〇〇相比，在還包括 N通道型MOS電晶體61和62以及反相器63上不同。 感測放大器構造電路3 1 〇和感測放大器構造電路3 〇 〇相 比，還在連接讀出/寫入用電路rWG内之n通道型MOS電晶體 T G a及T G b之背閘極和節點n 1、在節點n 1和接地電壓Q n D之 間設置N通道型MOS電晶體61以及在節點N1和負電壓VBB之 間設置N通道型MOS電晶體62上不同。
感測放大器構造電路3 1 〇和感測放大器構造電路3 〇 〇相 比，還在列位址選通信號/RAS輸入N通道型M0S電晶體62之 閘極及利用反相器63變成列位址選通信號/RAS之反相位準 之信號輸入N通道型MOS電晶體61之閘極上不同。除此以外 之構造因和圖2 3所示之感測放大器構造電路3 〇 〇相同，不 重複詳細之說明。用圖上未示之電壓位準變換電路將輸入 N通道型MOS電晶體62之閘極之列位址選通信號/RAS之[位 準之電壓設為負電壓VBB。
因此’感測放大器構造電路3 1 〇在列位址選通信號 /RAS被没為L位準期間，將n通道型m〇S電晶體TGa及TGb之 彦閘極之電壓设為接地電壓GND。而，感測放大器構造電 路310在列位址選通信號/RAS被設為1{位準期間，即自動重 清期間内之列位址選通信號/RAS被設為L位準以外之期間 及等待時，將N通道型MOS電晶體TGa及TGb之背閘極之電壓 設為負電壓VBB。將N通道型MOS電晶體TGa及TGb之背閘極
594751 五、發明說明（48) 之電壓設為負電壓VBB時，因N通道型MOS電晶體TGa及TGb 之臨限值變大，切斷N通道型MOS電晶體TGa及TGb之漏電 流。結果，因感測放大器構造電路3 1 0密集於丨〇共用型之 記憶體陣列M A#内，可使記憶體陣列MA#低耗電力化。 如以上之說明所示，在實施例7之I 〇共用型之記憶體 陣列MA#，在自動重清期間内之列位址選通信號/RAS被設 為L位準以外之期間及等待時，藉著將N通道型M0S電晶體 TGa及TGb之背閘極之電壓設為負電壓VBB，可使半導體記 憶裝置低耗電力化。 實施例7之變形例1 參照圖3 5，實施例7之變形例1之感測放大器構造電路 3 1 0和實施例7之圖34所示之感測放大器構造電路3 1 〇相 比，在向反相器63和N通道型MOS電晶體62之閘極輸入替代 列位址選通信號/RAS之自動重清信號SELFREF上不同。除 此以外，因和實施例7之感測放大器構造電路3 1 0之構造及 功能一樣，不重複詳細之說明。用圖上未示之電壓位準變 換電路將輸入N通道型MOS電晶體62之閘極之自動重清信號 SELFREF之L位準之電壓設為負電壓VBB。 因此，在實施例7之變形例1，在非資料存取時而且自 動重清# ?虎S E L F R E F為Η位準時，即自動重清時，將N通道 型MOS電晶體TGa及TGb之背閘極之電壓設為負電壓VBB。因 此，切斷N通道型MOS電晶體TGa及TGb之漏電流。結果，因 感測放大器構造電路3 1 0密集於丨〇共用型之記憶體陣列MA#
2075-5577-PF(Nl).ptd 第53頁 594751 五、發明說明（49) 内’可使記憶體陣列MA#低耗電力化。 如以上之说明所不’在實施例7之變形例1之丨〇共用型 之記憶體陣列Μ A #’在自動重清時，可得到實施例7之記憶 體陣列MA#之效果。 實施例7之變形例2 參照圖3 6 ’實施例7之變形例2之感測放大器構造電路 3 1 0和實施例7之圖34所示之感測放大器構造電路3丨〇相 比，在向反相器6 3和N通道型M〇s電晶體6 2之閘極輸入替代 列位址選通信號/RAS之利用〇R電路64進行列位址選通信號 /RAS和自動重清信號SELFREF之邏輯和運算之信號上不 同。除此以外，因和實施例7之感測放大器構造電路3丨〇之 構造及功能一樣，不重複詳細之說明。用圖上未示之電壓 位準變換電路將輸入OR電路64之列位址選通信號/rAS及自 動重清信號SELFREF之L位準之電壓分別設為負電壓VBB。 結果，將OR電路64之輸出信號之l位準之電壓設為負電壓 VBB。 ' 因此’在實施例7之變形例2，在非資料存取時而且列 位址選通信號/RAS或自動重清信號SELFREF為Η位準時，即 等待時及自動重清時，將Ν通道型M0S電晶體TGa及TGb之背 閘極之電壓設為負電壓V B B。因此，切斷N通道型μ 〇 s電晶 體T G a及T G b之漏電流。結果’因感測放大器構造電路3 1 〇 岔集於I 0共用型之記憶體陣列Μ A #内，可使記憶體陣列μ a # 低耗電力化。
2075-5577-PF(Nl).ptd 第54頁 594751 五、發明說明（50) 如以上之說明所示，在實施例7之變形例2之I 0共用型 之記憶體陣列Μ A #，在等待時及自動重清時，可得到實施 例7之記憶體陣列Μ A #之效果。 此外，在實施例卜7，代表性的說明DRAM密集於系統 LSI之構造，但是本發明未限定為這種構造，在DRAM單體 也可應用。
2075-5577-PF(Nl).ptd 第55頁 594751 圖式簡單說明 圖1係表示D R A Μ内藏之系統L S I之構造例之概略圖。 圖2係表示I 〇分離型之記憶體陣列之構造之概略圖。 圖3係表示實施例1之圖2所示之感測放大器帶内之一 個I 0分離型之感測放大器構造電路之構造之電路圖。 圖4係表示實施例1之記憶體陣列内之I 〇分離型之讀用 資料線預充電/等化電路之構造之電路圖。 圖5係說明實施例1之記憶體陣列内之感測放大器構造 電路及讀用資料線預充電/等化電路之資料讀出動作之動 作波形圖。 圖6係表示實施例1之變形例1之記憶體陣列内之I 〇分 離型之讀用資料線預充電/等化電路之構造之電路圖。 圖7係說明實施例1之變形例1之記憶體陣列内之感測 放大器構造電路及讀用資料線預充電/等化電路之資料讀 出動作之動作波形圖。 圖8〜1 4係各自表示實施例1之變形例2〜8之記憶體陣列 内之I 0分離型之讀用資料線預充電/等化電路之構造之電 路圖。 圖1 5係表示實施例2之圖1所示之列及行解碼器内之電 壓變換電路之構造之電路圖。 圖1 6係表示實施例3之圖2所示之感測放大器帶内之/ 個10分離型之感測放大器構造電路之構造之電路圖。 圖17〜18係表示實施例3之變形例1及2各自之圖2所系 之感測放大器帶内之一個I 〇分離型之感測放大器構造電路 之構造之電路圖。
2075-5577-PF(Nl).ptd 第56頁 594751
圖式簡單說明 圖1 9係表示實施例4之圖2所示之感測放大器帶内之〆 個I 0分離型之感測放大器構造電路之構造之電路圖。 圖2 0〜2 1係表示實施例4之變形例1及2各自之圖2所系 之感測放大器帶内之一個I 〇分離型之感測放大器構造電路 之構造之電路圖。 圖2 2係表示實施例5之I 0共同型之記憶體陣列之構造 之概略圖。 圖2 3係表示實施例5之圖2 2所示之感測放大器帶内之 一個10共同型之感測放大器構造電路之構造之電路圖。 圖24係表示實施例5之記憶體陣列内之I 0共同型之讀 用資料線預充電/等化電路之構造之電路圖。 圖25〜32係表示實施例5之變形例卜8各自之記憶體陣 列内之10共同型之讀用資料線預充電/等化電路之構造之 電路圖。 圖3 3係表示實施例6之圖1所示之列及行解碼器内之作 號位準變換電路之構造之電路圖。 圖3 4係表示實施例7之圖2 2所示之感測放大器帶内之 一個I 0共同型之感測放大器構造電路之電路圖。 圖3 5〜3 6係表示實施例7之變形例1及2各自之圖2 2所示 之感測放大器帶内之一個I 〇共同型之感測放大器構造 之電路圖。 圖37係表示在dram内所密集之10分離型之資料讀出 路之構造之電路圖。
2075-5577-PF(Nl).ptd 第57頁 594751 圖式簡單說明 符號說明 MAO、MA1、MA、MA# 記憶體陣列、 MC 記憶體單元、 YXO、YX1列及行解碼器、 DPO、DPI資料匯流排、 CG 控制電路、 DBO、DB1 資料匯流排、 CTB控制用匯流排、 LG 邏輯電路、 R#0〜R#7 列區塊、 MCB 記憶體單元區塊、 SB#0〜8 感測放大器帶、 100、100a 等化電路群、 N# 節點、 BGU、BGL位元線分離閘、 SA 感測放大器電路、 WG 寫入用閘、 RG 讀用閘、 P/E、P/E# 預充電/等化電路、 CSLR讀出用行選擇線、 CSL行選擇線、 CSLW 寫入用行選擇線、 PQ1、PQ2、PQ3、30b、30c、30d、30e、30f、31b、 31c、31d、32b、32c、32d、50、81、83 P 通道型 MOS 電晶
2075-5577-PF(Nl).ptd 第58頁 594751 圖式簡單說明 體、 NQ1、NQ2、NQ3、TX1、ΤΧ2、ΤΧ3、ΤΧ4、TGc、TGd、 TGe、TGf、TGh、TGi、61、62、71、82、84 N 通道型謂 電晶體、 63、73、85、86、87 反相器、 BLM、/BLM、BLU、/BLU、BLL、/BLL 位元、線、 T G a、T G b傳輸閘、 3 0、3 1讀用資料線預充電/等化電路、 90、EQ#0〜EQ#n資料線預充電/等化電路、 35 、 40 、 51 、 64 、 73 OR 電路、 8 0、8 0 # 信號位準變換電路、 RWG讀出/寫入電路、 110、120、130、300、310感測放大器構造電路、 1 0 0 0 系統LSI 。
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Claims (1)

  1. 594751 六、申請專利範圍 1. 一種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第二資料線，和該第一資料線成階層的設置； 讀出電路，設於該第一資料線和該第二資料線之間， 在資料讀出時以按照該第一資料線之電壓之驅動力將該第 二資料線驅動至固定電壓；以及 電壓供給用控制電路，按照預充電等化指示，供給該 第二資料線既定電壓； 該電壓供給用控制電路包括電壓供給停止電路，在該 資料讀出時以外之既定期間將該第二資料線和該既定電壓 分離。 2. 如申請專利範圍第1項之半導體記憶裝置，其中， 該電壓供給停止電路具有： 電源節點，供給該既定電壓；及 開關，設於該電源節點和第二資料線之間，在該預充 電等化指示時，將該電源節點和第二資料線在電氣上連 接， 該開關按照各自規定該既定期間内之第一期間及第二 期間之第一控制信號及第二控制信號之至少一者，使該電 源節點和第二資料線在電氣上不連接。 3. 如申請專利範圍第2項之半導體記憶裝置，其中， 該第一控制信號係列位址選通信號或自動重清信號，該第
    2075-5577-PF(Nl).ptd 第60頁 594751 六、申請專利範圍 二控制信號係預充電等 4· 一種半導體記憶 複數記憶體單元； 第一資料線，按照 元之中之被 第二資 開關電 在資料存取 接；以及 選擇之一個 料線，和該 路，設於該 時將該第一 電壓供給用控制電 第二資料線既定電壓； 供給用控制 以外之既定 該電壓 資料存取時 分離。 5. 如申 該電壓供給 電源節 開關， 電等化指示 接； 該開關 期間之第一 源節點和第 6. 如申 請專利範圍 停止電路具 點，供給該 設於該電源 時，將該電 按照各自規 控制信號及 一資料線在 請專利範圍 化信號。 裝置，包括： 字元線之活化’和該複數記憶體單 在電氣上連接； 第一資料線成階層的設置； 第一資料線和該第二資料線之間， 資料線和該第一資料線在電氣上連 路’按照預充電等化指示，供給該 括電壓供給停止電路，在該 、為第二資料線和該既定電壓 ^4·項之半導體記憶裝置，其中， 既定電壓；及 節點和第二 源節點和坌：線間，在該預充 和第二資料線在電氣上連 :該：定期間内之第一期間及第二 t制信號之至少一*，使該電 電軋上不連接。 第5項之半導體記憶裝置，其中，
    2075-5577-PF(Nl).ptd 第61頁 ^7"+/：U 六、申請專利範圍 為第一控制信號係列壁 二控制信號係預“等二=^唬或自動重清信號’該第 ::種半導體記憶裝f包括： 複數把憶體單元； 複數第一資料線； 複數第二資料始 、 設置； 、π ，各自和該複數第一資料線成階層的 複數讀出雷政 第二資料線之間，/ 1自設於該複數第一資料線和該複數 各自之電壓之驅叙士貝料讀出時以按照該複數第一資料線 二資料線驅動至gj ~將各該複數第一資料線各自對應之第 利王回弋電壓； =節點，供給既定電壓； 電壓供給線； 電壓供給停止φ 之間，在該資料铉Ϊ 設於該電源節點和該電壓供給線 氣上連接；以及嗔出時將該電源節點和該電壓供給線在電 對:壓；給用控制電路，和該複數第二資料線各自 ^ ^ …、頂充電等化扣不，將該電壓供給線和該 複數第一資料線在電氣上連接； 該電壓供給停止電路在該資料讀出時以外之既定期 間’將該電源節點和該電壓供給線分離； 該複數第一資料線之中之被選擇之一條按照字元線之 活化和該複數記憶體單元之中之被選擇之一個在電氣上連 接0 2075-5577-PF(Nl).ptd 第62頁 ^4751 六、申請專利範圍 8·如申請專利範圍第7項之半導體記憶裝置，其中， =電壓供給停止電路包括第一開關，設於該電源節點和該 電壓供給線之間； 邊複數電壓供給用控制電路各自包括第二開關，設於 〜之第二資料線和該電壓供給線之間； «亥第開關按照規定該既定期間内之第一期間之第一 ^制信號，使該電源節點和該電壓供給線在電氣上不連 料在該預充電等化指示時’將對應之第二資 内Ϊ第口::2ί線在電氣上連接’按照規定該既定期間 為電壓供給線在電氣上不連接。 、 9.如申請專利範圍第8項之半導體記憶裝置，且中， 忒第一控制信號係列位址選通信號或自動重清信號、， 一控制信號係預充電等化信號。 〜 ^ 10· —種半導體記憶裝置，包括： 複數記憶體單元； 複數第一資料線； 設置複數第二資料線，纟自和該複數第_資料線成階層的 第-mi?於該複數第-資料線和該複數 應之第二資料線在電氣上連接； 貝科線和對 電源節點，供給既定電壓； 2075-5577-PF(Nl).ptd 第63頁 594751
    六、申請專利範圍 電壓供給線； 電壓供Ϊ停止電路，設於該電源節點和該電壓供給線 之門在\ >料存取時將該電源節點和該電壓供給線在電 複數電【供給用控制電路’和該複數第二資料線各自 對應的設置，#照預充電等化指示，將該電壓供給線和該 複數第二資料線在電氣上連接； 該電壓供給停止電路在該資料存取時以外之既定期 間，將該電源節點和該電壓供給線分離； 、該複數第—資料線之中之被選擇之一條按照字元線之 活化和該複數記憶體單元之中之被選擇之一個在電氣上 接。 ”史 11 · 一種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線’按照字元線之活化’和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第一資料線’和該第一資料線成階層的設置；以及 讀出電路，設於該第一資料線和該第二資料線之間， 在資料讀出時以按照該第一資料線之電壓之驅動力將該第 二資料線驅動至既定電壓； / 邊項出電路包括第一及第二電晶體，在該第二資料線 和供給該既定電壓之節點之間串聯； 、 該第二電晶體之閘極和該第一資料線連接； δ亥第一電晶體’在该資料讀出時’按照位址選擇纟士果
    594751 六、申請專利範圍 變成導通； 半導體記憶裝置還包括電流切斷電路，在既定期間， 強迫的切斷該第二資料線和該節點之間之電流路徑。 1 2. —種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第二資料線，和該第一資料線成階層的設置；以及 讀出電路，設於該第一資料線和該第二資料線之間， 在資料讀出時以按照該第一資料線之電壓之驅動力將該第 二資料線驅動至既定電壓； 該讀出電路包括第一及第二電晶體，在該第二資料線 和供給該既定電壓之節點之間串聯； 該第二電晶體之閘極和該第一資料線連接； 半導體記憶裝置還包括： 行選擇線，和該第一電晶體之閘極連接；及 信號位準變換電路，在該行選擇線非活化期間，設定 該行選擇線上之信號，使得該第一電晶體之臨限值電壓變 大。 1 3. —種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第二資料線，和該第一資料線成階層的設置；
    2075-5577-PF(Nl).ptd 第65頁 594751 六、申請專利範圍 内部節點； 電源節點，供給既定電壓；以及 讀出電路，設於該第一資料線和該第二資料線之間， 在資料讀出時以按照該第一資料線之電壓之驅動力將該第 二資料線和該内部節點在電氣上連接； 該讀出電路包括第一及第二電晶體，在該第二資料線 和該内部節點之間串聯； 該第二電晶體之閘極和該第一資料線連接； 該第一電晶體，在該資料讀出時，按照位址選擇結果 變成導通； 半導體記憶裝置還包括電流切斷電路，設於該内部節 點和該電源節點之間，在既定期間，強迫的切斷該内部節 點和該電源節點之間之電流路徑。 14. 一種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第二資料線，和該第一資料線成階層的設置；以及 讀出寫入電路，設於該第一資料線和該第二資料線之 間； 該讀出寫入電路包括第一電晶體，在資料存取時將該 第一資料線和該第二資料線在電氣上連接； 半導體記憶裝置還包括電流切斷電路，在既定期間， 強迫的切斷該第一資料線和該第二資料線之間之電流路
    2075-5577-PF(Nl).ptd 第66頁 594751 六、申請專利範圍 徑。 1 5. —種半導體記憶裝置，包括： 複數記憶體單元； 第一資料線，按照字元線之活化，和該複數記憶體單 元之中之被選擇之一個在電氣上連接； 第二資料線，和該第一資料線成階層的設置；以及 讀出寫入電路，設於該第一資料線和該第二資料線之 間； 該讀出寫入電路包括電晶體，在資料存取時將該第一 資料線和該第二資料線在電氣上連接， 半導體記憶裝置還包括： 行選擇線，和該電晶體之閘極連接；及 信號位準變換電路，在該行選擇線非活化期間，設定 該行選擇線上之信號，使得該電晶體之臨限值電壓變大。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006338793A (ja) * 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置
JP5291593B2 (ja) * 2009-10-21 2013-09-18 ラピスセミコンダクタ株式会社 半導体記憶装置
JP2011197792A (ja) * 2010-03-17 2011-10-06 Hitachi Ltd 管理装置及び管理方法
CN103426466B (zh) * 2012-05-25 2016-12-14 安凯(广州)微电子技术有限公司 一种动态随机存取存储器的控制方法、装置和设备
US8947963B2 (en) * 2013-01-11 2015-02-03 Apple Inc. Variable pre-charge levels for improved cell stability
KR102389232B1 (ko) * 2015-10-16 2022-04-22 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 시스템
KR20170059616A (ko) * 2015-11-23 2017-05-31 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
CN110021327B (zh) * 2018-01-10 2021-01-12 力旺电子股份有限公司 由差动存储器胞组成的非易失性存储器
US10720193B2 (en) 2018-09-28 2020-07-21 Apple Inc. Technique to lower switching power of bit-lines by adiabatic charging of SRAM memories
CN110164487A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种动态随机存储器的架构
US12068054B2 (en) * 2021-09-03 2024-08-20 Meta Platforms Technologies, Llc SRAM design for energy efficient sequential access

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4460979A (en) * 1982-05-19 1984-07-17 Honeywell Inc. Memory cell
JPH08203268A (ja) 1995-01-27 1996-08-09 Hitachi Ltd ダイナミック型ｒａｍ

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