CN1494083A - 非数据存取时低耗电的半导体存储装置 - Google Patents

非数据存取时低耗电的半导体存储装置 Download PDF

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CN1494083A
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Abstract

本发明旨在提供一种能够降低等待期间与刷新期间的电力消耗的半导体存储装置，该装置中设有：多个存储单元；响应字线的激活，与在多个存储单元中一个选择的单元电连接的第一数据线/BLM；相对于第一数据线/BLM分级设置的第二数据线IOR；设置在第一数据线/BLM和第二数据线IOR之间的、在读出数据时用基于第一数据线电压的驱动力，将第二数据线IOR驱动到固定电压GND的读出电路RG；按照预充电/均衡指示，向第二数据线提供预定电压Vcc的电压供给控制电路30。该电压供应控制电路30中包含，在数据读出期间以外的预定期间，将第二数据线与预定电压断开的电压供给停止电路30c、30d。

Description

非数据存取时低耗电的半导体存储装置
技术领域
本发明涉及半导体存储装置，尤其涉及与外部时钟同步动作的半导体存储装置。
背景技术
近几年，在数据处理领域等，为了高速且低耗电地处理数据，在同一个半导体芯片上集成存储器和微处理器等逻辑器件的系统LSI(Large Scale Integrated Circuit：大规模集成电路)被广泛采用。该系统LSI，与传统的把个别存储器和逻辑器件焊接在印刷电路板上的系统相比，具有以下优点。
(1)信号布线的负载，比印刷电路板上的布线小，因此，能够高速地传送数据信号。
(2)由于不受存储器引线端子数的限制，存储器和逻辑器件之间的数据总线宽度能够取得较大，从而能够提高数据传送速度。
(3)与在印刷电路板上配置单个元件的结构相比，在系统LSI上能够集成各种构成元件，因此，能够使系统LSI小型化，能够实现小型轻量的系统
(4)作为在系统LSI芯片上形成的构成元件，能够配置经程序库化的电路，能够改善设计效率。
基于以上所述的理由，在各种领域系统LSI被广泛采用。作为集成在系统LSI内的存储器，可以例举DRAM(Dynamic Random AccessMemory：动态随机存取存储器)、SRAM(Static Random AccessMemory：静态随机存取存储器)和快速EEPROM(Electriically ErasableAnd Programmable Read Only Memory：电可擦可编程只读存储器)等。作为集成在系统LSI内的逻辑器件，可以例举进行控制和处理的处理器、A/D(Analog-to-Digital：模拟-数字)转换电路等进行模拟处理和专用逻辑处理的逻辑电路等。
在上述的集成于系统LSI的存储器中，一般采用能够在相同的集成度上实现更大容量的DRAM。
图37是表示集成在DRAM内的IO分离型数据读出电路200的结构的电路图。
如图37所示，数据读出电路200中设有：位线BL和/BL、读出数据线/IOR和IOR、位线预充电/均衡电路P/E、响应读出列选择线CSLR上的信号以及位线BL和/BL上的电压电平，把读出数据线/IOR和IOR分别与接地电压GND电连接的读出门RG。这里，可以把信号和信号线的二值状态即高电压状态(电源电压Vcc)和低电压状态(接地电压GND)，称为“H电平”和“L电平”。
在位线均衡信号BLEQ为H电平期间，位线预充电/均衡电路P/E分别把位线BL和/BL预充电并均衡到中间电压VBL(＝Vcc/2)上。
读出门RG包括：在读出数据线/IOR和接地电压GND之间串联连接的N沟道MOS晶体管TGc和TGe；在读出数据线IOR和接地电压GND之间串联连接的N沟道MOS晶体管TGd和TGf。
N沟道MOS晶体管TGe和TGf的栅极，分别与位线BL和/BL连接。在N沟道MOS晶体管TGc和TGd的栅极，被分别输入读出列选择线CSLR上的信号。
数据读出电路200中还设有：将位线BL和/BL之间的微小电位差放大的读出放大器电路SA，将读出数据线/IOR和IOR之间的微小电位差的幅度放大的前置放大器PA，以及读出数据线预充电/均衡电路EQ。
在读出数据线均衡信号/IOREQ为L电平期间，读出数据线预充电/均衡EQ分别把读出数据线/IOR和IOR预充电并均衡到电源电压Vcc。
在数据读出电路200，即使是不从所期望的存储单元(以下，也可以称之为选择存储单元)读出数据的等待期间和自刷新期间，位线BL和/BL被预充电到中间电压VBL，读出数据线/IOR和IOR被预充电到电源电压Vcc。因此，尽管读出列选择线CSLR上的信号为L电平，N沟道MOS晶体管TGc和TGd的漏极和源极电压电平也分别被设于电源电压Vcc和接地电压GND。因此，在N沟道MOS晶体管TGc和TGd的漏极和源极之间，分别流过截止漏电流。
例如在日本专利申请特开平8-203268号公报的10-14页中所公开的技术(以下，称为传统技术)，即通过减小如上所述的晶体管的截止漏电流来减小DRAM的等待期间或自刷新期间的耗电。但是，在传统技术中，不能完全切断晶体管的截止漏电流。
一般来说，在DRAM中，等待期间或者自刷新期间，由于以上原因发生晶体管截止漏电流。尤其是，在集成了作为存储器的DRAM的系统LSI中，由于IO线一般为几百根，因此，流过该IO线的截止漏电流也变大，与此同时，等待期间或者自刷新期间的耗电也具有逐渐变大的趋势。
发明内容
本发明的目的在于，提供一种在不对数据进行存取的预定期间能够通过使设于数据线和位线之间的晶体管的截止漏电流完全切断，降低电力消耗的半导体存储装置。
本发明的存储装置主要包括：多个存储单元；响应字线的激活与多个存储单元中被选择的一个单元电连接的第一数据线；相对于第一数据线分级设置的第二数据线；设置在第一数据线和第二数据线之间，并在数据读出时用基于第一数据线电压的驱动力，将第二数据线驱动到固定电压的读出电路；用于按照预充电/均衡指示，向第二数据线提供预定电压的电压供给控制电路。该电压供给控制电路包括，在数据读出时以外的预定期间，切断第二数据线与预定电压之间的电压供给停止电路。
依据本发明的另一方面，半导体存储装置包括：多个存储单元；响应字线的激活与在多个存储单元中被选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置的第二数据线；设置在第一数据线和第二数据线之间，在数据存取时将第一数据线和第二数据线电连接的开关电路；以及按照预充电/均衡指示，向第二数据线提供第二预定电压的电压供给控制电路。电压供给控制电路包括在数据存取时以外的预定期间切断第二数据线与预定电压之间的电压供给的停止电路。
因此，本发明的主要优点在于，在不对数据进行存取的预定期间，能够通过使设置在第一数据线和第二数据线之间的晶体管的截止漏电流完全被阻断，实现降低耗电的半导体存储装置。
依据本发明的又一方面，半导体存储装置包括：多个存储单元；多个第一数据线；多个分别相对于多个第一数据线分级设置的第二数据线；分别设置在多个第一数据线和多个第二数据线之间的、在数据读出时用对应于多个第一数据线中的每个数据线电压的驱动力使对应于多个第一数据线中的每个数据线的第二数据线驱动到固定电压的多个读出电路；提供预定电压的电源节点；电压供给线；设置在电源节点和电压供给线之间的、在数据读出时使电源节点和电压供给线电连接的电压供给停止电路；以及对应多个第二数据线中的每个数据线设置的、按照预充电/均衡指示使电压供给线和多个第二数据线电连接的多个电压供给控制电路。电压供给停止电路，在数据读出时以外的预定期间，切断电源节点和电压供给线之间的连接；另外，在多个第一数据线中被选择的一个数据线，响应字线的激活，与在多个存储单元中被选择的一个存储单元电连接。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；多个第一数据线；分别相对于多个第一数据线分级设置的多个第二数据线；分别设置在多个第一数据线和多个第二数据线之间的、在数据存取时使对应的第一数据线和对应的第二数据线电连接的多个开关电路；提供预定电压的电源节点；电压供给线；对应多个第二数据线中的每个数据线设置的、按照预充电/均衡指示使电压供给线和多个第二数据线电连接的多个电压供给控制电路；以及在数据存取时以外的预定期间切断电源节点和电压供给线之间的连接的电压供给停止电路。响应字线的激活，多个第一数据线中被选择的一个数据线与在多个存储单元中被选择的一个存储单元电连接。
因此，本发明的另一优点在于，通过控制从一个电源节点向多个电压供给控制电路的电压供给，实现能降低耗电的半导体存储装置。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；响应字线的激活，与在多个存储单元中被选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置的第二数据线；以及设置在第一数据线和第二数据线之间的、在数据读出时用按照第一数据线电压的驱动力将第二数据线驱动到预定电压的读出电路。读出电路包括在第二数据线与提供预定电压的节点之间串联连接的第一晶体管和第二晶体管，第二晶体管的栅极与第一数据线连接，第一晶体管，在数据读出时，响应地址选择结果而导通；半导体存储装置中，还包括在预定期间强制切断第二数据线和节点之间的电流通路的电流阻断电路。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；响应字线的激活，与在多个存储单元中被选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置第二数据线；以及设置在第一数据线和第二数据线之间的、在数据读出时用按照第一数据线电压的驱动力将第二数据线驱动到预定电压的读出电路。读出电路包括在第二数据线与提供预定电压的节点之间串联连接的第一晶体管和第二晶体管；第二晶体管的栅极与第一数据线连接；半导体存储装置中还包括：与第一晶体管的栅极连接的列选择线；在列选择线的非激活期间，把列选择线上的信号设定在使第一晶体管的阈值电压变大的信号上的信号电平转换电路。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；响应字线的激活与在多个存储单元中被选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置的第二数据线；内部节点；提供预定电压的电源节点；设置在第一数据线和第二数据线之间的、在数据读出时用按照第一数据线电压的驱动力使第二数据线与内部节点电连接的读出电路。读出电路中包括，在第二数据线与内部节点之间串联连接的第一晶体管和第二晶体管；第二晶体管的栅极，与第一数据线连接；第一晶体管在数据读出时，响应地址选择结果而导通；半导体存储装置中还包括电流阻断电路，该电流阻断电路设置在内部节点与电源节点之间，在预定期间强制切断内部节点和电源节点之间的电流通路。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；响应字线的激活，与在多个存储单元中被选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置的第二数据线；设置在第一数据线和第二数据线之间的读出/写入电路。读出/写入电路中包括在数据存取时电连接第一数据线和第二数据线的第一晶体管；半导体存储装置中还包括，在预定期间强制切断第一数据线和第二数据线之间的电流通路的电流阻断电路。
依据本发明的再一方面，半导体存储装置包括：多个存储单元；响应字线的激活，与多个存储单元中选择的一个存储单元电连接的第一数据线；相对于第一数据线分级设置第二数据线；设置在第一数据线和第二数据线之间的读出/写入电路。读出/写入电路中包括，在数据存取时电连接第一数据线和第二数据线的晶体管；半导体存储装置中还包括：与晶体管的栅极连接的列选择线；在列选择线的非激活期间，把列选择线上的信号设定在使晶体管的阈值电压变大的信号上的信号电平转换电路。
因此，本发明的另一优点是，在不对数据进行存取的预定期间，通过使设置在第一数据线和第二数据线之间的晶体管的截止漏电流完全切断，能够实现低耗电的半导体存储装置。
附图说明
图1是表示设在DRAM内部的系统LSI结构之一例的概略图。
图2是表示IO分离型存储阵列结构的概略图。
图3是表示依据第一实施例的图2所示的读出放大器带(senseamplifier band)内的一个IO分离型读出放大器构成电路之结构的电路图。
图4是表示依据第一实施例的存储阵列内的IO分离型读出数据线预充电/均衡电路之结构的电路图。
图5是说明依据第一实施例的存储阵列内的读出放大器构成电路和读出数据线预充电/均衡电路的数据读出动作的动作波形图。
图6是表示依据第一实施例之第一变更例的存储阵列内的IO分离型读出数据线预充电/均衡电路之结构的电路图。
图7是说明依据第一实施例之第一变更例的存储阵列内的IO分离型读出放大器构成电路和读出数据线预充电/均衡电路的数据读出动作的动作波形图。
图8至图14是表示分别依据第一实施例之第二变更例至第八变更例的存储阵列内的IO分离型读出数据线预充电/均衡电路之结构的电路图。
图15是表示依据第二实施例的图1所示的行与列解码器内的电压转换电路之结构的电路图。
图16是表示依据第三实施例的图2所示的读出放大器带内的一个IO分离型读出放大器构成电路之结构的电路图。
图17和图18是表示分别依据第三实施例之第一变更例和第二变更例的图2所示的读出放大器带内的一个IO分离型读出放大器构成电路之结构的电路图。
图19是表示依据第四实施例的图2所示的读出放大器带内的一个IO分离型读出放大器构成电路之结构的电路图。
图20和图21是表示分别依据第四实施例之第一变更例和第二变更例的图2所示的读出放大器带内的一个IO分离型读出放大器构成电路之结构的电路图。
图22是表示依据第五实施例的IO共用型存储阵列之结构的概略图。
图23是表示依据第五实施例的图22所示的读出放大器带内的一个IO共用型读出放大器构成电路之结构的电路图。
图24是表示依据第五实施例的存储阵列内的IO共用型数据线预充电/均衡电路之结构的电路图。
图25至图32是表示分别依据第五实施例之第一变更例至第八变更例的存储阵列内的IO共用型数据线预充电/均衡电路之结构的电路图。
图33是表示依据第六实施例的图1所示的行与列解码器内的信号电平转换电路之结构的电路图。
图34是表示依据第七实施例的图22所示的读出放大器带内的一个IO共用型读出放大器构成电路之结构的电路图。
图35和图36是表示分别依据第七实施例之第一变更例和第二变更例的图22所示的读出放大器带内的一个IO共用型读出放大器构成电路之结构的电路图。
图37是表示集成在DRAM内的IO分离型数据读出电路之结构的电路图。
具体实施方式
以下，参照附图对本发明的实施例进行说明。在图中相同的符号表示相同或相当的部分。
[第一实施例]
参照图1，系统LSI1000中包括：以行列状配置的多个存储单元形成的存储阵列MA0和MA1；分别对应于存储阵列MA0和MA1设置的、用于选择指定所对应存储阵列MA0和MA1地址的行与列的行与列解码器YX0和YX1。在以下说明中，把存储阵列MA0和MA1统称为存储阵列MA，把行与列解码器YX0和YX1统称为行与列解码器YX。
系统LSI1000中还包括：分别对应于存储阵列MA0和MA1设置的、通过行与列解码器YX0和YX1选择的存储单元列和用于进行数据收发的数据通路DP0和DP1；用于控制向存储阵列MA0和MA1的数据存取动作的控制电路CG和逻辑电路LG。
数据通路DP0和DP1分别经由数据总线DB0和DB1与逻辑电路LG连接。控制电路CG经由控制总线CTB与逻辑电路LG连接。如图1所示，数据总线DB0和DB1分别把128位的写入数据(D)和128位的读出数据(Q)，在数据通路DP0与逻辑电路LG之间和数据通路DP1与逻辑电路LG之间进行传送。
参照图2，存储阵列MA包括列方向排列的8个行块R#0-R#7。行块R#0-R#7中的各行块都含有行方向排列的4个存储单元块MCB。各存储单元块MCB都含有存储单元MC。图2中，代表性地表示了一个存储单元MC，但是，实际上对于每个存储器块MCB来说，在行与列上以位线(未作图示)和字线为单位配置多个同样的存储单元MC。以下，把存储单元MC简称为存储单元。
存储阵列MA中还包括读出放大器带SB#0-SB#8。读出放大器带SB#0-SB#7分别设置在R#0-R#7列方向的上侧，读出放大器带SB#8设置在行块R#7列方向的下侧。
存储阵列MA中还包括，分别配置于读出放大器带SB#0-SB#8的8位的读出列选择线CSLR和8位的写入列选择线CSLW。因此，在存储阵列MA中配置了72根读出列选择线CSLR0-CSLR71和72根写入列选择线CSLW0-CSLW71。
在存储阵列MA的行块R#0-R#7中，还分别包括行方向布置的512根字线WL。
存储阵列MA中还包括：读出数据线IOR0-IOR127、读出数据线/IOR0-/IOR127、写入数据线IOW0-IOW127和写入数据线/IOW0-/IOW127。
读出数据线IOR0-IOR127、读出数据线/IOR0-/IOR127、写入数据线IOW0-IOW127和写入数据线/IOW0-/IOW127，分别以32根为单位，并对应于在列方向排列的存储单元块MCB配置。
以下，把读出列选择线CSLR0-CSLR71、写入列选择线CSLW0-CSLW71、读出放大器带SB#0-SB#8、读出数据线/IOR0-/IOR127和读出数据线IOR0-IOR127以及写入数据线/IOW0-/IOW127和写入数据线IOW0-IOW127，分别统称为读出列选择线CSLR、写入列选择线CSLW、读出放大器带SB#、读出数据线/IOR和IOR以及写入数据线/IOW和IOW。
另外，在表示特定的读出列选择线CSLR、写入列选择线CSLW、读出放大器带SB#、读出数据线/IOR和IOR、写入数据线/IOW和IOW以及字线WL时，在这些符号上附加数字，例如：读出列选择线CSLR1、写入列选择线CSLW1、读出放大器带SB#1、读出数据线/IOR1和IOR1、写入数据线/IOW1和IOW1以及字线WL1。
存储阵列MA中还包括均衡电路组100。均衡电路组100中包含对应于以32根为单位的读出数据线/IOR和IOR的一端设置的读出数据线预充电/均衡电路(未作图示)。
存储阵列MA中还包括配置在均衡电路组100的行方向上的节点N#。节点N#传送读出数据线均衡信号/IOREQ，该信号分别对读出数据线/IOR和IOR以及写入数据线/IOW和IOW进行均衡和预充电。
参照图3，读出放大器构成电路110中包括：位线分离门BGU、位线分离门BGL、读出放大器电路SA、写入门WG、读出门RG、预充电/均衡电路P/E、读出列选择线CSLR以及写入列选择线CSLW。
读出放大器电路SA没置在位线BLM和/BLM之间。读出放大器电路SA通过位线分离门BGU的动作，与上侧的存储单元块的位线RLU和/BLU电连接。而且，读出放大器电路SA通过位线分离门BGL的动作，与下侧的存储单元块的位线BLL和/BLL电连接。
读出放大器电路SA包括：P沟道MOS晶体管PQ1、PQ2和PQ3；以及N沟道MOS晶体管NQ1、NQ2和NQ3。P沟道MOS晶体管PQ1和PQ2，在位线BLM和位线/BLM之间串联连接。P沟道MOS晶体管PQ1和PQ2的栅极，分别与读出节点SNb和SNa连接。P沟道MOS晶体管PQ3设置在电源电压Vcc和P沟道MOS晶体管PQ1和PQ2的连接节点之间。在P沟道MOS晶体管PQ3的栅极上，输入读出放大器激活信号/SOP。
N沟道MOS晶体管NQ1和NQ2，在位线BLM和位线/BLM之间串联连接。N沟道MOS晶体管NQ1和NQ2的栅极，分别与读出节点SNb和SNa连接。N沟道MOS晶体管NQ3设置在N沟道MOS晶体管NQ1与NQ2的连接节点和接地电压GND之间。在N沟道MOS晶体管NQ3的栅极上，输入读出放大器激活信号SON。而且，读出放大器激活信号/SOP和读出放大器激活信号SON是互补的信号。
读出放大器电路SA具有：依据互补的信号即读出放大器激活信号/SOP和SON，并通过读出节点SNa和SNb，检测、放大、锁存选择存储单元的数据的功能。
位线分离门BGU包括N沟道MOS晶体管TX1和TX2。N沟道MOS晶体管TX1设置在位线BLU和位线BLM之间。N沟道MOS晶体管TX2设置在位线/RLU和位线/BLM之间。在N沟道MOS晶体管TX1和TX2的栅极上，输入位线分离指示信号BLIU。因此，位线分离门BGU响应H电平的位线分离指示信号BLIU，使位线BLU和位线BLM电连接，使位线/BLU和位线/BLM电连接。
位线分离门BGL包括N沟道MOS晶体管TX3和TX4。N沟道MOS晶体管TX3设置在位线BLM和位线BLL之间。N沟道MOS晶体管TX4设置在位线/BLM和位线/BLL之间。在N沟道MOS晶体管TX3和TX4的栅极上，输入位线分离指示信号BLIL。因此，位线分离门BGL响应H电平的位线分离指示信号BLIL，使位线BLM和/BLM与位线BLL和/BLL电连接。
写入门WG包括传输门TGa和TGb。传输门TGa和TGb的源极分别与位线BLM和/BLM连接。传输门TGa和TGb的漏极分别与写入数据线/IOW和IOW连接。在传输门TGa和TGb的栅极上，输入写入列选择线CSLW上的信号。也就是说，写入门WG具有响应写入列选择线CSLW上的信号，使写入数据线/IOW和IOW分别与读出节点SNb和SNa电连接的功能。
读出门RG包括：在读出数据线/IOR和接地电压GND之间串联连接的N沟道MOS晶体管TGc和TGe；在读出数据线IOR和接地电压GND之间串联连接的N沟道MOS晶体管TGd和TGf。在N沟道MOS晶体管TGc和TGd的栅极上，输入读出列选择线CSLR上的信号。N沟道MOS晶体管TGe和TGf的栅极分别与位线BLM和/BLM连接。
因此，读出门RG具有如下功能：依据读出列选择线CSLR上的信号和读出节点SNa和SNb上的信号电位，使N沟道MOS晶体管TGc和TGe或者N沟道MOS晶体管TGd和TGf导通，使读出数据线/IOR和IOR中的一方设定在接地电压GND上。
预充电/均衡电路P/E中包括N沟道MOS晶体管TGg、TGh和TGi。N沟道MOS晶体管TGg设置在位线BLM和位线/BLM之间。N沟道MOS晶体管TGh和TGi，在位线BLM和位线/BLM之间串联连接。在N沟道MOS晶体管TGg、TGh和TGi的栅极上，输入位线均衡信号BLEQ。在N沟道MOS晶体管TGh和TGi的连接节点上，提供中间电压VBL(＝Vcc/2)。
因此，预充电/均衡电路P/E具有如下功能：依据位线均衡信号BLEQ，使连接在位线BLM和/BLM的读出节点SNa和SNb预充电和均衡到中间电压VBL。
从选择存储单元读出数据时，位线分离指示信号BLIU和BLIL分别输入到位线分离门BGU和BGL。而且，位线BLU、BLM和BLL电连接。位线/BLU、/BLM和/BLL也电连接。因此，只有包括选择存储单元的存储单元块MCB，与读出放大器电路SA电连接。通过读出放大器电路SA，使选择存储单元的数据放大，通过读出门RG使读出数据线/IOR和IOR之间产生电位差。通过前置放大器(未作图示)，将读出数据线/IOR和IOR之间的电位差放大，并作为数据输出到外部。
在选择存储单元上写入数据时，通过写入门WG，写入数据线/IOW和IOW分别与位线BLM和/BLM电连接。与数据读出时相同地，依据位线分离指示信号BLIU和BLIL，位线BLU、BLM和BLL电连接，位线/BLU、/BLM和/BLL电连接。因此，位线BLM和/BLM与选择存储单元电连接。其结果，输入到写入数据线/IOW和IOW的数据，经由位线写入到选择存储单元。
参照图4，读出数据线预充电/均衡电路30包括：在读出数据线/IOR和读出数据线IOR之间串联连接的P沟道MOS晶体管30b、30c、30d和30e；设置在读出数据线/IOR和读出数据线IOR之间的P沟道MOS晶体管30f。在P沟道MOS晶体管30b、30e和30f的栅极上，输入读出数据线均衡信号/IOREQ。在P沟道MOS晶体管30c和30d的栅极上，输入行地址选通信号/RAS。电源电压Vcc提供给P沟道MOS晶体管30c和30d的连接节点。
因此，读出数据线预充电/均衡电路30具有如下功能：响应L电平的读出数据线均衡信号/IOREQ，均衡读出数据线/IOR和IOR。读出数据线预充电/均衡电路30还具有如下功能：响应L电平的读出数据线均衡信号/IOREQ和L电平的行地址选通信号/RAS，将读出数据线/IOR和IOR预充电到电源电压Vcc。
另一方面，读出数据线预充电/均衡电路30具有如下功能：响应H电平的行地址选通信号/RAS，解除读出数据线/IOR和IOR的预充电。读出数据线预充电/均衡电路30还具有如下功能：响应H电平的读出数据线均衡信号/IOREQ，解除对读出数据线/IOR和IOR的均衡和预充电。也就是说，读出数据线预充电/均衡电路30作为电压供给控制电路，响应读出数据线均衡信号/IOREQ和行地址选通信号/RAS等控制信号，对向读出数据线/IOR和IOR的预定电压供给进行控制。
一般来说，从选择存储单元读出数据时，必须使读出数据线/IOR和IOR上产生的微小电位差在前置放大器(未作图示)中放大。因此，除了从选择存储单元读出数据时以外，读出数据线/IOR和IOR始终需要被均衡和预充电。也就是说，除了从选择存储单元读出数据时以外，读出数据线均衡信号/IOREQ始终被维持于L电平。
参照图5，外部输入指令ACT、READ和PRE，被与时钟信号CLK同步地设定为内部指令ACT、READ和PRE。
内部指令ACT是使行地址信号的输入成为可能的信号。内部指令PRE是使行地址信号的输入不能进行的信号。如在t1时刻发出内部指令ACT，则行地址选通信号/RAS在t2时刻被设于L电平。数据读出时，由于读出数据线均衡信号/IOREQ被设于L电平，因此，通过读出数据线预充电/均衡电路30的动作，读出数据线/IOR和IOR开始预充电。其后，响应外部输入地址信号X，字线WL0被选择并设定在H电平。如字线WL0被选择，则读出放大器激活信号SON被设定在H电平，从而读出放大器电路SA被激活。
在t3时刻，如外部输入地址信号Y1输入到系统LSI1000内的行与列解码器YX，那么到t4时刻一直设定在L电平的读出数据线均衡信号/IOREQ被设定在H电平。因此，通过读出数据线预充电/均衡电路30的动作，解除对读出数据线/IOR和IOR的均衡和预充电。与此同时，对应于外部输入地址信号Y1的读出列选择线CSLR0上的信号也被设定在H电平，通过与读出列选择线CSLR0连接的读出放大器电路SA的动作，选择存储单元的微小电位差被放大，选择存储单元的数据被从读出数据线/IOR和IOR输出。
其后，在t5时刻，读出数据线均衡信号/IOREQ和读出列选择线CSLR0上的信号被设定在L电平，通过与读出列选择线CSLR0连接的读出数据线预充电/均衡电路30的动作，再次对读出数据线/IOR和IOR进行均衡和预充电。
在t6时刻，如外部输入地址信号Y2输入到系统LSI1000内的行与列解码器YX，那么t5时刻～t7时刻设定于L电平的读出数据线均衡信号/IOREQ被设定在H电平。因此，对读出数据线/IOR和IOR的均衡和预充电被再次解除。与此同时，对应于外部输入地址信号Y2的读出列选择线CSLR1上的信号也被设定在H电平，并通过与读出列选择线CSLR1连接的读出放大器电路SA的动作，输出选择存储单元的数据。
其后，在t8时刻，读出数据线均衡信号/IOREQ和读出列选择线CSLR1上的信号被设定在L电平，通过与读出列选择线CSLR0连接的读出数据线预充电/均衡电路30的动作，读出数据线/IOR和IOR再次被均衡和预充电。其后，在t9时刻，如内部指令PRE发出，那么t2时刻～t10时刻设定在L电平的行地址选通信号/RAS被设定在H电平。
因此，期间T1、T2和T3成为读出数据线/IOR和IOR的均衡和预充电期间。其结果，在期间T1、T2和T3以外的读出数据线均衡信号/IOREQ设定在H电平的期间，即在读出列选择线CSLR的非激活期间，通过读出数据线预充电/均衡电路30的动作，对应于读出列选择线CSLR的读出数据线/IOR和IOR的均衡和预充电被解除。
因此，读出数据线/IOR和IOR上的电荷，分别经由读出门RG内的晶体管TGc和TGe及晶体管TGd和TGf进行放电。其结果，读出数据线/IOR和IOR上的电荷不移动，从而读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
在行地址选通信号/RAS设定在H电平期间，也就是在行地址选通信号/RAS设于L电平的期间以外的自刷新期间和等待期间，通过读出数据线预充电/均衡电路30的动作，对应于读出列选择线CSLR的读出数据线/IOR和IOR的预充电被解除。
因此，读出数据线/IOR和IOR上的电荷，分别经由读出门RG内的晶体管TGc和TGe及晶体管TGd和TGf进行放电。其结果，读出数据线/IOR和IOR上的电荷不移动，从而读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
另外，从行地址选通信号/RAS设定在L电平，到所期望的读出列选择线CSLR被选择，需要一点时间，因此，如果在该时间内，对读出数据线/IOR和IOR进行均衡和预充电，则就能毫无问题地从选择存储单元读出数据。
如上所说明，在依据第一实施例的IO分离型存储阵列MA中，读出列选择线CSLR的非激活期间，尤其是在该期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，读出数据线/IOR和IOR上的电荷被放电，读出门RG内的晶体管TGc和TGd的漏电流被切断。其结果，能够降低存储阵列即半导体存储装置的耗电。
[第一实施例之第一变更例]
参照图6，读出数据线预充电/均衡电路30与依据第一实施例的图4所示读出数据线预充电/均衡电路30相比，其不同之处在于：在P沟道MOS晶体管30c和30d的栅极上不是输入的行地址选通信号/RAS，而是输入自刷新信号SELFREF。除此之外，与依据第一实施例的读出数据线预充电/均衡电路30，在结构和功能上相同，因此，不重复作详细说明。
参照图7，外部输入指令SREF是将自刷新信号SELFREF设定在H电平的信号，也就是用以开始进行存储阵列MA的自刷新的信号。外部输入指令SREFX是将自刷新信号SELFREF设定在L电平的信号，也就是用以终止存储阵列MA的自刷新的信号。
在t1时刻，如外部输入指令SREF被输入到系统LSI1000内的逻辑电路LG，自刷新信号SELFREF就被设定在H电平。一直到外部输入指令SREFX输入到系统LSI1000内的逻辑电路LG为止，自刷新信号SELFREF的电压电平被保持在控制电路CG内的锁存电路(未作图示)中。其后在T4期间，通过行地址选通信号/RAS、字线WL上的信号和读出放大器激活信号SON，在存储阵列MA内进行自刷新。自刷新中，通过控制电路CG内的内部计数器(未作图示)增加或减少行地址，将所有的字线WL和读出放大器SA激活。另外，自刷新通过控制电路CG内的振荡电路(未作图示)以规定的周期进行，与外部时钟无关地。
在自刷新期间，由于不需要从读出数据线/IOR和IOR输出数据，因此，读出列选择线CSLR上的信号和读出数据线均衡信号/IOREQ被设于L电平。
在T4期间以外的T3和T5期间中，由于不进行自刷新，所以，自刷新信号SELFREF被设定在L电平。因此，在自刷新信号SELFREF被设定在H电平的期间，也就是在自刷新期间，通过读出数据线预充电/均衡电路30的动作，解除对应于读出列选择线CSLR的读出数据线/IOR和IOR的预充电。
因此，读出数据线/IOR和IOR上的电荷，分别经由读出门RG内的晶体管TGc和TGe及晶体管TGd和TGf放电。其结果，读出数据线/IOR和IOR上的电荷不移动，从而读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第一变更例的存储阵列MA，在读出列选择线CSLR的非激活期间，尤其是在该期间内的自刷新期间，能够实现第一实施例的存储阵列MA所具有的效果。
[第一实施例之第二变更例]
参照图8，读出数据线预充电/均衡电路30，与图4所示的读出数据线预充电/均衡电路30相比的不同之处在于：在P沟道MOS晶体管30c和30d的栅极上不是输入行地址选通信号/RAS，而是输入通过OR电路35对行地址选通信号/RAS和自刷新信号SELFREF进行了逻辑或运算后得到的信号。除此之外，与图4所示的的读出数据线预充电/均衡电路30在结构和功能上相同，因此不重复进行详细说明。
因此，在第一实施例之第二变更例中，在非数据存取且行地址选通信号/RAS或者自刷新信号SELFREF为H电平时，也就是说，在待机和自刷新期间，与依据第一实施例的读出数据线预充电/均衡电路30的动作相同，读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第二变更例的存储阵列MA，在读出列选择线CSLR的非激活期间，尤其是在该期间内的待机和自刷新期间，能够获得依据第一实施例的存储阵列MA所具有的效果。
[第一实施例之第三变更例]
参照图9，读出数据线预充电/均衡电路31包括：在读出数据线/IOR和读出数据线IOR之间串联连接的P沟道MOS晶体管31b和31c；以及设置在读出数据线/IOR和读出数据线IOR之间的P沟道MOS晶体管31d。在P沟道MOS晶体管31b、31c和31d的栅极上，输入通过OR电路40对行地址选通信号/RAS和读出数据线均衡信号/IOREQ作了逻辑或运算后得到的信号。电源电压Vcc被供给P沟道MOS晶体管31b和31c的连接节点。
也就是说，读出数据线预充电/均衡电路31具有如下功能：响应L电平的行地址选通信号/RAS和L电平的读出数据线均衡信号/IOREQ，对读出数据线/IOR和IOR进行均衡和预充电。
另一方面，读出数据线预充电/均衡电路31具有如下功能：响应H电平的行地址选通信号/RAS或者H电平的读出数据线均衡信号/IOREQ，解除对读出数据线/IOR和IOR的均衡和预充电。
因此，在第一实施例之第三变更例中，非数据存取且行地址选通信号/RAS为H电平时，也就是说，在读出列选择线CSLR的非激活期间，尤其是在该期间的自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，与依据第一实施例的读出数据线预充电/均衡电路30的动作相同，读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，在依据第一实施例之第三变更例的存储阵列MA中，尽管依据第一实施例之第三变更例的读出数据线预充电/均衡电路31由比依据第一实施例的读出数据线预充电/均衡电路30少的元件构成，但是，能够降低存储阵列即半导体存储装置的耗电。
[第一实施例之第四变更例]
参照图10，依据第一实施例之第四变更例的读出数据线预充电/均衡电路31，与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31相比较，不同之处在于：在P沟道MOS晶体管31b、31c和31d的栅极上，不输入通过OR电路40对行地址选通信号/RAS和读出数据线均衡信号/IOREQ作了逻辑或运算后得到的信号，而代之以输入通过OR电路40对自刷新信号SELFREF和读出数据线均衡信号/IOREQ作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31的相同，因此不重复其详细说明。
因此，在第一实施例之第四变更例中，非数据存取且自刷新信号SELFREF为H电平时，也就是说，在读出列选择线CSLR的非激活期间，尤其是在该期间的自刷新期间，与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31的动作相同，读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第四变更例的存储阵列MA，在读出列选择线CSLR的非激活期间，尤其是在该期间的自刷新期间，能够获得依据第一实施例之第三变更例的存储阵列MA所具有的效果。
[第一实施例之第五变更例]
参照图11，依据第一实施例之第五变更例的读出数据线预充电/均衡电路31，与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31相比较，不同之处在于：在P沟道MOS晶体管31b、31c和31d的栅极上，不输入通过OR电路40对行地址选通信号/RAS和读出数据线均衡信号/IOREQ作了逻辑或运算后得到的信号，而代之以输入通过OR电路40对行地址选通信号/RAS、读出数据线均衡信号/IOREQ和自刷新信号SELFREF作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31的相同，因此不重复其详细的说明。
因此，在第一实施例之第五变更例中，在非数据存取且行地址选通信号/RAS或自刷新信号SELFREF为H电平时，也就是说，在读出列选择线CSLR的非激活期间，尤其是在该期间内的等待期间和自刷新期间，与依据第一实施例之第三变更例中的读出数据线预充电/均衡电路31的动作相同，读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第五变更例的存储阵列MA，在读出列选择线CSLR的非激活期间，尤其是在该期间的等待期间和自刷新期间，能够获得依据第一实施例之第三变更例的存储阵列MA所具有的效果。
[第一实施例之第六变更例]
参照图12，读出数据线预充电/均衡电路EQ0包括：在读出数据线/IOR0和读出数据线IOR0之间串联连接的P沟道MOS晶体管32b和32c；以及设置在读出数据线/IOR0和读出数据线IOR0之间的P沟道MOS晶体管32d。在P沟道MOS晶体管32b、32c和32d的栅极上，输入读出数据线均衡信号/IOREQ。经由P沟道MOS晶体管50和节点NV，将电源电压Vcc供给P沟道MOS晶体管32b和32c的连接节点。在P沟道MOS晶体管50的栅极上，输入行地址选通信号/RAS。在行方向上排列了n+1个(n：自然数)与读出数据线预充电/均衡电路EQ0的结构相同的电路。也就是说，从一个电源电压经由节点NV，向读出数据线预充电/均衡电路EQ0-Eqn供给电源电压Vcc。
以下，读出数据线预充电/均衡电路EQ0-Eqn、读出数据线/IOR0-/IORn和读出数据线IOR-IORn，分别统称为读出数据线预充电/均衡电路EQ、读出数据线/IOR和IOR。
n+1个读出数据线预充电/均衡电路EQ中的一个，例如读出数据线预充电/均衡电路Eqn跟读出数据线/IORn和读出数据线IORn相连接。
各读出数据线预充电/均衡电路EQ具有如下的功能：响应L电平的行地址选通信号/RAS和L电平的读出数据线均衡信号/IOREQ，给对应的读出数据线/IOR和IOR预充电。而且，各读出数据线预充电/均衡电路EQ还具有如下的功能：响应L电平的读出数据线均衡信号/IOREQ，将对应的读出数据线/IOR和IOR加以均衡。
另一方面，各读出数据线预充电/均衡电路EQ具有如下的功能：响应H电平的行地址选通信号/RAS，解除对n+1组的读出数据线/IOR和IOR的预充电。各读出数据线预充电/均衡电路EQ还具有如下的功能：响应H电平的读出数据线均衡信号/IOREQ，解除对n+1组的读出数据线/IOR和IOR的均衡。
因此，在第一实施例之第六变更例中，在非数据存取且行地址选通信号/RAS为H电平时，即在自刷新期间内行地址选通信号/RAS设于L电平期间以外的期间和等待期间，停止向各读出数据线预充电/均衡电路EQ供给电压Vcc。因此，在读出列选择线CSLR的非激活期间，尤其是在该期间内的、自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，与依据第一实施例的读出数据线预充电/均衡电路30的动作相同，对应于各读出数据线预充电/均衡电路EQ的读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，从一个电源经由P沟道MOS晶体管50，向存储阵列MA内的依据第一实施例之第六变更例的各读出数据线预充电/均衡电路EQ提供电源电压Vcc。因此，能够实现通常提供有电源电压Vcc的依据第一实施例之第三变更例的读出数据线预充电/均衡电路31所具有的效果，而且，在行地址选通信号/RAS被设于L电平期间以外的期间和等待期间，能够进一步降低耗电。
[第一实施例之第七变更例]
参照图13，依据第一实施例之第七变更例的各读出数据线预充电/均衡电路EQ，与图12所示的依据第一实施例之第六变更例的各读出数据线预充电/均衡电路EQ相比较，不同之处在于：在与节点NV连接的P沟道MOS晶体管50的栅极上不是输入的行地址选通信号/RAS，而是输入自刷新信号SELFREF。除此之外，在结构和功能上与图12所示的读出数据线预充电/均衡电路EQ的相同，因此不重复其详细的说明。
因此，在第一实施例之第七变更例中，在非数据存取且自刷新信号SELFREF为H电平时，也就是说，在自刷新期间，电源电压Vcc停止向各读出数据线预充电/均衡电路EQ供给电压。因此，在读出列选择线CSLR的非激活期间，尤其在该期间内的自刷新期间，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的动作相同，对应于各读出数据线预充电/均衡电路EQ的读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第七变更例的存储阵列MA，在自刷新期间，能够获得依据第一实施例之第六变更例的存储阵列MA所具有的效果。
[第一实施例之第八变更例]
参照图14，依据第一实施例之第八变更例的各读出数据线预充电/均衡电路EQ，与图12所示的依据第一实施例之第六变更例的各读出数据线预充电/均衡电路EQ相比较，不同之处在于：在与节点NV连接的P沟道MOS晶体管50的栅极上不是输入行地址选通信号/RAS，而是输入通过OR电路51对行地址选通信号/RAS和自刷新信号SELFREF作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的相同，因此，就不重复其详细说明。
因此，在第一实施例之第八变更例中，在非数据存取且行地址选通信号/RAS或自刷新信号SELFREF为H电平时，也就是说，在行地址选通信号/RAS设于L电平的期间以外的期间和等待期间以及自刷新期间，向各读出数据线预充电/均衡电路EQ的电源电压Vcc供给被停止。因此，在读出列选择线CSLR的非激活期间，尤其是在该期间内的等待期间和自刷新期间，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的动作相同，对应于各读出数据线预充电/均衡电路EQ的读出门RG内的晶体管TGc和TGd的截止漏电流被切断。
如上说明，依据第一实施例之第八变更例的存储阵列MA，在等待期间和自刷新期间，能够获得依据第一实施例之第六变更例的存储阵列MA所具有的效果。
[第二实施例]
参照图15，信号电平转换电路80包括：在电源电压Vcc和负电压VBB之间串联连接的P沟道MOS晶体管83和N沟道MOS晶体管84；在电源电压Vcc和负电压VBB之间串联连接的P沟道MOS晶体管81和N沟道MOS晶体管82；以及反相器85。
在P沟道MOS晶体管83的栅极，输入用以选择所期望的读出列选择线CSLR的读出列选择信号CSLRS。在P沟道MOS晶体管81的栅极，输入读出列选择信号CSLRS的由反相器85将其电平反相后的信号。P沟道MOS晶体管83和N沟道MOS晶体管84的连接节点，与N沟道MOS晶体管82的栅极连接。P沟道MOS晶体管81和N沟道MOS晶体管82的连接节点，与N沟道MOS晶体管84的栅极连接。
信号电平转换电路80中还包括反相器86和87。反相器86把P沟道MOS晶体管81和N沟道MOS晶体管82的连接节点信号的H电平作为Vcc，L电平作为负电压VBB输出。反相器87把反相器86的输出信号的H电平设为Vcc，L电平设为负电压VBB，其输出为读出列选择信号CSLR#。
也就是说，信号电平转换电路80把读出列选择信号CSLRS转换成读出列选择信号CSLR#加以输出。其结果，读出列选择信号CSLR#的H电平和L电平分别可设定为Vcc和负电压VBB。
如通过信号电平转换电路80转换的L电平的读出列选择信号CSLR#被输入到图3中的读出放大器构成电路110的读出列选择线CSLR，那么在读出门RG内的N沟道MOS晶体管TGc和TGd的栅极上被供给负电压VBB。因此，N沟道MOS晶体管TGc和TGd的截止漏电流被阻断。其结果，由于读出放大器构成电路110被集成在存储阵列MA内，因此，能够降低存储阵列MA的耗电。而且，在以下说明的IO分离型读出放大器构成电路内的读出列选择线CSLR上即使被输入L电平的读出列选择信号CSLR#，也能够得到上述的效果。
如上说明，在依据第二实施例的IO分离型存储阵列MA中，通过向读出列选择线CSLR供给负电压VBB的读出列选择信号CSLR#，能够降低半导体存储装置的耗电。
[第三实施例]
(0123)
参照图16，依据第三实施例的读出放大器构成电路120，与依据第一实施例的图3所示读出放大器电路110比较，不同之处在于：还包括了N沟道MOS晶体管61和62，以及反相器63。
读出放大器构成电路120与读出放大器构成电路110相比，不同之处还有：读出门RG内的N沟道MOS晶体管TGc和TGd的背栅极与节点N1连接；在节点N1和接地电压GND之间设置N沟道MOS晶体管61；以及在节点N1和负电压VBB之间设置N沟道MOS晶体管62。
读出放大器构成电路120与读出放大器构成电路110相比，不同之处还有：行地址选通信号/RAS被输入到N沟道MOS晶体管62的栅极；通过反相器63变成行地址选通信号/RAS的反相电平的信号被输入到N沟道MOS晶体管61的栅极。除此之外的结构，与图3所示读出放大器电路110相同，因此不重复其详细说明。在N沟道MOS晶体管62的栅极上输入的行地址选通信号/RAS的L电平电压，由电压电平转换电路(图中未示出)设定于负电压VBB。
因此，读出放大器构成电路120在行地址选通信号/RAS设于L电平期间，把N沟道MOS晶体管TGc和TGd的背栅极的电压设定于接地电压GND。另一方面，读出放大器构成电路120在行地址选通信号/RAS设于H电平期间，也就是在行地址选通信号/RAS设于L电平的期间以外的自刷新期间和等待期间，把N沟道MOS晶体管TGc和TGd的背栅极的电压设定于负电压VBB。如N沟道MOS晶体管TGc和TGd的背栅极的电压设于负电压VBB，则由于N沟道MOS晶体管TGc和TGd的阈值变大，因此，N沟道MOS晶体管TGc和TGd的截止漏电流被阻断。其结果，由于读出放大器构成电路120集成在IO分离型存储阵列MA内，因此，能够降低存储阵列MA的耗电。也就是说，由N沟道MOS晶体管61和62与反相器63构成的电路，具有响应控制信号来阻断N沟道MOS晶体管TGc和TGd的截止漏电流的电流阻断电路的功能。
如上说明，在依据第三实施例的IO分离型存储阵列MA中，在行地址选通信号/RAS设于L电平的期间以外的自刷新期间和等待期间，能够通过把N沟道MOS晶体管TGc和TGd的背栅极的电压设于负电压VBB，降低半导体存储装置的耗电。
[第三实施例之第一变更例]
参照图17，依据第三实施例之第一变更例的读出放大器构成电路120，与依据第三实施例的读出放大器构成电路120相比，不同之处在于：在反相器63和N沟道MOS晶体管62的栅极上不是输入行地址选通信号/RAS，而是输入自刷新信号SELFREF。除此之外，与图16所示的依据第三实施例的读出放大器构成电路120在结构和功能上相同，因此，不重复其详细说明。在N沟道MOS晶体管62的栅极上输入的自刷新信号SELFREF的L电平电压，由电压电平转换电路(未作图示)设于负电压VBB。
因此，在第三实施例之第一变更例中，在自刷新信号SELFREF为H电平时即自刷新期间，N沟道MOS晶体管TGc和TGd的背栅极电压被设于负电压VBB。因此，N沟道MOS晶体管TGc和TGd的截止漏电流被阻断。其结果，由于读出放大器构成电路120集成在IO分离型存储阵列MA内，因此，能够降低存储阵列MA的耗电。
如上说明，依据第三实施例之第一变更例的IO分离型存储阵列MA，能够在自刷新期间获得依据第三实施例的存储阵列MA所具有的效果。
[第三实施例之第二变更例]
参照图18，依据第三实施例之第二变更例的读出放大器构成电路120，与依据第三实施例的读出放大器构成电路120相比，不同之处在于：在反相器63和N沟道MOS晶体管62的栅极上不是输入行地址选通信号/RAS，而是输入通过OR电路64对行地址选通信号/RAS和自刷新信号SELFREF之间作了逻辑或运算后得到的信号。除此之外，在结构和功能上与图16所示的依据第三实施例的读出放大器构成电路120的相同，因此，不重复其详细说明。输入到OR电路64的行地址选通信号/RAS和自刷新信号SELFREF的L电平的电压，分别由电压电平转换电路(未作图示)设定于负电压VBB。其结果，OR电路64的输出信号的L电平电压被设于负电压VBB。
因此，在第三实施例之第二变更例中，在非数据存取时且行地址选通信号/RAS或者自刷新信号SELFREF为H电平时，即在等待期间和自刷新期间，N沟道MOS晶体管TGc和TGd的背栅极电压被设定在负电压VBB。因此，N沟道MOS晶体管TGc和TGd的截止漏电流被阻断。其结果，由于读出放大器构成电路120集成在IO分离型存储阵列MA内，因此，能够降低存储阵列MA的耗电。
如上说明，依据第三实施例之第二变更例的IO分离型存储阵列MA，在等待期间和自刷新期间，能够获得依据第三实施例的存储阵列MA所具有的效果。
[第四实施例]
参照图19，依据第四实施例的读出放大器构成电路130，与依据图3所示第一实施例的读出放大器电路110相比，不同之处在于：还包括N沟道MOS晶体管71和反相器72。
依据第四实施例的读出放大器构成电路130与读出放大器电路110相比，不同之处还有：读出门RG内的N沟道MOS晶体管TGe和TGf的源极不与接地电压GND连接而与节点N2连接；在节点N2和接地电压GND之间设置N沟道MOS晶体管71。
依据第四实施例的读出放大器构成电路130与读出放大器电路110相比，不同之处还有：通过反相器72转换成反相电平信号的行地址选通信号/RAS被输入到N沟道MOS晶体管71的栅极。
因此，依据第四实施例的读出放大器构成电路130，在非数据存取时且行地址选通信号/RAS设于L电平期间，N沟道MOS晶体管TGe和TGf的源极电压被设于接地电压GND。另一方面，读出放大器构成电路130在行地址选通信号/RAS设于H电平的期间，即在自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，N沟道MOS晶体管TGe和TGf的源极变成浮动状态。因此，N沟道MOS晶体管TGc和TGd的截止漏电流消失。其结果，由于读出放大器构成电路130集成在存储阵列MA内，因此，能够降低存储阵列MA的耗电。
再有，在本实施例中，对一个读出放大器构成电路进行了说明，但实际上，节点N2与分别对应于多组读出数据线/IOR和IOR中的各组的读出门RG内的晶体管TGe和TGf的源极连接。
如上说明，依据第四实施例的IO分离型存储阵列MA中，在自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，通过使N沟道MOS晶体管TGe和TGf的源极变成浮动状态，能够降低半导体存储装置的耗电。
[第四实施例之第一变更例]
参照图20，依据第四实施例之第一变更例的读出放大器构成电路130，与依据第四实施例的读出放大器构成电路130相比较，不同之处在于：不在反相器72输入行地址选通信号/RAS，而输入自刷新信号SELFREF。除此之外，在结构和功能上与依据图19所示的第四实施例的读出放大器构成电路130的相同，因此，就不重复其详细说明。
因此，在第四实施例之第一变更例中，非数据存取时且自刷新信号SELFREF为H电平时，即在自刷新期间，N沟道MOS晶体管TGe和TGf的源极变成浮动状态。因此，N沟道MOS晶体管TGc和TGd的截止漏电流消失。其结果，由于读出放大器构成电路130集成在存储阵列MA内，因此，能够降低存储阵列MA的耗电。
如上说明，依据第四实施例之第一变更例的IO分离型存储阵列MA，在自刷新期间，能够获得依据第四实施例的存储阵列MA所具有的效果。
[第四实施例之第二变更例]
参照图21，依据第四实施例之第二变更例的读出放大器构成电路130，与依据第四实施例的读出放大器构成电路130相比较，不同之处在于：不在N沟道MOS晶体管71的栅极经由反相器72输入行地址选通信号/RAS，而输入通过OR电路73在行地址选通信号/RAS和自刷新信号SELFREF之间作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据图19所示的第四实施例的读出放大器构成电路130的相同，因此，不重复其详细说明。
因此，在第四实施例之第二变更例中，非数据存取时且行地址选通信号/RAS或者自刷新信号SELFREF为H电平时，即在等待期间和自刷新期间，N沟道MOS晶体管TGe和TGf的源极变成浮动状态。因此，N沟道MOS晶体管TGc和TGd的截止漏电流消失。其结果，由于读出放大器构成电路130集成在存储阵列MA内，因此，能够降低存储阵列MA的耗电。
如上说明，依据第四实施例之第二变更例的IO分离型存储阵列MA，在等待期间和自刷新期间，能够获得依据第四实施例的存储阵列MA所具有的效果。
[第五实施例]
在以上说明中，对用以从选择存储单元读出数据的读出数据线/IOR和IOR和用以在选择存储单元写入数据的写入数据线/IOW和IOW分开设置的IO分离型存储阵列MA进行了说明，但本发明也可应用于以共同数据线从选择存储单元读出数据和在选择存储单元写入数据的IO共用型存储阵列。
参照图22，存储阵列MA#被集成在图1所示的存储阵列MA0和MA1内。
存储阵列MA#与图2所示的存储阵列MA相比，不同之处在于：不包括写入列选择线CSLW0-CSLW71、写入数据线IOW0-IOW127以及写入数据线/IOW0-/IOW127。
存储阵列MA#与存储阵列MA相比较，不同之处在于：读出列选择线CSLR0-CSLR71由列选择线CSL0-CSL71所代替；读出数据线IOR0-IOR127和读出数据线/IOR0-/IOR127由数据线IO0-IO127和数据线/IOR0-/IOR127所代替；均衡电路组100由均衡电路组100a所代替。
存储阵列MA#与存储阵列MA相比较，不同之处在于：不是由节点N#传送读出数据线均衡信号/IOREQ，而是由节点N##传送数据线均衡信号/IOEQ。除此之外的结构，与图2所示的存储阵列MA相同，因此，不重复其详细说明。
以下，把列选择线CSL0-CSL71统称为列选择线CSL。
参照图23，读出放大器构成电路300与依据第一实施例的图3所示的的读出放大器构成电路110相比，不同之处在于：不包含读出门RG、读出列选择线CSLR以及读出数据线/IOR和IOR。
读出放大器构成电路300与读出放大器构成电路110相比较，不同之处在于：写入门WG由读出/写入电路RWG所代替；预充电/均衡电路P/E由预充电/均衡电路P/E#所代替；写入数据线/IOW和IOW由数据线/IO和IO所代替；写入列选择线CSLW由列选择线CSL所代替。除此之外的结构，与图3所示读出放大器构成电路110相同，因此，不重复其详细说明。
读出/写入电路RWG与写入门WG相比，不同之处在于：传输门TGa和TGb的漏极不与数据线/IOW和IOW连接，而分别与数据线/IO和IO连接。除此之外的结构，与写入门WG相同，因此，不重复其详细说明。因此，读出/写入电路RWG具有这样的功能：响应列选择线CSL上的信号，分别将位线BLM和/BLM与数据线/IO和IO电连接。
预充电/均衡电路P/E#与预充电/均衡电路P/E相比较，不同之处在于：N沟道MOS晶体管TGh和TGi的连接节点的电压不是设定于中间电压VBL，而是设定在接地电压GND上。除此之外的结构，与预充电/均衡电路P/E相同，因此，不重复其详细说明。因此，预充电/均衡电路P/E#具有这样的功能：响应位线均衡信号BLEQ，把位线BLM和/BLM预充电并均衡到接地电压GND。
依据第五实施例的读出放大器构成电路300，即使在没有进行从选择存储单元读出数据的等待期间和自刷新期间，通常，位线BLM和/BLM也被预充电到接地电压GND，数据线/IO和IO被预充电到电源电压Vcc。因此，尽管列选择线CSL上的信号为L电平，由于N沟道MOS晶体管TGa、TGb的漏极和源极的电压电平，分别设定在电源电压Vcc和接地电压GND，所以N沟道MOS晶体管TGa和TGb的漏极和源极之间分别流过截止漏电流。
下面，就能够消除上述的晶体管截止漏电流的数据线预充电/均衡电路进行说明。
参照图24，依据第五实施例的数据线预充电/均衡电路90，与依据第一实施例的图4所示的读出数据线预充电/均衡电路30相比较，不同之处在于：不是对读出数据线/IOR和IOR，而是对数据线/IO和IO进行预充电和均衡。
数据线预充电/均衡电路90与依据第一实施例的读出数据线预充电/均衡电路30相比较，不同之处在于：在P沟道MOS晶体管30b和30e的栅极上不是输入读出数据线均衡信号/IOREQ，而是输入数据线均衡信号/IOEQ。除此之外的结构和功能与读出数据线预充电/均衡电路30相同，因此，不重复其详细说明。
因此，在第五实施例中，与依据第一实施例的读出数据线预充电/均衡电路30的动作相同，在非数据存取时且行地址选通信号/RAS为H电平时，即在读出列选择线CSL的非激活期间，尤其是在该期间内的、自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，数据线/IO和IO的预充电被解除。
因此，数据线/IO和IO上的电荷，从读出/写入电路RWG内的晶体管TGa和TGb的漏极分别向源极移动。其结果，如果数据线/IO与位线BLM之间、数据线IO与位线/BLM之间没有电位差，那么数据线/IO和IO上的电荷就停止移动，由此晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例的IO共用型存储阵列MA#，与依据第一实施例的IO分离型存储阵列MA同样地，在列选择线CSL的非激活期间，尤其是在该期间内的、自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，能够获得依据第一实施例的IO分离型存储阵列MA所具有的效果。
[第五实施例之第一变更例]
参照图25，依据第五实施例之第一变更例的数据线预充电/均衡电路90，与依据第五实施例的图24所示的数据线预充电/均衡电路90相比较，不同之处在于：不在P沟道MOS晶体管30c和30d的栅极输入行地址选通信号/RAS，而输入自刷新信号SELFREF。除此之外，在结构和功能上与依据第五实施例的读出数据线预充电/均衡电路90的相同，因此，不重复其详细说明。
因此，在第五实施例之第一变更例中，非数据存取时且自刷新信号SELFREF为H电平时，即在列选择线CSL的非激活期间，尤其是在该期间的自刷新期间，读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第一变更例的IO共用型存储阵列MA#，在列选择线CSL的非激活期间，尤其是在该期间内的自刷新期间，能够获得依据第五实施例的存储阵列MA#所具有的效果。
[第五实施例之第二变更例]
参照图26，依据第五实施例之第二变更例的数据线预充电/均衡电路90，与依据第五实施例的图24所示的数据线预充电/均衡电路90相比较，不同之处在于：P沟道MOS晶体管30c和30d的栅极上不是输入行地址选通信号/RAS，而是输入通过OR电路35对行地址选通信号/RAS和自刷新信号SELFREF作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第五实施例的读出数据线预充电/均衡电路90的相同，因此，不重复其详细说明。
因此，在第五实施例之第二变更例中，非数据存取时且行地址选通信号/RAS和自刷新信号SELFREF为H电平时，即在列选择线CSL的非激活期间，尤其是在该期间内的等待期间和自刷新期间，读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第二变更例的IO共用型存储阵列MA#，在列选择线CSL的非激活期间，尤其是在该期间内的等待期间和自刷新期间，能够获得依据第五实施例的存储阵列MA#所具有的效果。
[第五实施例之第三变更例]
参照图27，依据第五实施例之第三变更例的数据线预充电/均衡电路91，与依据第一实施例之第三变更例的图9所示的读出数据线预充电/均衡电路31相比较，不同之处在于：不是对读出数据线/IOR和IOR而是对数据线/IO和IO进行预充电和均衡。
数据线预充电/均衡电路91与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31相比较，不同之处在于：在P沟道MOS晶体管31b、31c和31d的栅极上不是输入通过OR电路40对行地址选通信号/RAS和读出数据线均衡信号/IOREQ作了逻辑或运算后得到的信号，而是输入通过OR电路40对行地址选通信号/RAS和数据线均衡信号/IOEQ作了逻辑或运算后得到的信号。除此之外的结构和功能，与读出数据线预充电/均衡电路31相同，因此，不重复其详细说明。
因此，在第五实施例之第三变更例中，与依据第一实施例之第三变更例的读出数据线预充电/均衡电路31的动作相同，在非数据存取且行地址选通信号/RAS为H电平时，即在列选择线CSL的非激活期间，尤其是在该期间内的、自刷新期间内行地址选通信号/RAS被设于L电平的期间以外的期间和等待期间，读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第三变更例的IO共用型存储阵列MA#，与依据第一实施例之第三变更例的IO分离型存储阵列MA同样地，在列选择线CSL的非激活期间，尤其是在该期间内的、自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，能够获得依据第一实施例之第三变更例的IO分离型存储阵列MA所具有的效果。
[第五实施例之第四变更例]
参照图28，依据第五实施例之第四变更例的数据线预充电/均衡电路91，与依据第五实施例之第三变更例的数据线预充电/均衡电路91相比较，不同之处在于：在P沟道MOS晶体管31b、31c和31d的栅极上不是输入通过OR电路40对行地址选通信号/RAS和数据线均衡信号/IOEQ作了逻辑或运算后得到的信号，而是输入通过OR电路40自刷新信号SELFREF和数据线均衡信号/IOEQ之间进行逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第五实施例之第三变更例的数据线预充电/均衡电路91的相同，因此，不重复其详细说明。
因此，在第五实施例之第四变更例中，在非数据存取时且自刷新信号SELFREF为H电平时，也就是说，在列选择线CSL的非激活期间，尤其是在该期间内的自刷新期间，读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第四变更例的IO共用型存储阵列MA#，在列选择线CSL的非激活期间，尤其是在该期间内的自刷新期间，能够获得依据第五实施例之第三变更例的存储阵列MA#所具有的效果。
[第五实施例之第五变更例]
参照图29，依据第五实施例之第五变更例的数据线预充电/均衡电路91，与依据第五实施例之第三变更例的图27所示数据线预充电/均衡电路91相比较，不同之处在于：在P沟道MOS晶体管31b、31c和31d的栅极上不是输入通过OR电路40对行地址选通信号/RAS和数据线均衡信号/IOEQ作了逻辑或运算后得到的信号，而是输入通过OR电路40对行地址选通信号/RAS、数据线均衡信号/IOEQ和自刷新信号SELFREF之间作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第五实施例之第三变更例的数据线预充电/均衡电路91的相同，因此，不重复其详细说明。
因此，在第五实施例之第五变更例中，在非数据存取时且行地址选通信号/RAS和自刷新信号SELFREF为H电平时，也就是说，在列选择线CSL的非激活期间，尤其是在该期间内的等待期间和自刷新期间，读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第五变更例的IO共用型存储阵列MA#，在列选择线CSL的非激活期间，尤其是在该期间内的等待期间和自刷新期间，能够获得依据第五实施例之第三变更例的存储阵列MA#所具有的效果。
[第五实施例之第六变更例]
参照图30，依据第五实施例之第六变更例的数据线预充电/均衡电路EQ#0-EQ#n，与依据第一实施例之第六变更例的图12所示的各数据线预充电/均衡电路EQ相比较，不同之处在于：不是对读出数据线/IOR0-/IORn和读出数据线IOR0-IORn，而是对数据线/IO0-/IOn和数据线IO0-IOn进行预充电和均衡。
数据线预充电/均衡电路EQ#0-EQ#n，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ0-EQn相比较，不同之处在于：在各数据线预充电/均衡电路EQ#0-EQ#n所具有的P沟道MOS晶体管32b、32c和32d的栅极上不是输入读出数据线均衡信号/IOREQ，而是输入数据线均衡信号/IOEQ。除此之外的结构和功能，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ0-Eqn的相同，因此不重复其详细说明。
以下，分别把数据线预充电/均衡电路EQ#0-EQ#n、数据线/IO0-/IOn和数据线IO0-IOn统称为数据线预充电/均衡电路EQ#、数据线/IO和IO。
因此，在第五实施例之第六变更例中，在非数据存取且行地址选通信号/RAS为H电平时，即在自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，向各数据线预充电/均衡电路EQ#供给电源电压Vcc被停止。因此，在列选择线CSL的非激活期间，尤其在该期间内的、自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的动作相同，对应于各数据线预充电/均衡电路EQ#的读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第六变更例的IO共用型存储阵列MA#，与依据第一实施例之第六变更例的IO分离型存储阵列MA同样，在自刷新期间内的行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，能够获得依据第一实施例之第六变更例的IO分离型存储阵列MA所具有的效果。
[第五实施例之第七变更例]
参照图31，依据第五实施例之第七变更例的各数据线预充电/均衡电路EQ#，与依据第五实施例之第六变更例的图30所示的各数据线预充电/均衡电路EQ#相比较，不同之处在于：在P沟道MOS晶体管50的栅极上不是输入的行地址选通信号/RAS，而是输入自刷新信号SELFREF。除此之外，在结构和功能上与依据第五实施例之第六变更例的数据线预充电/均衡电路EQ#的相同，因此，不重复其详细说明。
因此，在第五实施例之第七变更例中，非数据存取时且自刷新信号SELFREF为H电平时，即在自刷新期间，向各数据线预充电/均衡电路EQ#的电源电压Vcc供给被停止。因此，在列选择线CSL的非激活期间，尤其是在该期间内的自刷新期间，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的动作相同，对应于各数据线预充电/均衡电路EQ#的读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第七变更例的IO共用型存储阵列MA#，在自刷新期间能够获得依据第五实施例之第六变更例的存储阵列MA#所具有的效果。
[第五实施例之第八变更例]
参照图32，依据第五实施例之第八变更例的各数据线预充电/均衡电路EQ#，与依据第五实施例之第六变更例的图30所示的各数据线预充电/均衡电路EQ#相比较，不同之处在于：在P沟道MOS晶体管50的栅极上不是输入的行地址选通信号/RAS，而是输入通过OR电路51对行地址选通信号/RAS和自刷新信号SELFREF作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第五实施例之第六变更例的数据线预充电/均衡电路EQ#的相同，因此，不重复其详细说明。
因此，在第五实施例之第八变更例中，非数据存取时且行地址选通信号/RAS或自刷新信号SELFREF为H电平时，即在等待期间和自刷新期间，向各数据线预充电/均衡电路EQ#的电源电压Vcc供给被停止。因此，在列选择线CSL的非激活期间，尤其是在该期间内的等待期间和自刷新期间，与依据第一实施例之第六变更例的读出数据线预充电/均衡电路EQ的动作相同，对应于各数据线预充电/均衡电路EQ#的读出/写入电路RWG内的晶体管TGa和TGb的截止漏电流被切断。
如上说明，依据第五实施例之第八变更例的IO共用型存储阵列MA#，在行地址选通信号/RAS设于L电平的期间以外的期间和等待期间和自刷新期间，能够获得依据第五实施例之第六变更例的存储阵列MA#所具有的效果。
[第六实施例]
参照图33，信号电平转换电路80#与图15所示的信号电平转换电路80相比较，不同之处在于：在P沟道MOS晶体管83的栅极和反相器85上不是输入的读出列选择信号CSLRS，而是输入列选择信号CSLS；从反相器87不是输出读出列选择信号CSLR#，而是输出列选择信号CSL#。除此之外的结构，与信号电平转换电路80的相同，因此，不重复其详细说明。
也就是说，信号电平转换电路80#把列选择信号CSLS转换成列选择信号CSL#输出。其结果，列选择信号CSL#的H电平和L电平分别被设定于Vcc和负电压VBB。
如通过信号电平转换电路80#转换的L电平的列选择信号CSL#输入到图23所示的读出放大器构成电路300的列选择线CSL，则在读出/写入电路RWG内的N沟道MOS晶体管TGa和TGb的栅极上被加上负电压VBB。因此，N沟道MOS晶体管TGa和TGb的截止漏电流被切断。其结果，由于读出放大器构成电路300是集成在存储阵列MA#内，因此，能够降低存储阵列MA#的耗电。而且，即使在以下所说明的IO共用型读出放大器构成电路内的列选择线CSL上输入L电平的列选择信号CSL#，也能够得到上述的效果。
如上说明，在依据第六实施例的IO共用型存储阵列MA#中，通过向列选择线CSL提供负电压VBB的列选择信号CSL#，能够降低半导体存储装置的耗电。
[第七实施例]
参照图34，依据第七实施例的读出放大器构成电路310，与依据第五实施例的图23所示的读出放大器电路300相比较，不同之处在于：还包括了N沟道MOS晶体管61和62，以及反相器63。
读出放大器构成电路310与读出放大器构成电路300相比较，不同之处还有：读出/写入电路RWG内的N沟道MOS晶体管TGa和TGb的背栅极与节点N1相连接；在节点N1和接地电压GND之间设有N沟道MOS晶体管61；在节点N1和负电压VBB之间设有N沟道MOS晶体管62。
读出放大器构成电路310与读出放大器构成电路300相比较，不同之处还有：行地址选通信号/RAS被输入到N沟道MOS晶体管62的栅极；通过反相器63变成行地址选通信号/RAS的反相电平信号被输入到N沟道MOS晶体管61的栅极。除此之外的结构，与图23所示的读出放大器电路300相同，因此，不重复作详细说明。在N沟道MOS晶体管62的栅极上输入的行地址选通信号/RAS的L电平电压，由电压电平转换电路(未作图示)设定于负电压VBB。
因此，读出放大器构成电路310在行地址选通信号/RAS设定于L电平期间，把N沟道MOS晶体管TGa和TGb的背栅极的电压设定于接地电压GND。另一方面，读出放大器构成电路310在非数据存取时且在行地址选通信号/RAS设定于H电平期间，也就是在自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，把N沟道MOS晶体管TGa和TGb的背栅极的电压设定在负电压VBB。如N沟道MOS晶体管TGa和TGb的背栅极的电压设于负电压VBB，则由于N沟道MOS晶体管TGa和TGb的阈值变大，N沟道MOS晶体管TGa和TGb的截止漏电流被阻断。其结果，由于读出放大器构成电路310集成在IO共用型存储阵列MA#内，因此，能够降低存储阵列MA#的耗电。
如上说明，在依据第七实施例的IO共用型存储阵列MA#中，在自刷新期间内行地址选通信号/RAS设于L电平的期间以外的期间和等待期间，通过把N沟道MOS晶体管TGa和TGb的背栅极的电压设定于负电压VBB，能够降低半导体存储装置的耗电。
[第七实施例之第一变更例]
参照图35，依据第七实施例之第一变更例的读出放大器构成电路310，与依据第七实施例的图34所示的读出放大器构成电路310相比较，不同之处在于：在反相器63和N沟道MOS晶体管62的栅极上不是输入的行地址选通信号/RAS，而是输入自刷新信号SELFREF。除此之外，在结构和功能上与依据第七实施例的读出放大器构成电路310的相同，因此，不重复作详细说明。在N沟道MOS晶体管62的栅极上输入的自刷新信号SELFREF的L电平电压，由电压电平转换电路(未作图示)设定于负电压VBB。
因此，在第七实施例之第一变更例中，非数据存取时且自刷新信号SELFREF为H电平时，也就是在自刷新期间，N沟道MOS晶体管TGa和TGb的背栅极的电压被设于负电压VBB。因此，N沟道MOS晶体管TGa和TGb的截止漏电流被阻断。其结果，由于读出放大器构成电路310集成在IO共用型存储阵列MA#内，因此，能够降低存储阵列MA#的耗电。
如上说明，依据第七实施例之第一变更例的IO共用型存储阵列MA#，在自刷新期间，能够获得依据第七实施例的存储阵列MA#所具有的效果。
[第七实施例之第二变更例]
参照图36，依据第七实施例之第二变更例的读出放大器构成电路310，与依据第七实施例的图34所示的读出放大器构成电路310相比较，不同之处在于：在反相器63和N沟道MOS晶体管62的栅极上不是输入行地址选通信号/RAS，而是输入通过OR电路64对行地址选通信号/RAS和自刷新信号SELFREF作了逻辑或运算后得到的信号。除此之外，在结构和功能上与依据第七实施例的读出放大器构成电路310的相同，因此，不重复作详细说明。输入OR电路64的行地址选通信号/RAS和自刷新信号SELFREF的L电平电压，分别由电压电平转换电路(未作图示)设定在负电压VBB。其结果，OR电路64的输出信号的L电平电压被设定于负电压VBB。
因此，在第七实施例之第二变更例中，非数据存取时且行地址选通信号/RAS或者自刷新信号SELFREF为H电平时，即在等待期间和自刷新期间，N沟道MOS晶体管TGa和TGb的背栅极电压被设于负电压VBB。因此，N沟道MOS晶体管TGa和TGb的截止漏电流被阻断。其结果，由于读出放大器构成电路310集成在IO共用型存储阵列MA#内，因此，能够降低存储阵列MA#的耗电。
如上说明，依据第七实施例之第二变更例的IO共用型存储阵列MA#，在等待期间和自刷新期间，能够获得依据第七实施例的存储阵列MA#所具有的效果。
而且，在第一实施例～第七实施例中，对以DRAM集成在系统LSI的结构作了代表性的说明，但是，所申请的本发明并不限于此种结构，也适用于单片的DRAM本身。

Claims (15)

1.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中被选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，
设置在所述第一数据线和所述第二数据线之间的、在数据读出时用基于所述第一数据线电压的驱动力将所述第二数据线驱动到固定电压的读出电路，以及
按照预充电/均衡指示，向所述第二数据线供给预定电压的电压供给控制电路；
所述电压供给控制电路中包含，在所述数据读出时以外的预定期间，将所述第二数据线与所述预定电压断开的电压供给停止电路。
2.如权利要求1所述的半导体存储装置，其特征在于：
所述电压供给停止电路中包含，
供给所述预定电压的电源节点，以及
设置在所述电源节点和第二数据线之间的、在所述预充电/均衡指示时，使所述电源节点和第二数据线电连接的开关；
所述开关，响应分别规定所述预定期间内的第一期间和第二期间的第一控制信号和第二控制信号中的至少一方，使所述电源节点和所述第二数据线不电连接。
3.如权利要求2所述的半导体存储装置，其特征在于：
所述第一控制信号是行地址选通信号或自刷新信号，所述第二控制信号是预充电/均衡信号。
4.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，
设置在所述第一数据线和所述第二数据线之间的、在数据存取时将所述第一数据线和所述第二数据线电连接的开关电路，以及
按照预充电/均衡指示，向所述第二数据线供给预定电压的电压供给控制电路；
所述电压供给控制电路中包含，在所述数据存取时以外的预定期间，将所述第二数据线与所述预定电压断开的电压供给停止电路。
5.如权利要求4所述的半导体存储装置，其特征在于：
所述电压供给停止电路中设有，
供给所述预定电压的电源节点，以及
设置在所述电源节点和第二数据线之间的、在所述预充电/均衡指示时使所述电源节点和第二数据线电连接的开关；
所述开关，响应分别规定所述预定期间内的第一期间和第二期间的第一控制信号和第二控制信号中的至少一方，使所述电源节点和所述第二数据线不电连接。
6.如权利要求5所述的半导体存储装置，其特征在于：
所述第一控制信号是行地址选通信号或自刷新信号，所述第二控制信号是预充电/均衡信号。
7.一种半导体存储装置，其中设有：
多个存储单元，
多个第一数据线，
分别相对于所述多个第一数据线分级设置的多个第二数据线，
分别设置在所述多个第一数据线和所述多个第二数据线之间的、在数据读出时用基于所述多个第一数据线中的各数据线的电压的驱动力，将对应于所述多个第一数据线中的各数据线的第二数据线驱动到固定电压的多个读出电路，
供给预定电压的电源节点，
电压供给线，
设置在所述电源节点和所述电压供给线之间的、在所述数据读出时使所述电源节点和所述电压供给线电连接的电压供给停止电路，以及
对应于所述多个第二数据线中的各数据线设置的、按照预充电/均衡指示，将所述电压供给线和所述多个第二数据线电连接的多个电压供给控制电路；
所述电压供给停止电路，在所述数据读出时以外的预定期间，将所述电源节点和所述电压供给线断开；
所述多个第一数据线中选择的一个数据线，响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接。
8.如权利要求7所述的半导体存储装置，其特征在于：
所述电压供给停止电路中包含，设置在所述电源节点和所述电压供给线之间的第一开关；
所述多个电压供给控制电路中的各电压供给控制电路中包含，设置在对应的第二数据线和所述电压供给线之间的第二开关；
所述第一开关，响应规定所述预定期间内的第一期间的第一控制信号，使所述电源节点和所述电压供给线不电连接；
所述第二开关，在所述预充电/均衡指示时，将对应的第二数据线和所述电压供给线电连接，并响应规定所述预定期间内的第二期间的第二控制信号，使所述对应的第二数据线和所述电压供给线不电连接。
9.如权利要求8所述的半导体存储装置，其特征在于：
所述第一控制信号是行地址选通信号或自刷新信号，所述第二控制信号是预充电/均衡信号。
10.一种半导体存储装置，其中设有：
多个存储单元，
多个第一数据线，
分别相对于所述多个第一数据线分级设置的多个第二数据线，
分别设置在所述多个第一数据线和所述多个第二数据线之间的、在数据存取时使对应的第一数据线和对应的第二数据线电连接的多个开关电路，
供给预定电压的电源节点，
电压供给线，
设置在所述电源节点和所述电压供给线之间的、在所述数据存取时使所述电源节点和所述电压供给线电连接的电压供给停止电路，以及
对应所述多个第二数据线中的各数据线设置的、按照预充电/均衡指示使所述电压供给线和所述多个第二数据线电连接的多个电压供给控制电路；
所述电压供给停止电路，在所述数据存取时以外的预定期间，将所述电源节点和所述电压供给线断开；
所述多个第一数据线中选择的一个数据线，响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接。
11.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，以及
设置在所述第一数据线和所述第二数据线之间的、在数据读出时用基于所述第一数据线电压的驱动力将所述第二数据线驱动到预定电压的读出电路；
所述读出电路中包含，在所述第二数据线与供给所述预定电压的节点之间串联连接的第一晶体管和第二晶体管；
所述第二晶体管的栅极与所述第一数据线连接；
在所述数据读出时，所述第一晶体管按照地址选择结果而导通；
所述半导体存储装置中还设有，在预定期间强制阻断所述第二数据线和所述节点之间的电流通路的电流阻断电路。
12.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，以及
设置在所述第一数据线和所述第二数据线之间的、在数据读出时用基于所述第一数据线电压的驱动力将所述第二数据线驱动到预定电压的读出电路；
所述读出电路中包含，在所述第二数据线与供给所述预定电压的节点之间串联连接的第一晶体管和第二晶体管；
所述第二晶体管的栅极与所述第一数据线连接；
所述半导体存储装置中还设有，
与所述第一晶体管的栅极连接的列选择线，以及
在所述列选择线的非激活期间，将所述列选择线上的信号设定在使所述第一晶体管的阈值电压变大的信号上的信号电平转换电路。
13.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，
内部节点，
供给预定电压的电源节点，以及
设置在所述第一数据线和所述第二数据线之间的、在数据读出时用基于所述第一数据线电压的驱动力，将所述第二数据线与所述内部节点电连接的读出电路；
所述读出电路中包含，在所述第二数据线与所述内部节点之间串联连接的第一晶体管和第二晶体管；
所述第二晶体管的栅极，与所述第一数据线连接；
所述第一晶体管，在所述数据读出时根据地址选择结果导通；
所述半导体存储装置中还设有，
在所述内部节点与所述电源节点之间的、在预定期间强制阻断所述内部节点和所述电源节点之间的电流通路的电流阻断电路。
14.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，
设置在所述第一数据线和所述第二数据线之间的读出/写入电路，
所述读出/写入电路中包含，在数据存取时将所述第一数据线和所述第二数据线电连接的第一晶体管，
所述半导体存储装置中还设有，在预定期间强制阻断所述第一数据线和所述第二数据线之间的电流通路的电流阻断电路。
15.一种半导体存储装置，其中设有：
多个存储单元，
响应字线的激活，与在所述多个存储单元中选择的一个存储单元电连接的第一数据线，
相对于所述第一数据线分级设置的第二数据线，以及
设置在所述第一数据线和所述第二数据线之间的读出/写入电路；
所述读出/写入电路中包含，在数据存取时将所述第一数据线和所述第二数据线电连接的晶体管；
所述半导体存储装置中还设有，
与所述晶体管的栅极连接的列选择线，以及
在所述列选择线的非激活期间，将所述列选择线上的信号设定在使所述晶体管的阈值电压变大的信号上的信号电平转换电路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601284A (zh) * 2015-10-16 2017-04-26 爱思开海力士有限公司 存储器件和包括其的系统
CN110021327A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 由差动存储器胞组成的非易失性存储器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006338793A (ja) * 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置
JP5291593B2 (ja) * 2009-10-21 2013-09-18 ラピスセミコンダクタ株式会社 半導体記憶装置
JP2011197792A (ja) * 2010-03-17 2011-10-06 Hitachi Ltd 管理装置及び管理方法
CN103426466B (zh) * 2012-05-25 2016-12-14 安凯(广州)微电子技术有限公司 一种动态随机存取存储器的控制方法、装置和设备
US8947963B2 (en) * 2013-01-11 2015-02-03 Apple Inc. Variable pre-charge levels for improved cell stability
KR20170059616A (ko) * 2015-11-23 2017-05-31 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
US10720193B2 (en) 2018-09-28 2020-07-21 Apple Inc. Technique to lower switching power of bit-lines by adiabatic charging of SRAM memories
CN110164487A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种动态随机存储器的架构
US20230075959A1 (en) * 2021-09-03 2023-03-09 Meta Platforms Technologies, Llc Sram design for energy efficient sequential access

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4460979A (en) * 1982-05-19 1984-07-17 Honeywell Inc. Memory cell
JPH08203268A (ja) 1995-01-27 1996-08-09 Hitachi Ltd ダイナミック型ｒａｍ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601284A (zh) * 2015-10-16 2017-04-26 爱思开海力士有限公司 存储器件和包括其的系统
CN106601284B (zh) * 2015-10-16 2020-08-25 爱思开海力士有限公司 存储器件和包括其的系统
CN110021327A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 由差动存储器胞组成的非易失性存储器
CN110021327B (zh) * 2018-01-10 2021-01-12 力旺电子股份有限公司 由差动存储器胞组成的非易失性存储器

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