TW573351B

TW573351B - Electrostatic discharge protection scheme for flip-chip packaged integrated circuits

Info

Publication number: TW573351B
Application number: TW091135408A
Authority: TW
Inventors: Ming-Dou Ker; Wen-Yu Lo
Original assignee: Silicon Integrated Sys Corp
Priority date: 2002-06-19
Filing date: 2002-12-06
Publication date: 2004-01-21
Also published as: CN1466210A; US20030235019A1; CN1263125C; TW200400612A

Description

573351

【發明所屬之技術領域】本發明係關於一種靜電放電保護機制，特別是有關於使用封裝基板上的導線層（trace)來連接靜電放電箝制電路以及被保護電路之一種覆晶封裝積體電路之靜電放電保護機制。 μ 【先前技術】

在積體電路產業中’靜電放電保護是一個很重要的可靠度問題。關於晶片上之靜電放電防護設計，VDD-t〇-VSS 靜電放電（electrostatic discharge，ESD)箝制電路已被廣泛地用來保護核心電路（core circuit)或輸入/輸出 (I/O)電路免於靜電放電應力（ESD stress)之損害，如第j 圖中所示。假設VDD接合墊或VSS接合墊（i8a、18°b)耦接至晶片中之VDD - to - VSS ESD箝制電路（40或44)，以保護輸入輸出電路或核心電路（38或42)，免於靜電放電應力之損害第2圖表示一傳統封裝之晶片中，輸入/輸出電路、 VDD-to_VSS ESD箝制電路以及核心電路之佈局示意圖。傳統封裝之晶片20於周邊區域上具有輸入/輸出電路w，且於中間區域上具有核心電路42。由於晶片中的電源線 (power rails)經常拉得很長，而造成程度不一的寄生阻值，每個VDD-to〜VSS ESD箝制電路40僅可以有效地保護有限數目之鄰近的輸入/輸出電路38或接合墊。因此，如第2 圖中所示，額外之VDD-to-VSS ESD箝制電路40，有時必須適赏間隔地被插入於輸入/輸出電路3 8之間。

0702.7527TWF(nl);90P137;Dennis.ptd 第5頁 573351 五、發明說明（2) 隨著積體電路（ICs)的腳位數增加，及輸入/輸出電路 38之速度增加，覆晶封裝技術（fiip chip package)變得比較普遍。不像傳統封裝之積體電路，必須以金線接合（銲線，bond i ng wires)連接晶片上之接合墊（pad)與封裝板。覆晶封裝技術係使用錫錯凸塊（solder bumps)來連接晶片上之接合墊與封裝板。使用覆晶封裝技術，接合墊可以直接地配置於輸入/輸出電路或核心電路之上，且於接合塾與封裝板連接之後，只具有很小的寄生電阻和寄生電感。依著覆晶封裝技術的好處，許多VDD或VSS接合墊可以直接配置於輸入/輸出電路或核心電路之上，使得信號完整度（signal integrity)以及電力分佈得更好。在此架%構下，配置VDD-to-VSS ESD箝制電路於中間位置變得很平常 ,若每個VDD-to-VSS ESD箝制電路仍然只能保護有限數目之鄰近接合墊，使得此結構將耗費很大的晶片面積 (silicon area)來達到所需之靜電放電耐受能力，且增加自動佈局繞線（auto-place-and_r〇ute，…“的難度。 1來說，若每個VDD-to-VSS ESD箝制電路不限於保護之 =接合墊，核心電路將變得更能容忍靜電放電應力。【發明内容】有鑑於此，本發明之首要目的 έ ㈢女Β的，係在於消除一 I c晶片

中，電源線（power rails)因拉蟪讲且；道從女L 高所造成之限制。 | m I 此外，本發明的另一目的，仫 ^ 係在於增加於覆晶封奘I Γ 中雙電放電保護之設計的彈性及有效性。予裝

573351 五、發明說明（3) 本發明之靜電放電保護機制，包括一封裝基板上之導線層（conductive trace)以及一晶片。上述晶片包括一被保護電路以及一ESD箝制電路（p0wer ESD clamp circuit) 。上述被保護電路係由一第一高壓電源線（first high power rail)及一第一低壓電源線（first low power rail )來供電，ESD箝電路係耦接於一第二高壓電源線（sec〇n(i high power rail)及一第二低壓電源線（secon(i i〇w power rai 1)之間。所有的電源線皆設置於晶片上，晶片上之第一高壓電源線與第二高壓電源線是分開的。不過，經由覆晶封裝之後，第一高壓電源線會藉由封裝基板上之第一導線層（first conductive trace)搞接至第二高壓電源線。而第一低壓電源線會藉由封裝基板上其他導線層 (conductive trace)耦接至第二低壓電源線，或者是說，第一低壓電源線不須藉由晶片上之繞線耦接至第二低壓電源線。與通常具有少於1微米厚度之晶片上導電金屬線 (conductive wires)所構成之繞線（route)相比，封裝基板上之導線層（conductive trace)通常具有數十微米至數百微米的厚度。因此’封裝基板中之每個導線層可以提供比僅由晶片中之導電金屬線較低寄生阻值之繞線，來橋接晶片中之電源線。於是每個電源線間之ESD箝制電路可以有效地保護更多的輸入/輸出電路或接合墊。因此，電源線¥ iESD箝制電路的數目可以減少，以節省晶片面積

0702-7527TWF(nl) ;90P137 ;Denni s. ptd 第7頁 573351 五、發明說明（4) (silicon area)及成本 ° 此外’使用封裝基板中之導線層來橋接，ESD箝制電路於晶片中的配置將更有彈性。【實施方式】 Φ 第3圖表示一種核心電路或輸入/輸出電路之ggD保護機制。於晶片20中具有VDD-to-VSS靜電放電箝制電路22以及核心電路或輸入/輸出電路24。VDD-to-VSS ESD箝制電路22耦接於兩電源線VDD一ESD、VSS一ESD之間，同時核心電路或輸入/輸出電路2 4耦接於兩電源線7〇〇—1(：、¥38_1(：之間。每個電源線會連接至形成有一錫鉛凸塊2 6之一電源接合墊（power pad)28。於晶片20被封裝之前，電源線 VDD—IC是與電源線VDD-ESD分隔開的，且電源線vsS-IC亦與電源線VSS-ESD分隔開的。 —

以覆晶裝置為例’晶片會面朝下地放置設於一封裝基板上，例如一印刷電路板，接著藉由熔接（welding)或軟焊（sol dering)附著於封裝基板上。封裝基板中之 VDD —trace導線層30提供一個路徑（rouk)，通過錫鉛凸塊 26而橋接電源線VDD-IC與VDD 一 ESD，進而連接至封裝 (package)的VDD腳位。封裝基板中之vss 一 trace導線層32 提供一個路徑（route)，通過錫鉛凸塊26而橋接電源線 VSS-IC與VSS 一 ESD ’進而連接至封裝（package)的vss腳位。根據一般之半導體製程規格（manufacture specification)，晶片上電源線（p0wer raiis)之金屬線 ’ 4常最多僅具有一微米的導線厚度（Hne thickness)，

0702-7527TW(nl);90P137;Dennis.ptd 第8頁 573351 五、發明說明（5) 設計者可以增加線寬，但是不能增加導線厚度。但是封裝基板中之導線層（trace)會具有幾十到幾百微米的導線厚度，因此在同樣的寬度下，導線層（trace)通常比電源線 (power rail)具有更低的寄生阻值。於正常操作下，電源會由VDD、VSS腳位進來，通過 VDD導線層、VSS導線層、電源線VDD JC、電源線VSS—IC以供應核心電路或輸入/輸出電路24，同時VDD-to-VSS ESD 箝制電路22會保持於關閉（〇FF)的狀態。於發生靜電放電事件（ESD event )時，例如VDD腳位有一正ESD電壓且VSS腳位接地，由於VDD導線層30之寄生阻值比晶片20中之電源線（power rail)低，因此ESD電壓或應力會先散佈（spread )至VDD導線層30。在ESD應力損害核心電路或輸入/輸出電路24之前，VDD-to-VSS ESD箝制電路22會被ESD應力所導通’而提供一個由VDD導線層30至VSS導線層32之低阻抗路徑’以釋放ESD電流且有效地保護晶片20不受靜電放電損害。於第3圖之ESD保護機制中，VDD-to-VSS ESD箝制電路 22沒有和習知技術一樣，必需要貼近核心電路或輸入/輸出電路24之限制。這個彈性使得VDD_to-VSS靜電放電箝制電路可以被設置於以往難以使用的區域，使得晶片的整個面積能夠被更有效地利用。第3圖中之ESD保護機制的好處，更包括與習知相較而言’只需要較少數量的VDD-to_VSS ESD箝制電路來保護核心f路或輸入/輸出電路24。VDD-to-VSS ESD箝制電路的

573351 五、發明說明（6) 數量’係根據每一種靜電放電應力（ESD stress)之組合下，每個VDD-to-VSS ESD箝制電路之響應速度來決定^ ^果電源線具有較大的寄生阻值，假如在某一種組合下， VDD-to-VSS ESD箝制電路的響應速度會太慢而無法保謾核心或輸入/輸出電路24時，會特別再插入一個額外的 VDD-to-VSS ESD箝制電路設置於晶片中。於習知技術中，輸入/輸出電路或核心電路愈多，則必然包括愈多的 VDD-to-VSS ESD箝制電路，這進一步增加所佔用的晶片面積。但使用本發明，無論ESD應力總合為多少，因為封裝基板中導線層之較低阻值，ESD應力會快速地散佈至VDD導線層30或VSS導線層32，以導通VDD_to-VSS ESD箝制電路。因此，有鑑於ESD響應速度，每種ESD應力的組合幾乎是一樣的。在考慮ESD保護下，一旦VDD-to_VSS ESD箝制電路的數目足夠，則即使核心電路或輸入/輸出電路增加，也仍然足夠。如第4圖中所示，供給核心電路之電源線對VDD_c〇re 、VSS —Core也可以與供給輸入/輸出電路之電源線對 VDD—I/O、VSS一I/O是相互區隔的，以避免電源突波（power bouncing)或提南雜訊邊限（n〇ise margin)。第4圖表示本發明實施於一覆晶封裝晶片上之ESD保護機制，具有分別供給至對應輸入/輸出電路及核心電路之分離的電源線對 VDD一I/O、VSS—I/0、VDD —Core、VSS —Core。電源線對 VDD-IO、VSS-I0係供給至輸入/輸出電路38，而電源線對 VDD^core、VSS一core 係供給至核心電路42。VDD-to-VSS 靜

0702 -7527TWF( nl) ;90P137 ;Denn i s. ptd 第 10 頁 573351 五、發明說明（7) 電放電箝制電路40藉由錫鉛凸塊26、VDD—trace —I/O導線層39與VSS_trace_I/0導線層41保護輸入/輸出電路38， VDD-to-VSS靜電放電箝制電路44藉由錫鉛凸塊26、 ¥01)-1^3〇6 — 〇:〇『6導線層43與¥88_1^3〇6一(：〇[6導線層45保護核心電路42。由於電源線對VDD一Core、VSS一Core與電源線對VDD—I/O、VSS_I/0是分離的，因此於輸入/輸出電路38 中之瞬間電流產生之電源突波，將不會影響到核心電路42 〇一旦發生跨於不同電源線對之ESD應力時，也需要靜電放電保護。第5圖表示保護跨在不同電源線對之二個ESD 保護機制。VDD-to-VSS ESD箝制電路46搞接於 VDD —trace-core 導線層43 與VSS一trace—I/O 導線層41 之間，用以防止ESD應力穿過VDD腳位至核心電路，以及穿過又58腳位至輸入/輸出電路，¥00-1:〇-\^3£30箝制電路48麵接於VDD一trace—I/O 導線層39 與VSS一trace —core 導線層45 之間’用以防止ESD應力穿過VDD聊位至輸入/輸出電路，以及穿過VSS腳位至核心電路。第6圖表示第4圖、第5圖中ESD保護機制的組合。藉由封裝基板之VDD—trace一core 導線層43、VSS一trace —core 導線層45會連接到VDD及VSS腳位（未顯示）用以傳輸電源至核心電路42，VDD—trace—I/O 導線層39、VSS—trace—I/O 導線層41會連接到VDD及VSS腳位（未顯示）用以傳輸電源至輸入 /輸出電路38。第7圖表示保護跨在不同電源線對的ggD應力之另一

0702-7527IW(nl);90P137;Dennis.ptd 第 11 頁 573351 五、發明說明（8) ----—~ ESD保濩機制設計。為了預防由不同電源腳位所供電之界面電路不受靜電放電之損害，ESD防護單元（ESD_pass | cel Is) (60〜）可以插入於不同電源接腳之間，在靜電放電發生時，作為一個放電路徑。構成一個ESD防護單元的方式是連接兩個並聯且反向之二極體。因此，一二極體之陽極與陰極會分別耦接至另一二極體之陰極與陽極。為了具有一較高的抗雜訊干擾臨界電壓，每一個二極體也可以由串接的二極體或電晶體所構成。上述二極體或電晶體串接之雜訊臨界電壓係根據於正常操作情況下，多少雜訊邊限或電壓差是可以接受的來決定。於第7圖中，esd防護單元 6 0a、6 0b、6 0c及6 0d會各別地耦接於電源導線層（p〇wer trace)之間。舉例來說，於正常情況下，跨在 VDD—trace一core一1 導線層43a 與VDD—trace一I/O 導線層39 之電壓差，不足南到開啟ESD防護單元（J；SD — pass cell)。在 VDD —trace—I/O導線層39上有正靜電放電電壓且 VSS一trace一core一1導線層45a接地時的靜電放電事件中，第7圖中至少有兩個放電路徑。一個路徑由VDD_trace_I/〇導線層39開始’通過ESD防護單元6〇a、VDD_trace_core_l 導線層43a及VDD-to-VSS ESD箝制電路42a，且於 VSS一trace一core一1導線層45a結束。另一路徑由 VDD 一 trace 一 I/O 導線層 39 開始，通過 vDD-t0-VSs ESD 箝制電路40、VSS —trace—I/O導線層41及ESD防護單元60b，且於VSS一trace一core一1導線層45a結束。二路徑間具有較低導通電壓之一者，會自動地被選擇以釋放靜電放電應力。

0702-7527TWF(nl);90P137;Dennis.ptd

573351 五、發明說明（9) 第8圖表示本發明之一ESD保護系統。於一個高階的ic 晶片中，通常會用連接到封裝上不同電源腳位之不同電源線對（power rail pairs)來供電至不同之電路群組。為了符合靜電放電保護之要求，以保護每個電源腳位及核心電路’提出第8圖中所不之靜電放電保護系統。核心電路42a 係由兩電源線VDD___core一 1、VSS一core—l所供電，ESD防護單元60e係通過封裝基板之導線層64a耗接至電源線 VDD —core一 1，更搞接至封裝基板之其他導線層，即一ESD 高壓匯流排（global ESD high bus)80 «ESD防護單元60h 會通過封裝基板之一導線層66a耦接至電源線 VSS一core_l，更耦接至封裝基板之其他導線層，即一ESD 低壓匯流排（global ESD low bus)82 cVDD-to-VSS ESD 箝制電路62會耦接於ESD高低壓匯流排（global ESD high and low buses)80、82之間，核心電路42b及輸入/輸出電路38亦使用相同的連接。於正常的情況下，VDD-to-VSS ESD箝制電路62及所有ESD防護單元均處於開路（open)狀態 ;而當靜電放電發生時，會被觸發而導通以形成一短路路徑，以釋放靜電放電應力。舉例來說，假設在導線層64a - 上產生一正電壓脈波，且同時導線層66b接地，放電電流大體上將會通過導線層64a、ESD防護單元60e、ESD高壓匯流排（global ESD high bus)80、VDD-to - VSS ESD 箝制電路 62、ESD 低壓匯流排（global ESD low bus)82、ESD 防護單元60k而達到導線層66b。

透過使用基板上導線層（trace)來連接VDD_to-VSS

0702-7527IW(nl);90P137;Dennis.ptd 第13頁 573351 五、發明說明（ίο) -- 广、 ESD箝制電路及輸入/輸出電路或核心電路，設計者可p 有更大彈性來將接合墊佈局於一覆晶封裝之晶片上^ ^ ^ _· 圖及第10圖為兩覆晶封裝之晶片上接合墊排列的上視圖，輸入/輸出電路38被配置於方形晶片20之每一邊上，要、、主意的是，除了不可少的I/O接合墊之外，每一個輪入/輸出電路只有一個電源接合墊（p0wer pad)，不是VDD接合塾就是VSS接合墊。具有一VSS/VDD接合墊之輸入/輸出電"路/ 配置於具有一 VDD/VSS接合墊之輸入/輸出電路之間。當然，每個輸入/輸出電路係由至少兩個電源線，如VDD、vss 來供電。於一輸入/輸出電路中的每個電源線（p〇wer )會藉由輸入/輸出電路或鄰近輸入/輸出電路上之電源接合墊’連接至一電源導線層（p0wer trace) °VDD~to-VSS ESD箝制電路其上具有兩電源接合墊，用以藉由封裝基板上之導線層來橋接至輸入/輸出電路或核心電路。第9圖中，所有VDD-to-VSS ESD箝制電路66係配置於四個角落’於第10圖中，除了一個VDD — t〇_vss ESD箝制電路66配置於一角落之外，兩個VDD —t〇-VSS esd箝制電路68 係配置於晶片20的中間區域。數個輸入/輸出電路38也配置於中間區域，以將核心電路隔成兩組，即核心電路j (core circuit 1)及核心電路 2(core circuit 2)。所有 _ 核心電路其上具的電源接合墊，用以藉由基板上之導線層連接其電源線至VDD-to-VSS ESD箝制電路之電源線。與使用晶片上之金屬線（metal wires)來連接 VDD.-to-VSS ESD箝制電路與輸入/輸出電路或核心電路之

0702-7527TW(nl);90P137;Dennis.ptd 第14頁 573351 五、發明說明（11) 習知技術相比，本發明之靜電放電保護機制，係使用封裝基板上之導線層（traCe)來橋接VDD-to-VSS ESD箝制電路與輸入/輸出電路或核心電路。由於封裝基板上之導線層具有較低的寄生阻值，VDD-to-VSS ESD箝制電路可以有效地保護更多的輸入/輸出電路或核心電路，也可以被配置於晶片上任何區域，以縮小晶片的尺寸，以及節省成本。雖然本發明已以較佳實施例揭露如上，然其並非用以 :制$發明，*何熟習此項技藝者，在不脫離本發明之精神和範圍内，當可做更動與當事後附之申請專利範圍所界：者為準，月之保護範圍

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第i圖係表示一使用晶片上金屬線來連接 VDD-to-VSS ESD箝制電路與Ι/Ω雷政—、> _

^ ^ „ 电将畀1/ϋ電路或核心電路之傳統ESD 保謾機制。第2圖表示一傳統封裝Ic晶片中，1/〇 VDD-to-VSS ESD箝制電路以及核心電路之佈局。第3圖表不本發明針對核心電路或1/〇電路之ESD保護機制。第4圖表示本發明針對具有分別對應i /〇電路與核心電路之分離電源線對間之ESD保護機制。第5圖提供不同電源線對間之靜電放電保護機制。第6圖表示第4圖、第5圖中ESD保護機制之組合。第7圖提供不同電源線對間之ESD保護機制設計。第8圖表示利用本發明所構成之ESD保護系統。第9圖與為一覆晶晶片之接合墊的上視圖。第10圖為另一覆晶晶片之接合塾的上視圖。【符號說明】 18a、1 8b :電源接合墊； 20 :晶片； 26 :錫鉛凸塊； 28 :電源接合墊； 30 : VDD_trace 導線層； 32 : VSS—trace 導線層； 38 ··輸入/輸出電路； 39 ·· VDD_trace J/0導線層； 41 : VSS_trace_I/0導線層；42 :核心電路； 80 : ESD高壓匯流排； 82 : ESD低壓匯流排； core circuit 1 :核心電路 1 ; core circuit 2 :核心電路2 ;

0702-7527TW(nl) ;90P137 ;Dcnni s .ptd 第16頁 573351 圖式簡單說明 60a〜60 1 : ESD防護單元； 43、43a、43b : VDD —trace —core 導線層； 45、45a、45b : VSS—trace —core 導線層； 22 、 40 、 44 、 46 、 48 、 42a 、 42b ' 62 ' 66 : VDD-to-VSS ESD箝制電路； VDD一IC、VDD — ESD、VSS—IC、VSS一ESD、VDD一Core、 VDD—I/O、VSS—Core、VSS—I/O :電源線。

0702-7527IW(nl) ;90P137 ;Denni s .ptd 第17頁

Claims

573351 六、申請專利範圍 h —種覆晶封裝積體電路之靜電放電（ESD)保護機制 ’包括一第一導線層，位於一封裝基板上；以及一晶片，包括： ,一被保護電路，由形成於上述晶片上之一第一高壓電源線及一第一低壓電源線所供電；以及 _ 一ESD箝制電路，耦接於形成在上述晶片上之一第二高壓電源線及一第二低壓電源線之間；其中上述晶片上之上述第一、第二高壓電源線是分開的，且於靜電放電事件發生時，上述第一第一高壓電源線會藉由上述封裝基板上之第一導線層，耦接至上述第二高壓電源線。 2·如申請專利範圍第1項所述之覆晶封裝積體電路之靜電放電（ESD)保護機制，其中上述晶片上之第一 '第二低壓電源線是分開的，上述第一低壓電源線會藉由封裝基板上之其他導線層，耦接至上述第二低壓電源線。

3·如申請專利範圍第1項所述之覆晶封裝積體電路之靜電放電（ES D)保護機制，其中上述晶片上之第一、第二 •低壓電源線是分開的，上述第一低壓電源線於上述晶片封裝完成後，並不會與上述第二低壓電源線耦接。 4.如申請專利範圍第1項所述之覆晶封裝積體電路之靜電放電（ESD)保護機制，其中上述被保護電路為一輸入/ 輸出電路。 • 5·如申請專利範圍第1項所述之覆晶封裝積體電路之

573351 六、申請專利範圍靜電放電（ESD )保護機制，其中上述被保護電路為一核心電路。 6·如申請專利範圍第1項所述之覆晶封裝積體電路之靜電放電（ESD)保護機制，其中上述第一、第二高壓電源 $以及上述第一、第二低壓電源線會分別耦接至形成有錫錄凸塊之一第一、第二高壓電源接合墊以及一第一、第二低壓接合墊。 7·如申請專利範圍第1項所述之覆晶封裝積體電路之靜電放電（ESD)保護機制，其中更包括一第二導線層，位於上述封裝基板上，且上述第一、第二導線層會分別連接至一ESD防護單元之二接合墊上，上述ESD防護單元於正常操作下電性分離上述第一、第二導線層，而於靜電放電發生時，電性連接上述第一、第二導線層。 8·如申請專利範圍第1項所述之覆晶封裝積體電路之靜電，電（ESD)保護機制，其中於靜電放電發生時，上述第一咼壓電源線係藉由上述第一導線層、esd防護單元以及第二導線層，連接至上述第二高壓電源線。 ^ ·一種覆晶封裝積體電路之靜電放電（esi^保護機制一第一導線層，一晶片，包括：位於一封裝基板上；以及一被保護電路，由形# m ^ itk n ^ jrt s- 成於上述晶片上之一第一高壓電源線及一第一低壓電源線所供電；以一電源ESD箝制雷敗，& & • 輕接於形成在上述晶片上