KR101473300B1 - 플립 칩 패키지 및 그의 제조 방법 - Google Patents

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Abstract

플립 칩 패키지는 패키지 기판, 반도체 칩, 도전성 범프들, 접지 패턴 및 언더필링층을 포함한다. 반도체 칩은 상기 패키지 기판 상에 배치된다. 도전성 범프들을 상기 반도체 칩과 상기 패키지 기판 사이에 배치되어, 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결시킨다. 접지 패턴은 상기 패키지 기판과 상기 반도체 칩을 접지시킨다. 언더필링층은 상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 개재된다. 또한, 언더필링층은 상기 접지 패턴과 상기 도전성 범프들 사이에 형성되어 상기 반도체 칩을 정전기(electrostatic electricity)로부터 보호하는 다이오드를 선택적으로 갖는다. 따라서, 플립 칩 패키지를 정전기로부터 안전하게 보호할 수가 있게 된다.

Description

플립 칩 패키지 및 그의 제조 방법{FLIP CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 플립 칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 도전성 범프를 갖는 플립 칩 패키지 및 이러한 플립 칩 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 상기된 반도체 패키지의 한 유형으로서 플립 칩 패키지(flip chip package)가 있다. 플립 칩 패키지는 반도체 칩과 패키지 기판이 대향하도록 배치되어, 도전성 범프에 의해 반도체 칩의 패드들과 패키지 기판의 회로 패턴들이 일대일 방식으로 전기적으로 연결된 구조를 갖는다.
그러나, 종래의 플립 칩 패키지는 정전기(electrostatic electricity)에 매우 취약한 구조를 갖는다. 플립 칩 패키지를 정전기로부터 보호하기 위해서, 플립 칩 패키지에 정전기가 반도체 칩으로 흐르지 않도록 유도하는 정전기 보호부재를 구비시킨다. 그러나, 종래의 정전기 보호부재로는 정전기로부터 플립 칩 패키지를 효과적으로 보호할 수가 없었다.
본 발명의 실시예들은 정전기로부터 효과적으로 보호받을 수 있는 구조를 갖는 플립 칩 패키지를 제공한다.
또한, 본 발명의 실시예들은 상기된 플립 칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 플립 칩 패키지는 패키지 기판, 반도체 칩, 도전성 범프들, 접지 패턴 및 언더필링층을 포함한다. 반도체 칩은 상기 패키지 기판의 상부에 배치된다. 도전성 범프들은 상기 반도체 칩과 상기 패키지 기판 사이에 배치되어, 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결시킨다. 접지 패턴은 상기 패키지 기판과 상기 반도체 칩을 접지시킨다. 언더필링층은 상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 개재된다. 또한, 언더필링층은 언더필링층에 인가되는 정전기에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 선택적으로 형성되어 상기 반도체 칩을 정전기(electrostatic electricity)로부터 보호하는 다이오드를 갖는다.
본 발명의 일 실시예에 따르면, 상기 접지 패턴은 상기 도전성 범프들 각각을 둘러싸는 접지부를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 접지 패턴은 상기 반도체 칩에 구비될 수 있다. 또는, 상기 접지 패턴은 상기 패키지 기판에 구비될 수 있다. 또한, 상기 접지 패턴은 상기 반도체 칩과 상기 패키지 기판 모두에 구비될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 언더필링층은 정전기에 의해서 상기 다이오드를 형성하는 전압 감응성 물질(voltage sensitive material)을 포함할 수 있다.
본 발명의 다른 견지에 따른 플립 칩 패키지의 제조 방법에 따르면, 접지 패턴을 반도체 칩에 형성한다. 반도체 칩에 도전성 범프들을 형성한다. 상기 도전성 범프들을 패키지 기판 상에 실장한다. 상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 언더필링층을 형성한다. 상기 언더필링층은 언더필링층에 인가되는 정전기에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 선택적으로 형성되어 상기 반도체 칩을 정전기(electrostatic electricity)로부터 보호하는 다이오드를 갖는다.
본 발명의 일 실시예에 따르면, 상기 방법은 상기 접지 패턴을 상기 패키지 기판의 가장자리 상에도 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 접지 패턴을 형성하는 단계는 상기 도전성 범프들을 둘러싸는 접지부들을 상기 접지 패턴에 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 견지에 따른 플립 칩 패키지의 제조 방법에 따르면, 반도체 칩에 도전성 범프들을 형성한다. 접지 패턴을 패키지 기판에 형성한다. 상기 도 전성 범프들을 패키지 기판 상에 실장한다. 상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 언더필링층을 형성한다. 상기 언더필링층은 언더필링층에 인가되는 정전기에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 형성되어 상기 반도체 칩을 정전기(electrostatic electricity)로부터 보호하는 다이오드를 선택적으로 갖는다.
이와 같이 구성된 본 발명에 따르면, 언더필링층이 접지 패턴과 도전성 범프 사이에 형성되는 다이오드를 갖게 됨으로써, 정전기가 반도체 칩으로 흐르지 않고 다이오드를 통해서 흐르게 된다. 따라서, 플립 칩 패키지를 정전기로부터 안전하게 보호할 수가 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 플립 칩 패키지를 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 플립 칩 패키지(100)는 반도체 칩(110), 패키지 기판(120), 도전성 범프(130)들, 접지 패턴(140) 및 언더필링층(150)을 포함한다.
반도체 칩(110)은 복수개의 패드(미도시)들을 갖는다. 패드들은 반도체 칩(110) 내에 구성된 복수개의 반도체 구조물(미도시)들과 전기적으로 연결된다. 본 실시예에서, 패드들은 하부를 향하도록 반도체 칩(110)이 배치된다. 즉, 패드들은 반도체 칩(110)의 밑면에 배열된다.
패키지 기판(120)은 반도체 칩(110)의 하부에 배치된다. 패키지 기판(120)은 복수개의 패드(미도시)들을 갖는다. 본 실시예에서, 패드들이 반도체 칩(110)을 향하도록 패키지 기판(120)이 배치된다. 즉, 패드들은 패키지 기판(120)의 상부면에 배열된다.
도전성 범프(130)들이 반도체 칩(110)과 패키지 기판(120) 사이에 개재된다. 도전성 범프(130)들을 매개로 반도체 칩(110)과 패키지 기판(120)이 전기적으로 연결된다. 즉, 도전성 범프(130)들은 각 패드들과 접촉하여, 반도체 칩(110)의 패드들과 패키지 기판(120)의 패드들을 전기적으로 연결시킨다.
접지 패턴(140)은 반도체 칩(110)을 접지시킨다. 본 실시예에서, 접지 패턴(140)은 반도체 칩(110)의 하부면에 배열된다. 또한, 접지 패턴(140)은 도전성 범프(130)들 사이로 연장되어 도전성 범프(130)들 각각을 둘러싸는 접지부(142)들을 갖는다. 따라서, 접지 범프와 인접하지 않은 도전성 범프(130)들도 접지부(142) 들에 의해서 접지 패턴(140)으로 둘러싸이게 된다.
부가적으로, 접지 패턴(140)은 패키지 기판(120)의 상부면 가장자리에도 배치될 수 있다. 패키지 기판(120)의 상부면 가장자리는 반도체 칩(110)으로는 덮이지 않고 언더필링층(150)으로만 덮이게 되므로, 이러한 패키지 기판(120) 부분에도 접지 패턴(140)이 배치될 수 있다.
언더필링층(150)은 반도체 칩(110)과 패키지 기판(120) 사이에 개재되어, 도전성 범프(130)들을 둘러싼다. 본 실시예에서, 언더필링층(150)은 접지 패턴(140)과 상기 도전성 범프(130)들 사이에 형성되어, 반도체 칩(110)을 정전기(electrostatic electricity)로부터 보호하는 다이오드(152)를 선택적으로 갖는다. 구체적으로, 언더필링층(150)은 전압 감응성 물질을 포함한다. 따라서, 언더필링층(150)은 일반적으로 절연성이지만, 높은 정전기가 언더필링층(150)에 인가될 경우, 도전성으로 전환된다. 따라서, 이러한 경우에, 접지 패턴(140)과 도전성 범프(130)를 전기적으로 연결시키는 다이오드(152)가 형성된다. 그러므로, 도전성 범프(130)로 인가된 정전기는 반도체 칩(110)으로 흐르지 않고, 다이오드(152)를 통해서 반도체 칩(110)에 위치한 접지 패턴(140)으로 흐르게 된다. 또한, 정전기는 패키지 기판(120)에 위치한 접지 패턴(140)으로로 흐르게 된다.
결과적으로, 정전기로부터 반도체 칩(110)을 보호할 수가 있게 된다. 특히, 정전기가 인가된 도전성 범프(130)가 접지 범프로부터 멀리 떨어진 위치일 경우에도, 도전성 범프(130)가 접지부(142)로 둘러싸여 있으므로, 정전기는 다이오드(152)를 통해서 접지 패턴(140)으로 흐르게 된다. 한편, 이러한 기능을 갖는 언 더필링층(150)의 재질로는 금속이 포함된 폴리머를 들 수 있다.
본 실시예에 따르면, 접지 패턴과 도전성 범프를 전기적으로 연결하는 다이오드가 언더필링층 내에 선택적으로 형성됨으로써, 도전성 범프에 인가된 높은 정전기가 반도체 칩으로 흐르지 않고 접지 패턴으로 흐르게 된다. 특히, 접지 범프와 인접하지 않은 도전성 범프에 정전기가 인가되더라도, 이러한 정전기도 다이오드를 통해서 접지 패턴으로 유도된다. 결과적으로, 반도체 칩을 정전기로부터 확실하게 보호할 수가 있게 된다.
도 3 내지 도 5는 도 1 및 도 2의 플립 칩 패키지(100)를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 접지 패턴(140)을 반도체 칩(110)의 밑면에 형성한다. 특히, 도전성 범프들이 형성될 영역들을 둘러싸는 접지부(142)들을 접지 패턴(140)에 형성한다. 본 실시예에서, 접지막(미도시)을 반도체 칩(110)의 밑면에 형성한 후, 접지막을 패터닝하는 것에 의해서 접지부(142)들을 갖는 접지 패턴(140)을 형성할 수 있다. 여기서, 접지 패턴(140)은 반도체 칩(110)의 밑면에 형성된 패시베이션막(미도시)의 개구부(미도시)들을 통해 노출된다.
반도체 칩(110)의 밑면에 도전성 범프(130)들을 형성한다. 구체적으로, 도전성 범프(130)들은 반도체 칩(110)의 패드들에 전기적으로 접촉한다. 따라서, 도전성 범프(130)들은 접지 패턴(140)의 접지부(142)들로 둘러싸이게 된다.
도 4를 참조하면, 도전성 범프(130)들을 패키지 기판(120) 상에 실장한다. 구체적으로, 도전성 범프(130)들을 패키지 기판(120)의 패드들 상에 실장한다. 그 러면, 패키지 기판(120)의 패드들과 반도체 칩(110)의 패드들이 도전성 범프(130)들을 매개로 전기적으로 연결된다.
여기서, 접지 패턴(140)을 패키지 기판(120)의 상부면 가장자리 상에도 형성할 수 있다. 이러한 접지 패턴(140)은 패키지 기판(120)의 상부면 상에 형성된 패시베이션막(미도시)의 개구부(미도시)들을 통해서 노출된다.
도 5를 참조하면, 언더필링층(150)을 반도체 칩(110)과 패키지 기판(120) 사이의 공간에 형성한다. 그러면, 도전성 범프(130)들이 언더필링층(150)으로 둘러싸이게 되어, 외부 충격으로부터 보호된다.
여기서, 도 2에 도시된 바와 같이, 문턱전압 이상의 정전기가 언더필링층(150)에 인가되면, 언더필링층(150)은 접지 패턴(140)과 상기 도전성 범프(130)들 사이에 형성되어 반도체 칩(110)을 정전기(electrostatic electricity)로부터 보호하는 다이오드(152)를 선택적으로 갖게 된다. 본 실시예에서, 언더필링층(150)은 금속이 포함된 폴리머와 같은 전압 감응성 물질을 포함한다.
실시예 2
도 6은 본 발명의 제 2 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 플립 칩 패키지(100a)는 접지 패턴의 위치를 제외하고는 실시예 1의 플립 칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 플립 칩 패키지(100a)의 접지 패턴(144)은 패키지 기판(120)의 상부면에 형성된다. 따라서, 정전기는 다이오드(152)를 통해서 패키지 기판(120)에 위치한 접지 패턴(140)으로 흐르게 된다.
도 7 내지 도 9는 도 6의 플립 칩 패키지(100a)를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 7을 참조하면, 반도체 칩(110)의 밑면에 도전성 범프(130)들을 형성한다. 구체적으로, 도전성 범프(130)들은 반도체 칩(110)의 패드들에 전기적으로 접촉한다. 따라서, 도전성 범프(130)들은 접지 패턴(140)의 접지부(142)들로 둘러싸이게 된다.
도 8을 참조하면, 접지 패턴(140)을 패키지 기판(120)의 상부면에 형성한다. 특히, 도전성 범프들이 실장될 영역들을 둘러싸는 접지부(142)들을 접지 패턴(144)에 형성한다. 본 실시예에서, 접지막(미도시)을 패키지 기판(120)의 상부면에 형성한 후, 접지막을 패터닝하는 것에 의해서 접지부(142)들을 갖는 접지 패턴(144)을 형성할 수 있다. 여기서, 접지 패턴(144)은 패키지 기판(120)의 상부면에 형성된 패시베이션막(미도시)의 개구부(미도시)들을 통해 노출된다.
도전성 범프(130)들을 패키지 기판(120) 상에 실장한다. 구체적으로, 도전성 범프(130)들을 패키지 기판(120)의 패드들 상에 실장한다. 그러면, 패키지 기판(120)의 패드들과 반도체 칩(110)의 패드들이 도전성 범프(130)들을 매개로 전기적으로 연결된다.
도 9를 참조하면, 언더필링층(150)을 반도체 칩(110)과 패키지 기판(120) 사 이의 공간에 형성한다. 그러면, 도전성 범프(130)들이 언더필링층(150)으로 둘러싸이게 되어, 외부 충격으로부터 보호된다.
여기서, 도 6에 도시된 바와 같이, 정전기가 언더필링층(150)에 인가되면, 언더필링층(150)은 접지 패턴(144)과 상기 도전성 범프(130)들 사이에 형성되어 반도체 칩(110)을 정전기(electrostatic electricity)로부터 보호하는 다이오드(152)를 선택적으로 갖게 된다. 본 실시예에서, 언더필링층(150)은 금속이 포함된 폴리머와 같은 전압 감응성 물질을 포함한다.
실시예 3
도 10은 본 발명의 제 3 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 플립 칩 패키지(100b)는 접지 패턴의 위치를 제외하고는 실시예 1의 플립 칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 본 실시예에 따른 플립 칩 패키지(100b)의 접지 패턴(140, 144)들은 반도체 칩(110)의 하부면과 패키지 기판(120)의 상부면에 각각 형성된다. 따라서, 정전기는 다이오드(152)를 통해서 패키지 기판(120)에 위치한 접지 패턴(140, 142)들로 흐르게 된다.
도 11 내지 도 13은 도 10의 플립 칩 패키지(100b)를 제조하는 방법을 순차 적으로 나타낸 단면도들이다.
도 11을 참조하면, 접지 패턴(140)을 반도체 칩(110)의 밑면에 형성한다. 특히, 도전성 범프들이 형성될 영역들을 둘러싸는 접지부(142)들을 접지 패턴(140)에 형성한다. 반도체 칩(110)의 밑면에 도전성 범프(130)들을 형성한다.
도 12를 참조하면, 접지 패턴(144)을 패키지 기판(120)의 상부면에 형성한다. 특히, 도전성 범프들이 실장될 영역들을 둘러싸는 접지부(142)들을 접지 패턴(144)에 형성한다.
도전성 범프(130)들을 패키지 기판(120) 상에 실장한다. 구체적으로, 도전성 범프(130)들을 패키지 기판(120)의 패드들 상에 실장한다. 그러면, 패키지 기판(120)의 패드들과 반도체 칩(110)의 패드들이 도전성 범프(130)들을 매개로 전기적으로 연결된다.
도 13을 참조하면, 언더필링층(150)을 반도체 칩(110)과 패키지 기판(120) 사이의 공간에 형성한다. 그러면, 도전성 범프(130)들이 언더필링층(150)으로 둘러싸이게 되어, 외부 충격으로부터 보호된다.
여기서, 도 10에 도시된 바와 같이, 정전기가 언더필링층(150)에 인가되면, 언더필링층(150)은 접지 패턴(140, 144)과 상기 도전성 범프(130)들 사이에 형성되어 반도체 칩(110)을 정전기(electrostatic electricity)로부터 보호하는 다이오드(152)를 선택적으로 갖게 된다. 본 실시예에서, 언더필링층(150)은 금속이 포함된 폴리머와 같은 전압 감응성 물질을 포함한다.
한편, 본 실시예들에서는, 본 발명이 적용되는 반도체 패키지의 예로서 플립 칩 패키지를 예시적으로 설명하였으나, 전압 감응성 물질로 이루어진 언더필링층을 갖는 다른 반도체 패키지들에도 본 발명이 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 접지 패턴과 도전성 범프를 전기적으로 연결하는 다이오드가 언더필링층 내에 선택적으로 형성됨으로써, 도전성 범프에 인가된 높은 정전기가 반도체 칩으로 흐르지 않고 접지 패턴으로 흐르게 된다. 특히, 접지 범프와 인접하지 않은 도전성 범프에 정전기가 인가되더라도, 이러한 정전기도 다이오드를 통해서 접지 패턴으로 유도된다. 결과적으로, 반도체 칩을 정전기로부터 확실하게 보호할 수가 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 플립 칩 패키지를 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 3 내지 도 5는 도 1 및 도 2의 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 6은 본 발명의 제 2 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 7 내지 도 9는 도 6의 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 제 3 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 11 내지 도 13은 도 10의 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 ; 반도체 칩 120 ; 패키지 기판
130 : 도전성 범프 140 : 접지 패턴
142 : 접지부 150 : 언더필링층
152 : 다이오드

Claims (11)

  1. 패키지 기판;
    상기 패키지 기판의 상부에 배치된 반도체 칩;
    상기 반도체 칩과 상기 패키지 기판 사이에 배치되어, 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결시키는 도전성 범프들;
    상기 패키지 기판과 상기 반도체 칩을 접지시키기 위한 접지 패턴; 및
    상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 개재된 언더필링층을 포함하고,
    상기 언더필링층은 상기 언더필링층에 인가되는 정전기(electrostatic electricity)에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 선택적으로 형성되어 상기 반도체 칩을 상기 정전기로부터 보호하는 다이오드를 갖는 플립 칩 패키지.
  2. 제 1 항에 있어서, 상기 접지 패턴은 상기 도전성 범프들 각각을 둘러싸는 접지부를 갖는 플립 칩 패키지.
  3. 제 1 항에 있어서, 상기 접지 패턴은 상기 반도체 칩에 구비된 플립 칩 패키지.
  4. 제 1 항에 있어서, 상기 접지 패턴은 상기 패키지 기판에 구비된 플립 칩 패 키지.
  5. 제 1 항에 있어서, 상기 접지 패턴은 상기 반도체 칩과 상기 패키지 기판에 구비된 플립 칩 패키지.
  6. 제 1 항에 있어서, 상기 언더필링층은 상기 정전기에 의해서 상기 다이오드를 형성하는 전압 감응성 물질(voltage sensitive material)을 포함하는 플립 칩 패키지.
  7. 반도체 칩에 접지 패턴을 형성하는 단계;
    상기 반도체 칩에 도전성 범프들을 형성하는 단계;
    상기 도전성 범프들을 패키지 기판 상에 실장하는 단계; 및
    상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 언더필링층을 형성하는 단계를 포함하고,
    상기 언더필링층은 상기 언더필링층에 인가되는 정전기(electrostatic electricity)에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 선택적으로 형성되어 상기 반도체 칩을 상기 정전기로부터 보호하는 다이오드를 갖는 플립 칩 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 접지 패턴을 상기 패키지 기판의 가장자리 상에도 형성하는 단계를 더 포함하는 플립 칩 패키지의 제조 방법.
  9. 제 7 항에 있어서, 상기 접지 패턴을 형성하는 단계는 상기 도전성 범프들을 둘러싸는 접지부들을 상기 접지 패턴에 형성하는 단계를 포함하는 플립 칩 패키지의 제조 방법.
  10. 삭제
  11. 반도체 칩에 도전성 범프들을 형성하는 단계;
    패키지 기판에 접지 패턴을 형성하는 단계;
    상기 도전성 범프들을 패키지 기판 상에 실장하는 단계; 및
    상기 도전성 범프들을 둘러싸도록 상기 패키지 기판과 상기 반도체 칩 사이에 언더필링층을 형성하는 단계를 포함하고,
    상기 언더필링층은 상기 언더필링층에 인가되는 정전기(electrostatic electricity)에 따라 상기 접지 패턴과 상기 도전성 범프들 사이에 선택적으로 형성되어 상기 반도체 칩을 상기 정전기로부터 보호하는 다이오드를 갖는 플립 칩 패키지의 제조 방법.
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